JP3021418B2 - データ検出器及びその方法 - Google Patents
データ検出器及びその方法Info
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- JP3021418B2 JP3021418B2 JP10144287A JP14428798A JP3021418B2 JP 3021418 B2 JP3021418 B2 JP 3021418B2 JP 10144287 A JP10144287 A JP 10144287A JP 14428798 A JP14428798 A JP 14428798A JP 3021418 B2 JP3021418 B2 JP 3021418B2
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- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
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- G—PHYSICS
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
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- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Dc Digital Transmission (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はデータ検出分野に係
り、特に最尤復号性能を向上させるためのデータ検出器
及びその方法に関する。
り、特に最尤復号性能を向上させるためのデータ検出器
及びその方法に関する。
【０００２】
【従来の技術】従来の記録再生装置の特性を大幅に変化
させず、信号処理により記録密度を高める方式であり、
ビタービ復号処理を含むPRML(Partial Response Maximu
m Likelihood）関連技術が進展され、多くの具体化手段
が提案されている。このようなPR4(+1、０、-1）型チャ
ンネルを有するデジタルビデオカセットレコーダ(VCR）
の記録及び再生系のブロック図を図１に示す。図１にお
いて、記録しようとする入力データはプリコーダ102 に
より変調される。即ち、プリコーダ102 の加算器104 の
出力を２つの単位遅延器106 、108 により記録データの
２ビットに該当する時間だけ遅延させ、再び加算器104
にフィードバック入力する。加算器104 は入力データと
フィードバックデータとを排他的論理和し、このプリコ
ーダ102 は入力データをインターリーブNRZI(Interleav
e Non-Return to ZeroInversion）データに変換する。
ここで、Ｄは記録データの１ビットに該当する単位遅延
を示す。
させず、信号処理により記録密度を高める方式であり、
ビタービ復号処理を含むPRML(Partial Response Maximu
m Likelihood）関連技術が進展され、多くの具体化手段
が提案されている。このようなPR4(+1、０、-1）型チャ
ンネルを有するデジタルビデオカセットレコーダ(VCR）
の記録及び再生系のブロック図を図１に示す。図１にお
いて、記録しようとする入力データはプリコーダ102 に
より変調される。即ち、プリコーダ102 の加算器104 の
出力を２つの単位遅延器106 、108 により記録データの
２ビットに該当する時間だけ遅延させ、再び加算器104
にフィードバック入力する。加算器104 は入力データと
フィードバックデータとを排他的論理和し、このプリコ
ーダ102 は入力データをインターリーブNRZI(Interleav
e Non-Return to ZeroInversion）データに変換する。
ここで、Ｄは記録データの１ビットに該当する単位遅延
を示す。
【０００３】記録増幅器110 は電流駆動型で構成され、
チャンネル112 に構成された記録ヘッドHD1 に充分の電
流を流して記録しようとするデータを記録媒体Ｔ上に最
適の状態で記録している。チャンネル112 は微分形特性
を有するため、チャンネル112 に構成された再生ヘッド
HD2 により再生した信号を再生増幅器114 を通して所望
の大きさに増幅し、チャンネル112 から発生される波形
歪曲及び振幅歪曲を等化器116 で補償すると、DC成分は
伝送できず、記録データの遷移が起こる高周波成分のみ
が微分パルス形に再生される。この際、再生増幅器114
から出力される増幅された再生信号はPR(+１、-1）型信
号である。
チャンネル112 に構成された記録ヘッドHD1 に充分の電
流を流して記録しようとするデータを記録媒体Ｔ上に最
適の状態で記録している。チャンネル112 は微分形特性
を有するため、チャンネル112 に構成された再生ヘッド
HD2 により再生した信号を再生増幅器114 を通して所望
の大きさに増幅し、チャンネル112 から発生される波形
歪曲及び振幅歪曲を等化器116 で補償すると、DC成分は
伝送できず、記録データの遷移が起こる高周波成分のみ
が微分パルス形に再生される。この際、再生増幅器114
から出力される増幅された再生信号はPR(+１、-1）型信
号である。
【０００４】チャンネル特性の微分形とは、(1-D）を意
味し、(1+D）の積分形特性を有するチャンネル復調器11
8 は等化器116 から出力されるPR(+１、-1）型信号をPR
4(+1、０、-1）型信号に変換することにより記録系のプ
リコーダ102 により変調された信号を復調して元の記録
データに復元する。即ち、チャンネル復調器118 の遅延
器120 は等化器116 の出力を単位ビット(1ビット）だけ
遅延し、加算器122 は等化器116 の出力と遅延器120 に
より遅延された信号を加算する。クロック発生器124 は
内蔵されたPLL(フェーズロットドループ）回路を用いて
等化器116 から等化された再生信号のタイミングを検出
して等化器116 及びデータ検出器126 に必要なクロック
信号を発生する。
味し、(1+D）の積分形特性を有するチャンネル復調器11
8 は等化器116 から出力されるPR(+１、-1）型信号をPR
4(+1、０、-1）型信号に変換することにより記録系のプ
リコーダ102 により変調された信号を復調して元の記録
データに復元する。即ち、チャンネル復調器118 の遅延
器120 は等化器116 の出力を単位ビット(1ビット）だけ
遅延し、加算器122 は等化器116 の出力と遅延器120 に
より遅延された信号を加算する。クロック発生器124 は
内蔵されたPLL(フェーズロットドループ）回路を用いて
等化器116 から等化された再生信号のタイミングを検出
して等化器116 及びデータ検出器126 に必要なクロック
信号を発生する。
【０００５】一方、データ検出器126 はアナログ／デジ
タル(A/D）変換器128 とデジタルビタービ復号器130 を
含み、A/D 変換器128 はチャンネル復調器118 の出力を
クロック発生器124 から発生するサンプリングクロック
信号に応じてデジタルデータに変換し、デジタルビター
ビ復号器130 は再生データをクロック発生器124 から発
生する駆動クロック信号に応じて最尤復号アルゴリズム
のビタービ復号アルゴリズムを用いて復号化し、復号さ
れたデータを出力する。ここで、A/D 変換器128 の標本
点（サンプリング点）が再生データの検出点となるの
で、デジタルビタービ復号器130 の性能を左右する重要
な要因となる。
タル(A/D）変換器128 とデジタルビタービ復号器130 を
含み、A/D 変換器128 はチャンネル復調器118 の出力を
クロック発生器124 から発生するサンプリングクロック
信号に応じてデジタルデータに変換し、デジタルビター
ビ復号器130 は再生データをクロック発生器124 から発
生する駆動クロック信号に応じて最尤復号アルゴリズム
のビタービ復号アルゴリズムを用いて復号化し、復号さ
れたデータを出力する。ここで、A/D 変換器128 の標本
点（サンプリング点）が再生データの検出点となるの
で、デジタルビタービ復号器130 の性能を左右する重要
な要因となる。
【０００６】しかし、図１に示した従来のデータ検出器
126 は多様な変化を有する再生信号に上手に対応でき
ず、標本点と実際の最適検出点との位相エラーが発生す
ることによりビタービ復号性能が低下する問題点があ
る。
126 は多様な変化を有する再生信号に上手に対応でき
ず、標本点と実際の最適検出点との位相エラーが発生す
ることによりビタービ復号性能が低下する問題点があ
る。
【０００７】
【発明が解決しようとする課題】従って、本発明の目的
は再生データの最尤復号時、データ検出点となる入力信
号の標本点と実際の再生信号の最適検出点との位相を適
応的に一致させるデータ検出器を提供することにある。
本発明の他の目的は再生データの最尤復号時、データ検
出点となる入力信号の標本点と実際再生信号の最適検出
点との位相を適応的に一致させるデータ検出方法を提供
することにある。
は再生データの最尤復号時、データ検出点となる入力信
号の標本点と実際の再生信号の最適検出点との位相を適
応的に一致させるデータ検出器を提供することにある。
本発明の他の目的は再生データの最尤復号時、データ検
出点となる入力信号の標本点と実際再生信号の最適検出
点との位相を適応的に一致させるデータ検出方法を提供
することにある。
【０００８】
【課題を解決するための手段】前記目的を達成するため
の本発明によるデータ検出器の変換器は、ＰＲ４型の受
信信号をサンプリングクロック信号に応じてデジタルデ
ータに変換する変換器と、前記デジタルデータを最尤復
号化する最尤復号器と、システムクロック信号を1/3n
（ここで、ｎは整数）に分周し、分周されたクロック信
号を出力する分周器と、前記分周されたクロック信号に
応じて所定数の最適検出点のうち所望の検出点からサン
プリングされた前記デジタルデータをホールドするサン
プル及びホールド器とを含む検出器と、"+1"に対する最
適検出点の第１基準レベル、"0”に対する最適検出点の
第２基準レベルと"-1"に対する最適検出点の第３基準レ
ベルを発生する基準レベル発生器と、前記第１乃至第３
基準レベルのうち１つを選択する選択器と、前記システ
ムクロック信号と前記分周されたクロック信号によって
決められた所定の順序通り前記第１乃至第３基準レベル
が選択されるように選択制御信号を発生して前記選択器
に印加する選択制御器と、前記検出器の出力レベルと前
記選択器により選択された各基準レベルとを比較して各
差を出力する第１比較器と、前記第１比較器から出力さ
れる各差を比較して各差のうち最小値を位相エラーとし
て出力する第２比較器とを含む計算器と、前記位相エラ
ーに対応する電圧信号の形の制御信号を発生する制御信
号発生器とよりなる発生器とを含むことを特徴とする。
の本発明によるデータ検出器の変換器は、ＰＲ４型の受
信信号をサンプリングクロック信号に応じてデジタルデ
ータに変換する変換器と、前記デジタルデータを最尤復
号化する最尤復号器と、システムクロック信号を1/3n
（ここで、ｎは整数）に分周し、分周されたクロック信
号を出力する分周器と、前記分周されたクロック信号に
応じて所定数の最適検出点のうち所望の検出点からサン
プリングされた前記デジタルデータをホールドするサン
プル及びホールド器とを含む検出器と、"+1"に対する最
適検出点の第１基準レベル、"0”に対する最適検出点の
第２基準レベルと"-1"に対する最適検出点の第３基準レ
ベルを発生する基準レベル発生器と、前記第１乃至第３
基準レベルのうち１つを選択する選択器と、前記システ
ムクロック信号と前記分周されたクロック信号によって
決められた所定の順序通り前記第１乃至第３基準レベル
が選択されるように選択制御信号を発生して前記選択器
に印加する選択制御器と、前記検出器の出力レベルと前
記選択器により選択された各基準レベルとを比較して各
差を出力する第１比較器と、前記第１比較器から出力さ
れる各差を比較して各差のうち最小値を位相エラーとし
て出力する第２比較器とを含む計算器と、前記位相エラ
ーに対応する電圧信号の形の制御信号を発生する制御信
号発生器とよりなる発生器とを含むことを特徴とする。
【０００９】前記他の目的を達成するための本発明によ
るデータ検出方法は、ＰＲ４型の受信信号をサンプリン
グクロック信号に応じてデジタルデータに変換する段階
と、前記デジタルデータを最尤復号化する段階と、入力
されるシステムクロック信号を1/3n（ここで、ｎは整
数）に分周し、分周されたクロック信号を出力する段階
と、前記分周されたクロック信号に応じて所定数の最適
検出点のうち一つの検出点から前記デジタルデータのサ
ンプリングされたデータを出力する段階と、"+1"に対す
る最適検出点の第１基準レベル、"0”に対する最適検出
点の第２基準レベルと"-1"に対する最適検出点の第３基
準レベルを発生する段階と、所定の順序通り前記第１乃
至第３基準レベルのうち１つが選択されるように制御す
る段階と、前記サンプリングされたデータと選択された
各基準レベルとを比較して各差を出力する段階と、前記
各差のうち最小値を位相エラーとして出力する段階と、
前記位相エラーに応じてPWM 信号を発生する段階と、前
記PWM 信号を電圧信号の形に変換して制御信号として提
供する段階とを含むことを特徴とする。
るデータ検出方法は、ＰＲ４型の受信信号をサンプリン
グクロック信号に応じてデジタルデータに変換する段階
と、前記デジタルデータを最尤復号化する段階と、入力
されるシステムクロック信号を1/3n（ここで、ｎは整
数）に分周し、分周されたクロック信号を出力する段階
と、前記分周されたクロック信号に応じて所定数の最適
検出点のうち一つの検出点から前記デジタルデータのサ
ンプリングされたデータを出力する段階と、"+1"に対す
る最適検出点の第１基準レベル、"0”に対する最適検出
点の第２基準レベルと"-1"に対する最適検出点の第３基
準レベルを発生する段階と、所定の順序通り前記第１乃
至第３基準レベルのうち１つが選択されるように制御す
る段階と、前記サンプリングされたデータと選択された
各基準レベルとを比較して各差を出力する段階と、前記
各差のうち最小値を位相エラーとして出力する段階と、
前記位相エラーに応じてPWM 信号を発生する段階と、前
記PWM 信号を電圧信号の形に変換して制御信号として提
供する段階とを含むことを特徴とする。
【００１０】
【発明の実施の形態】以下、添付された図面に基づき本
発明を詳しく説明する。図２は本発明の一実施例による
データ検出器200 を含む再生系のブロック図であり、再
生増幅器114、等化器116 、チャンネル復調器118 、ク
ロック発生器124 は図１の構成と同一のため同一符号を
与え、その詳細な説明は省略する。
発明を詳しく説明する。図２は本発明の一実施例による
データ検出器200 を含む再生系のブロック図であり、再
生増幅器114、等化器116 、チャンネル復調器118 、ク
ロック発生器124 は図１の構成と同一のため同一符号を
与え、その詳細な説明は省略する。
【００１１】本発明によるデータ検出器200 はA/D 変換
器202 、デジタルビタービ復号器204 、位相検出及びエ
ラー電圧発生器206 を含んでいる。本発明のデータ検出
器200 は既存のデータ検出器126 と比較すると、クロッ
ク発生器124 から発生する駆動クロック信号（ここで
は、再生クロック信号、反転再生クロック信号）に応じ
てA/D 変換器202 から出力される再生データの位相エラ
ーを検出し、検出された位相エラーに対応した電圧信号
を発生してクロック発生器124 に印加し、A/D 変換器20
2 の標本点の位相を制御する位相検出及びエラー電圧発
生器206 をさらに含む点が相異なる。
器202 、デジタルビタービ復号器204 、位相検出及びエ
ラー電圧発生器206 を含んでいる。本発明のデータ検出
器200 は既存のデータ検出器126 と比較すると、クロッ
ク発生器124 から発生する駆動クロック信号（ここで
は、再生クロック信号、反転再生クロック信号）に応じ
てA/D 変換器202 から出力される再生データの位相エラ
ーを検出し、検出された位相エラーに対応した電圧信号
を発生してクロック発生器124 に印加し、A/D 変換器20
2 の標本点の位相を制御する位相検出及びエラー電圧発
生器206 をさらに含む点が相異なる。
【００１２】図３は本発明の他の実施例によるデータ検
出器300 を含む再生系のブロック図であり、データ検出
器300 を図２に示されたデータ検出器200 と比較する
と、位相検出及びエラー電圧発生器306 から発生する位
相エラーに対応した電圧信号に応じてクロック発生器12
4 から発生するサンプリングクロック信号の位相をシフ
トさせてA/D 変換器302 に印加する位相シフタ308 をさ
らに含む点が相異なる。
出器300 を含む再生系のブロック図であり、データ検出
器300 を図２に示されたデータ検出器200 と比較する
と、位相検出及びエラー電圧発生器306 から発生する位
相エラーに対応した電圧信号に応じてクロック発生器12
4 から発生するサンプリングクロック信号の位相をシフ
トさせてA/D 変換器302 に印加する位相シフタ308 をさ
らに含む点が相異なる。
【００１３】即ち、図２では位相検出及びエラー電圧発
生器206 から発生する位相エラーに対応する電圧信号に
応じてサンプリングクロック信号をシフトする構成がク
ロック発生器124 に含まれている反面、図３では位相シ
フタ308 が別にデータ検出器300 に備えられる。本発明
では説明の便宜上図３に示したデータ検出器300 を中心
に説明する。まず、本発明は再生データの検出点となる
A/D 変換器302 の標本点を図４に示したように理想的な
場合の最適検出点に近接させデジタルビタービ復号器30
4 のデータの復号性能を高める。このデジタルビタービ
復号器304 は既知の多様なビタービ復号アルゴリズムを
具現した如何なる構成でも適用されうる。
生器206 から発生する位相エラーに対応する電圧信号に
応じてサンプリングクロック信号をシフトする構成がク
ロック発生器124 に含まれている反面、図３では位相シ
フタ308 が別にデータ検出器300 に備えられる。本発明
では説明の便宜上図３に示したデータ検出器300 を中心
に説明する。まず、本発明は再生データの検出点となる
A/D 変換器302 の標本点を図４に示したように理想的な
場合の最適検出点に近接させデジタルビタービ復号器30
4 のデータの復号性能を高める。このデジタルビタービ
復号器304 は既知の多様なビタービ復号アルゴリズムを
具現した如何なる構成でも適用されうる。
【００１４】一方、A/D 変換器302 に入力される再生信
号のレベルも重大な要因となるが、再生増幅器114 には
AGC(Automatic Gain Control) 増幅器を内蔵しているの
で常にA/D 変換器302 から要求するレベルを一定に供給
すると見なして入力再生信号のレベル変動による影響は
ないと仮定する。従って、A/D 変換器302 に入力される
アナログ再生信号に対するデジタル出力レベルは、"-1"
は"000000"に、"0”は"011111"に、"+1"は"111111"に変
換される６ビットの直線量子化特性を有していることを
例として説明する。
号のレベルも重大な要因となるが、再生増幅器114 には
AGC(Automatic Gain Control) 増幅器を内蔵しているの
で常にA/D 変換器302 から要求するレベルを一定に供給
すると見なして入力再生信号のレベル変動による影響は
ないと仮定する。従って、A/D 変換器302 に入力される
アナログ再生信号に対するデジタル出力レベルは、"-1"
は"000000"に、"0”は"011111"に、"+1"は"111111"に変
換される６ビットの直線量子化特性を有していることを
例として説明する。
【００１５】A/D 変換器302 はサンプル及びホールド回
路で構成されているために標本点での入力再生信号のア
ナログ値のみがデジタル値に出力される。図４に示され
たようにA/D 変換器302 に入力される再生信号の最適検
出点は"+1"、"0”、"-1"の３箇所が存在する。即ち、理
想的な場合は標本点の位相が入力再生信号の最適検出点
に一致する。このように標本点の位相が入力再生信号の
最適検出点に一致すればA/D 変換器302 による影響は全
くないため、デジタルビタービ復号器304 が有している
性能を100%保てる。
路で構成されているために標本点での入力再生信号のア
ナログ値のみがデジタル値に出力される。図４に示され
たようにA/D 変換器302 に入力される再生信号の最適検
出点は"+1"、"0”、"-1"の３箇所が存在する。即ち、理
想的な場合は標本点の位相が入力再生信号の最適検出点
に一致する。このように標本点の位相が入力再生信号の
最適検出点に一致すればA/D 変換器302 による影響は全
くないため、デジタルビタービ復号器304 が有している
性能を100%保てる。
【００１６】しかし、実際には大部分の標本点の位相が
入力再生信号の最適検出点と一致しない場合であり、そ
の一例を図５に示す。図５において、最適検出点から"
0.4”ずづ外れた所でサンプリングされたため、デジタ
ル出力信号のレベルも外れた程度と同一な比率だけ外れ
ている。デジタルビタービ復号器304 では、このデジタ
ル出力信号のレベルを用いてソフトデシジョンを行なう
ので、外れた程度に応じてビタービ復号性能が低下され
る。即ち、標本点と入力再生信号の最適検出点との位相
差を減らすほどデジタルビタービ復号器304 の性能は向
上される。
入力再生信号の最適検出点と一致しない場合であり、そ
の一例を図５に示す。図５において、最適検出点から"
0.4”ずづ外れた所でサンプリングされたため、デジタ
ル出力信号のレベルも外れた程度と同一な比率だけ外れ
ている。デジタルビタービ復号器304 では、このデジタ
ル出力信号のレベルを用いてソフトデシジョンを行なう
ので、外れた程度に応じてビタービ復号性能が低下され
る。即ち、標本点と入力再生信号の最適検出点との位相
差を減らすほどデジタルビタービ復号器304 の性能は向
上される。
【００１７】従って、本発明は位相差を最小化してデジ
タルビタービ復号器304 の性能を理想的な場合に近接さ
せるために位相検出及びエラー電圧発生器306 を提案す
る。位相検出及びエラー電圧発生器306 はA/D 変換器30
2 のデジタル出力レベルを用いて標本点と最適検出点と
の位相差を検出し、検出された位相差をエラー電圧に変
換してA/D 変換器302 のサンプリングクロック信号の位
相をシフトさせて位相差を最小化している。
タルビタービ復号器304 の性能を理想的な場合に近接さ
せるために位相検出及びエラー電圧発生器306 を提案す
る。位相検出及びエラー電圧発生器306 はA/D 変換器30
2 のデジタル出力レベルを用いて標本点と最適検出点と
の位相差を検出し、検出された位相差をエラー電圧に変
換してA/D 変換器302 のサンプリングクロック信号の位
相をシフトさせて位相差を最小化している。
【００１８】実際のデジタル映像信号の記録再生におい
ては他の機器との互換性を保障しているために再生信号
の振幅と位相変化は非常に多様である。振幅変化はAGC
増幅器の採用により既に解決しているが、デジタルビタ
ービ復号器では振幅変化のみならず、位相変化による性
能の低下も無視できなくなる。従って、本発明は位相検
出及びエラー電圧発生器306 を採用してこの位相変化を
補償するためにデータ検出点となるA/D 変換器302 の標
本点の位相を検出して標本点の位相と最適検出点の位相
とを一致させることにより、位相差によるエラーを最小
化させてデジタルビタービ復号器304 の性能、即ち再生
データの検出性能を向上させる。
ては他の機器との互換性を保障しているために再生信号
の振幅と位相変化は非常に多様である。振幅変化はAGC
増幅器の採用により既に解決しているが、デジタルビタ
ービ復号器では振幅変化のみならず、位相変化による性
能の低下も無視できなくなる。従って、本発明は位相検
出及びエラー電圧発生器306 を採用してこの位相変化を
補償するためにデータ検出点となるA/D 変換器302 の標
本点の位相を検出して標本点の位相と最適検出点の位相
とを一致させることにより、位相差によるエラーを最小
化させてデジタルビタービ復号器304 の性能、即ち再生
データの検出性能を向上させる。
【００１９】図６は図２及び図３に示した位相検出及び
エラー電圧発生器の詳細構成図であり、図３、図７乃至
図１０を結び付けて説明する。図６において、A/D 変換
器302(図3)の出力レベル(AD[5..0])はサンプル及びホー
ルド器402 に入力され、この出力レベル(AD[5..0])は図
７（Ｂ）に示される。サンプル及びホールド器402 に入
力されるクロック信号は図７（Ｃ）に示したような分周
器404 から分周されたクロック信号 CLK＿3DIVであり、
分周器404 はクロック発生器124 から発生する再生クロ
ック信号PB CLK（図７（Ａ））に同期し、この再生クロ
ック信号PB CLKを1/3 の周波数で分周したクロック信号
CLK＿3DIVを発生する。分周器404 の分周比は1/3nの条
件を満し、ｎは整数である。
エラー電圧発生器の詳細構成図であり、図３、図７乃至
図１０を結び付けて説明する。図６において、A/D 変換
器302(図3)の出力レベル(AD[5..0])はサンプル及びホー
ルド器402 に入力され、この出力レベル(AD[5..0])は図
７（Ｂ）に示される。サンプル及びホールド器402 に入
力されるクロック信号は図７（Ｃ）に示したような分周
器404 から分周されたクロック信号 CLK＿3DIVであり、
分周器404 はクロック発生器124 から発生する再生クロ
ック信号PB CLK（図７（Ａ））に同期し、この再生クロ
ック信号PB CLKを1/3 の周波数で分周したクロック信号
CLK＿3DIVを発生する。分周器404 の分周比は1/3nの条
件を満し、ｎは整数である。
【００２０】サンプル及びホールド器402 は１つのサン
プリング区間に図４に示された"+1"に対するデジタル検
出値、"0”に対するデジタル検出値と"-1"に対するデジ
タル検出値のうち一つだけをサンプリングし、残り二つ
のサンプリング区間の間はサンプリングしたデータを保
ち、図７（Ｄ）に示したように３つの検出点のうち一つ
だけ選択し第１比較器406 に印加する。一例として、"+
1"に対する最適検出点に該当する標本点から検出された
デジタルレベルをサンプリングしているが、所望の他の
標本点でA/D 変換器302 の出力レベル（AD[5..0]）をサ
ンプリングしうる。
プリング区間に図４に示された"+1"に対するデジタル検
出値、"0”に対するデジタル検出値と"-1"に対するデジ
タル検出値のうち一つだけをサンプリングし、残り二つ
のサンプリング区間の間はサンプリングしたデータを保
ち、図７（Ｄ）に示したように３つの検出点のうち一つ
だけ選択し第１比較器406 に印加する。一例として、"+
1"に対する最適検出点に該当する標本点から検出された
デジタルレベルをサンプリングしているが、所望の他の
標本点でA/D 変換器302 の出力レベル（AD[5..0]）をサ
ンプリングしうる。
【００２１】第１比較器406 は再生入力信号の図７
（Ｄ）に示したようなサンプル及びホールド器402 の出
力信号(CI[5..0])と図７（Ｅ）に示したような選択器41
2 から選択された各基準レベルREF1、REF2、REF3を比較
し、その差の絶対値を出力する。ここで、基準レベル発
生器408 は"+1"に対する最適検出点の基準レベルREF1：
111111、"0”に対する最適検出点の基準レベルREF2：01
1111及び"-1"に対する最適検出点の基準レベルREF3：00
0000を各々発生させてマルチプレクサ(MUX）で構成でき
る選択器412 に出力する。
（Ｄ）に示したようなサンプル及びホールド器402 の出
力信号(CI[5..0])と図７（Ｅ）に示したような選択器41
2 から選択された各基準レベルREF1、REF2、REF3を比較
し、その差の絶対値を出力する。ここで、基準レベル発
生器408 は"+1"に対する最適検出点の基準レベルREF1：
111111、"0”に対する最適検出点の基準レベルREF2：01
1111及び"-1"に対する最適検出点の基準レベルREF3：00
0000を各々発生させてマルチプレクサ(MUX）で構成でき
る選択器412 に出力する。
【００２２】一方、選択制御器410 は分周されたクロッ
ク信号 CLK＿3DIV（図８（Ａ））と再生クロック信号PB
CLK（図８（Ｂ）を入力して図８（Ｃ）及び図８（Ｄ）
に示されるような２ビットの選択制御信号CTL0、CTL1を
発生して選択器412 に印加する。図８（Ｅ）は選択制御
器410 から発生する２ビットの選択制御信号の真理表で
あり、この選択制御信号CTL0、CTL1は基準レベル発生器
408 から発生する３つの基準レベルを選択するための信
号であり、例えば"00"なら第１基準レベルREF1が選択さ
れ、"10"なら第２基準レベルREF2が選択され、"11"なら
第３基準レベルREF3が選択される。図８（Ｅ）に示した
順序とは異なる順序で反復しようとする時は、分周され
たクロック信号 CLK＿3DIVを用いて選択制御器410 で初
期化を再設定すればよい。
ク信号 CLK＿3DIV（図８（Ａ））と再生クロック信号PB
CLK（図８（Ｂ）を入力して図８（Ｃ）及び図８（Ｄ）
に示されるような２ビットの選択制御信号CTL0、CTL1を
発生して選択器412 に印加する。図８（Ｅ）は選択制御
器410 から発生する２ビットの選択制御信号の真理表で
あり、この選択制御信号CTL0、CTL1は基準レベル発生器
408 から発生する３つの基準レベルを選択するための信
号であり、例えば"00"なら第１基準レベルREF1が選択さ
れ、"10"なら第２基準レベルREF2が選択され、"11"なら
第３基準レベルREF3が選択される。図８（Ｅ）に示した
順序とは異なる順序で反復しようとする時は、分周され
たクロック信号 CLK＿3DIVを用いて選択制御器410 で初
期化を再設定すればよい。
【００２３】一方、分周されたクロック信号 CLK＿3DIV
の１周期間ホールドしているデータを１ワードと定義す
れば、図７（Ｄ）に示したような１ワードのサンプル及
びホールド器402 の出力信号CI[5..0]区間に図７（Ｅ）
に示したように選択器412 により選択された３つの各基
準レベルREF1、REF2、REF3が第１比較器406 に入力され
る。
の１周期間ホールドしているデータを１ワードと定義す
れば、図７（Ｄ）に示したような１ワードのサンプル及
びホールド器402 の出力信号CI[5..0]区間に図７（Ｅ）
に示したように選択器412 により選択された３つの各基
準レベルREF1、REF2、REF3が第１比較器406 に入力され
る。
【００２４】この第１比較器406 は図７（Ｆ）に示した
ような反転再生クロック信号
ような反転再生クロック信号
【００２５】
【数１】
【００２６】に応じて動作し、１ワードのサンプル及び
ホールド器402 の出力信号CI[5..0]と各基準レベルREF
1、REF2、REF3とを比較して各差を出力し、その出力C1
[5..0]は図７（Ｇ）に示す。即ち、１ワードのサンプル
及びホールド器402 の出力信号CI[5..0]が入力されると
第１比較器406 は反転再生クロック信号
ホールド器402 の出力信号CI[5..0]と各基準レベルREF
1、REF2、REF3とを比較して各差を出力し、その出力C1
[5..0]は図７（Ｇ）に示す。即ち、１ワードのサンプル
及びホールド器402 の出力信号CI[5..0]が入力されると
第１比較器406 は反転再生クロック信号
【００２７】
【数２】
【００２８】の最初のクロックでは"+1"に対する最適検
出点との差を検出し、二番目のクロックでは"0”に対す
る最適検出点との差を検出し、三番目のクロックでは"-
1"に対する最適検出点との差を検出する。３つの検出比
較順序は何等の制限もない。第１乃至第３ラッチ414 、
416 、418 はＤフリップフロップで構成でき、第１ラッ
チ414 は第２ラッチ416 及び第３ラッチ418 の出力信号
との同期を合せるためのバッファの役割をし、その出力
は図７（Ｈ）に示す。第２ラッチ416 は第１比較器406
の出力信号C1[5..0]を再生クロック信号PB CLKにより再
生信号の１周期だけ遅延させ、遅延された信号D2[5..0]
を図７（Ｉ）に示すように出力し、第３ラッチ418 は第
２ラッチ416 の出力信号D2[5..0]を再生クロック信号PB
CLKにより再生信号の１周期だけ遅延させ、遅延した信
号D3[5..0]を図７（Ｊ）に示すように出力する。
出点との差を検出し、二番目のクロックでは"0”に対す
る最適検出点との差を検出し、三番目のクロックでは"-
1"に対する最適検出点との差を検出する。３つの検出比
較順序は何等の制限もない。第１乃至第３ラッチ414 、
416 、418 はＤフリップフロップで構成でき、第１ラッ
チ414 は第２ラッチ416 及び第３ラッチ418 の出力信号
との同期を合せるためのバッファの役割をし、その出力
は図７（Ｈ）に示す。第２ラッチ416 は第１比較器406
の出力信号C1[5..0]を再生クロック信号PB CLKにより再
生信号の１周期だけ遅延させ、遅延された信号D2[5..0]
を図７（Ｉ）に示すように出力し、第３ラッチ418 は第
２ラッチ416 の出力信号D2[5..0]を再生クロック信号PB
CLKにより再生信号の１周期だけ遅延させ、遅延した信
号D3[5..0]を図７（Ｊ）に示すように出力する。
【００２９】第１乃至第３ラッチ414 、416 、418 を用
いて１ワードのサンプル及びホールド器402 の出力信号
CI[5..0]を３つの最適検出点と各々比較して算出した各
差信号を同時に第２比較器420 に出力する。A/D 変換器
302 を通して出力される入力再生信号AD[5..0]が図４に
示す第１標本点の"+1"に対する最適検出点レベル(11111
1)をサンプリングした場合なら、第３ラッチ418 の出力
信号D3[5..0]は"000000"となり、第２ラッチ416 の出力
信号D2[5..0]は"100000"となり、第１ラッチ414 の出力
信号D1[5..0]は"111111"となる。
いて１ワードのサンプル及びホールド器402 の出力信号
CI[5..0]を３つの最適検出点と各々比較して算出した各
差信号を同時に第２比較器420 に出力する。A/D 変換器
302 を通して出力される入力再生信号AD[5..0]が図４に
示す第１標本点の"+1"に対する最適検出点レベル(11111
1)をサンプリングした場合なら、第３ラッチ418 の出力
信号D3[5..0]は"000000"となり、第２ラッチ416 の出力
信号D2[5..0]は"100000"となり、第１ラッチ414 の出力
信号D1[5..0]は"111111"となる。
【００３０】同様に、入力再生信号AD[5..0]が第２標本
点（図４）なら第２ラッチ416 の出力信号D2[5..0]が"0
00000"となり、第３標本点（図4)なら第１ラッチ414 の
出力信号D1[5..0]が"000000"となる。即ち、現在のサン
プリングされた標本点の最適検出点及び現在の標本点と
最適検出点でのレベルとの差を第２比較器420 で判断す
る。第２比較器420 は第１乃至第３ラッチ414 、416 、
418 の出力信号D1[5..0]、D2[5..0]、D3[5..0]を比較し
て小さい方の入力を出力する動作を行い、第１比較器40
6 で１ワードのサンプル及びホールド器402 の出力信号
CI[5..0]に対して各基準レベルと比較して出力した３つ
の比較信号C1[5..0]を同時に比較するために遅延器422
から出力される遅延されたクロック信号 CLK＿D を駆動
クロック信号として使用する。この遅延器422 は分周器
404 の出力信号 CLK＿3DIVを反転された再生クロック信
号
点（図４）なら第２ラッチ416 の出力信号D2[5..0]が"0
00000"となり、第３標本点（図4)なら第１ラッチ414 の
出力信号D1[5..0]が"000000"となる。即ち、現在のサン
プリングされた標本点の最適検出点及び現在の標本点と
最適検出点でのレベルとの差を第２比較器420 で判断す
る。第２比較器420 は第１乃至第３ラッチ414 、416 、
418 の出力信号D1[5..0]、D2[5..0]、D3[5..0]を比較し
て小さい方の入力を出力する動作を行い、第１比較器40
6 で１ワードのサンプル及びホールド器402 の出力信号
CI[5..0]に対して各基準レベルと比較して出力した３つ
の比較信号C1[5..0]を同時に比較するために遅延器422
から出力される遅延されたクロック信号 CLK＿D を駆動
クロック信号として使用する。この遅延器422 は分周器
404 の出力信号 CLK＿3DIVを反転された再生クロック信
号
【００３１】
【数３】
【００３２】に応じて遅延し、遅延されたクロック信号
CLK＿D(図７（Ｋ））を出力する。第２比較器420 の出
力信号C2[5..0]は図７（Ｌ）と同様である。例えば、第
１標本点（図４）の場合、第２比較器420 の出力C2[5..
0]は"000000"となり、第１標本点（図5)の場合は第２比
較器420 の出力C2[5..0]が"001010"となる。
CLK＿D(図７（Ｋ））を出力する。第２比較器420 の出
力信号C2[5..0]は図７（Ｌ）と同様である。例えば、第
１標本点（図４）の場合、第２比較器420 の出力C2[5..
0]は"000000"となり、第１標本点（図5)の場合は第２比
較器420 の出力C2[5..0]が"001010"となる。
【００３３】パルス幅変調(PWM) 発生器424 は入力信号
の変化に対して出力信号のパルス幅（デューティ）の変
化する動作を行う。即ち、PWM 発生器424 の入力信号と
なる第２比較器420 の出力C2[5..0]レベルは位相差の最
小の場合、即ち位相差のゼロの"000000"から最大の場
合、即ち位相差の180 °の"011111"まで存在しうる。図
９（Ａ）は位相差によるPWM 発生器424 に入力されるデ
ジタルレベルであり、図９（Ｂ）及び図９（Ｃ）は各々
位相差によるPWM 発生器424 と低域フィルター(LPF)426
の出力信号の動作波形図である。即ち、PWM 発生器424
に入力される"000000"から"011111"までのデジタルレベ
ル（図９（Ａ））に対してPWM 発生器424 の出力信号
（図９（Ｂ））は”ロー（Ｌ）”レベルから”ハイ
（Ｈ）”レベルまでであり、デジタルレベルが大きいほ
どパルス幅の大きなPWM 信号を出力する。LPF426はPWM
発生器424 の出力信号PWM のパルス幅に比例する電圧
（図９（Ｃ））を発生して検出された位相差に該当する
第２比較器420 の出力C2[5..0]をエラー電圧（Er）に変
換する。
の変化に対して出力信号のパルス幅（デューティ）の変
化する動作を行う。即ち、PWM 発生器424 の入力信号と
なる第２比較器420 の出力C2[5..0]レベルは位相差の最
小の場合、即ち位相差のゼロの"000000"から最大の場
合、即ち位相差の180 °の"011111"まで存在しうる。図
９（Ａ）は位相差によるPWM 発生器424 に入力されるデ
ジタルレベルであり、図９（Ｂ）及び図９（Ｃ）は各々
位相差によるPWM 発生器424 と低域フィルター(LPF)426
の出力信号の動作波形図である。即ち、PWM 発生器424
に入力される"000000"から"011111"までのデジタルレベ
ル（図９（Ａ））に対してPWM 発生器424 の出力信号
（図９（Ｂ））は”ロー（Ｌ）”レベルから”ハイ
（Ｈ）”レベルまでであり、デジタルレベルが大きいほ
どパルス幅の大きなPWM 信号を出力する。LPF426はPWM
発生器424 の出力信号PWM のパルス幅に比例する電圧
（図９（Ｃ））を発生して検出された位相差に該当する
第２比較器420 の出力C2[5..0]をエラー電圧（Er）に変
換する。
【００３４】LPF426から発生するエラー電圧（Er）は位
相シフタ308(図３）に印加され、図１０に示された原理
によりA/D 変換器302 に印加されるサンプリングクロッ
ク信号の位相をシフトさせる。即ち、図１０に示された
ようにLPF426から発生するエラー電圧（Er）が大きいほ
どサンプリングクロック信号の位相を多くシフトさせ
る。前記一連の動作はA/D 変換器302 の標本点と再生入
力信号の最適検出点との位相が一致するまで行い続け、
最適の状態となると位相エラーの発生されるまでその状
態を保つ。
相シフタ308(図３）に印加され、図１０に示された原理
によりA/D 変換器302 に印加されるサンプリングクロッ
ク信号の位相をシフトさせる。即ち、図１０に示された
ようにLPF426から発生するエラー電圧（Er）が大きいほ
どサンプリングクロック信号の位相を多くシフトさせ
る。前記一連の動作はA/D 変換器302 の標本点と再生入
力信号の最適検出点との位相が一致するまで行い続け、
最適の状態となると位相エラーの発生されるまでその状
態を保つ。
【００３５】図１１は図２及び図３に示された位相検出
及びエラー電圧発生器の他の実施例による詳細構成図で
あり、図６に示された位相検出及びエラー電圧発生器と
比較すると、サンプル及びホールド器502 、分周器504
、第１及び第２比較器506 、518 、第１乃至第３ラッ
チ512 、514 、516 、遅延器520 、PWM 発生器522 及び
LPF524は同一のためその詳細な動作説明は省略し、相異
なるブロックであるメモリ制御信号発生器508 と基準レ
ベル発生器510 とを中心に説明する。
及びエラー電圧発生器の他の実施例による詳細構成図で
あり、図６に示された位相検出及びエラー電圧発生器と
比較すると、サンプル及びホールド器502 、分周器504
、第１及び第２比較器506 、518 、第１乃至第３ラッ
チ512 、514 、516 、遅延器520 、PWM 発生器522 及び
LPF524は同一のためその詳細な動作説明は省略し、相異
なるブロックであるメモリ制御信号発生器508 と基準レ
ベル発生器510 とを中心に説明する。
【００３６】図１１において、各基準レベルREF1、REF
2、REF3を発生する基準レベル発生器510 がメモリで構
成される場合、メモリ制御信号発生器508 は再生クロッ
ク信号PB CLKにより既定の順序通り３つの基準レベルRE
F1、REF2、REF3が基準レベル発生器510 のメモリから繰
返して読出されるようにメモリ制御信号を基準レベル発
生器510 に出力する。このメモリ制御信号発生器508 は
ハードウェアの変更なしにソフトウェアの変更のみで３
つの基準レベルの読出順序を変えられる。
2、REF3を発生する基準レベル発生器510 がメモリで構
成される場合、メモリ制御信号発生器508 は再生クロッ
ク信号PB CLKにより既定の順序通り３つの基準レベルRE
F1、REF2、REF3が基準レベル発生器510 のメモリから繰
返して読出されるようにメモリ制御信号を基準レベル発
生器510 に出力する。このメモリ制御信号発生器508 は
ハードウェアの変更なしにソフトウェアの変更のみで３
つの基準レベルの読出順序を変えられる。
【００３７】図１２は図２及び図３に示された位相検出
及びエラー電圧発生器のさらに他の実施例による詳細構
成図で、図６に示された位相検出及びエラー電圧発生器
と比較すると、サンプル及びホールド器602 、第１及び
第２比較器606 、620 、基準レベル発生器608 、選択制
御器610 、選択器612 、第１乃至第３ラッチ614 、616
、618 、遅延器624 、PWM 発生器626 及びLPF628は同
一のためその詳細な動作説明は省略し、相異なるブロッ
クである分周器及びシフタ604 と第３比較器622を中心
に説明する。
及びエラー電圧発生器のさらに他の実施例による詳細構
成図で、図６に示された位相検出及びエラー電圧発生器
と比較すると、サンプル及びホールド器602 、第１及び
第２比較器606 、620 、基準レベル発生器608 、選択制
御器610 、選択器612 、第１乃至第３ラッチ614 、616
、618 、遅延器624 、PWM 発生器626 及びLPF628は同
一のためその詳細な動作説明は省略し、相異なるブロッ
クである分周器及びシフタ604 と第３比較器622を中心
に説明する。
【００３８】図１２において、第３比較器622 は第１乃
至第３ラッチ614 、616 、618 の出力信号D1[5..0]、D2
[5..0]、D3[5..0]を遅延器624 から発生する遅延された
クロック CLK＿D により入力して現在のサンプリングさ
れた標本点が"+1"に対する最適検出点なのか、"0”に対
する最適検出点なのか、または"-1"に対する最適検出点
なのかを判断して最適検出点の２ビットの位置情報を分
周器及びシフタ604 に出力する。２ビットの位置情報
は、例えば第１ラッチ614 の出力D1[5..0]が最小なら"1
1"を出力し、第２ラッチ616 の出力D2[5..0]が最小な
ら"01"を出力し、第３ラッチ618 の出力D3[5..0]が最小
なら"00"を出力する。
至第３ラッチ614 、616 、618 の出力信号D1[5..0]、D2
[5..0]、D3[5..0]を遅延器624 から発生する遅延された
クロック CLK＿D により入力して現在のサンプリングさ
れた標本点が"+1"に対する最適検出点なのか、"0”に対
する最適検出点なのか、または"-1"に対する最適検出点
なのかを判断して最適検出点の２ビットの位置情報を分
周器及びシフタ604 に出力する。２ビットの位置情報
は、例えば第１ラッチ614 の出力D1[5..0]が最小なら"1
1"を出力し、第２ラッチ616 の出力D2[5..0]が最小な
ら"01"を出力し、第３ラッチ618 の出力D3[5..0]が最小
なら"00"を出力する。
【００３９】分周器及びシフタ604 は第３比較器622 か
ら出力される位置情報を用いて３箇所の標本点（図４）
のうち位相差の最小の標本点でサンプリングしうるよう
に位相のシフト及び分周されたクロック信号 CLK＿3DIV
をサンプル及びホールド器602 に出力する。以降、第３
比較器622 の出力C3[1..0]に該当する標本点で入力再生
信号の最適検出点との位相が一致されるまで行い続け
る。
ら出力される位置情報を用いて３箇所の標本点（図４）
のうち位相差の最小の標本点でサンプリングしうるよう
に位相のシフト及び分周されたクロック信号 CLK＿3DIV
をサンプル及びホールド器602 に出力する。以降、第３
比較器622 の出力C3[1..0]に該当する標本点で入力再生
信号の最適検出点との位相が一致されるまで行い続け
る。
【００４０】また、第３比較器622 の出力C3[1..0]が"1
1"なら"-1"に対する最適検出点のための標本点であ
り、"01"なら"0”に対する最適検出点のための標本点で
あり、"00"なら"+1"に対する最適検出点のための標本点
なので分周器及びシフタ604 では３つの標本点のうち所
望の標本点からサンプリングしうるように所望の標本点
の位置情報を設定しうる。以降、所望の標本点で入力再
生信号の最適検出点との位相が一致するまで行い続け
る。
1"なら"-1"に対する最適検出点のための標本点であ
り、"01"なら"0”に対する最適検出点のための標本点で
あり、"00"なら"+1"に対する最適検出点のための標本点
なので分周器及びシフタ604 では３つの標本点のうち所
望の標本点からサンプリングしうるように所望の標本点
の位置情報を設定しうる。以降、所望の標本点で入力再
生信号の最適検出点との位相が一致するまで行い続け
る。
【００４１】図１３は図２及び図３に示された位相検出
及びエラー電圧発生器のさらに他の実施例による詳細構
成図であって、図１１に示された位相検出及びエラー電
圧発生器と比較すると、サンプル及びホールド器702 、
第１及び第２比較器706 、720 、メモリ制御信号発生器
708 、基準レベル発生器710 、第１乃至第３ラッチ712
、714 、716 、遅延器724 、PWM 発生器726 及びLPF72
8は同一のためその詳細な動作説明は省略し、相異なる
ブロックの分周器及びシフタ704 と第３比較器722 とは
図１２に示された構成と同一のためその詳細な説明も省
略する。
及びエラー電圧発生器のさらに他の実施例による詳細構
成図であって、図１１に示された位相検出及びエラー電
圧発生器と比較すると、サンプル及びホールド器702 、
第１及び第２比較器706 、720 、メモリ制御信号発生器
708 、基準レベル発生器710 、第１乃至第３ラッチ712
、714 、716 、遅延器724 、PWM 発生器726 及びLPF72
8は同一のためその詳細な動作説明は省略し、相異なる
ブロックの分周器及びシフタ704 と第３比較器722 とは
図１２に示された構成と同一のためその詳細な説明も省
略する。
【００４２】
【発明の効果】前述したように、本発明によるデータ検
出器とその方法は、入力される多様な再生信号に対応
し、再生データの検出性能を向上させうる。
出器とその方法は、入力される多様な再生信号に対応
し、再生データの検出性能を向上させうる。
【図１】従来のデータ検出器を含むデジタルVCR の記録
及び再生系の構成ブロック図である。
及び再生系の構成ブロック図である。
【図２】本発明の一実施例によるデータ検出器を含む再
生系のブロック図である。
生系のブロック図である。
【図３】本発明の他の実施例によるデータ検出器を含む
再生系のブロック図である。
再生系のブロック図である。
【図４】本発明の理解のために最適検出点と標本点との
位相の一致する理想的な場合を説明する図である。
位相の一致する理想的な場合を説明する図である。
【図５】本発明の理解のために最適検出点と標本点との
位相の一致しない場合を説明する図である。
位相の一致しない場合を説明する図である。
【図６】図２及び図３に示された位相検出及びエラー電
圧発生器の一実施例による詳細構成図である。
圧発生器の一実施例による詳細構成図である。
【図７】（Ａ）〜（Ｌ）は図６に示された位相検出及び
エラー電圧発生器の動作波形図である。
エラー電圧発生器の動作波形図である。
【図８】（Ａ）〜（Ｄ）は図６に示された選択制御器の
タイミング図、（Ｅ）は選択制御信号の真理表である。
タイミング図、（Ｅ）は選択制御信号の真理表である。
【図９】（Ａ）は位相差による図６に示されたPWM 発生
器の入力信号の動作波形図、（Ｂ）は位相差による図６
に示されたPWM 発生器の出力信号の動作波形図、（Ｃ）
は位相差による図６に示された低域フィルターの出力信
号の動作波形図である。
器の入力信号の動作波形図、（Ｂ）は位相差による図６
に示されたPWM 発生器の出力信号の動作波形図、（Ｃ）
は位相差による図６に示された低域フィルターの出力信
号の動作波形図である。
【図１０】図３に示された位相シフタの動作原理を示し
た図である。
た図である。
【図１１】図２及び図３に示された位相検出及びエラー
電圧発生器の他の実施例による詳細構成図である。
電圧発生器の他の実施例による詳細構成図である。
【図１２】図２及び図３に示された位相検出及びエラー
電圧発生器のさらに他の実施例による詳細構成図であ
る。
電圧発生器のさらに他の実施例による詳細構成図であ
る。
【図１３】図２及び図３に示された位相検出及びエラー
電圧発生器のさらに他の実施例による詳細構成図であ
る。
電圧発生器のさらに他の実施例による詳細構成図であ
る。
114 再生増幅器 116 等化器 118 チャンネル復調器 124 クロック発生器 200 データ検出器 202 A/D 変換器 204 デジタルビタービ復号器 206 位相検出及びエラー電圧発生器
Claims (15)
- 【請求項１】 ＰＲ４型の受信信号をサンプリングクロ
ック信号に応じてデジタルデータに変換する変換器と、 前記デジタルデータを最尤復号化する最尤復号器と、システムクロック信号を1/3n（ここで、ｎは整数）に分
周し、分周されたクロック信号を出力する分周器と、前
記分周されたクロック信号に応じて所定数の最適検出点
のうち所望の検出点からサンプリングされた前記デジタ
ルデータをホールドするサンプル及びホールド器とを含
む検出器と、"+1"に対する最適検出点の第１基準レベ
ル、"0”に対する最適検出点の第２基準レベルと"-1"に
対する最適検出点の第３基準レベルを発生する基準レベ
ル発生器と、前記第１乃至第３基準レベルのうち１つを
選択する選択器と、前記システムクロック信号と前記分
周されたクロック信号によって決められた所定の順序通
り前記第１乃至第３基準レベルが選択されるように選択
制御信号を発生して前記選択器に印加する選択制御器
と、前記検出器の出力レベルと前記選択器により選択さ
れた各基準レベルとを比較して各差を出力する第１比較
器と、前記第１比較器から出力される各差を比較して各
差のうち最小値を位相エラーとして出力する第２比較器
とを含む計算器と、前記位相エラーに対応する電圧信号
の形の制御信号を発生する制御信号発生器とよりなる 発
生器とを含むことを特徴とするデータ検出器。 - 【請求項２】 前記制御信号に応じて前記サンプリング
クロック信号の位相をシフトさせる位相シフタをさらに
含むことを特徴とする請求項１に記載のデータ検出器。 - 【請求項３】 前記検出器は、 前記第１比較器から出力される各差のうち最小値に対応
する最適検出点の位置情報を出力する第３比較器をさら
に含むことを特徴とする請求項１に記載のデータ検出
器。 - 【請求項４】 前記検出器は、 システムクロック信号を1/3n（ここで、ｎは整数）に分
周し、分周されたクロック信号を前記位置情報に応じて
位相をシフトし、位相シフト分周されたクロック信号を
出力する分周器と、 前記位相シフト分周されたクロック信号により決められ
た所定数の最適検出点のうち一つの検出点からサンプリ
ングされた前記デジタルデータをホールドするサンプル
及びホールド器とを含むことを特徴とする請求項３に記
載のデータ検出器。 - 【請求項５】 前記計算器は、 前記第１比較器の出力をシステムクロック信号に応じて
遅延して第１遅延信号を前記第２比較器に出力する第１
ラッチと、 前記第１遅延信号を前記システムクロック信号に応じて
遅延して第２遅延信号を前記第２比較器に出力する第２
ラッチと、 前記第２遅延信号を前記システムクロック信号に応じて
遅延して第３遅延信号を前記第２比較器に出力する第３
ラッチとをさらに含むことを特徴とする請求項１に記載
のデータ検出器。 - 【請求項６】 前記第１比較器は反転されたシステムク
ロック信号に駆動され、前記第２比較器と第３比較器と
は所定時間遅延された前記分周されたクロック信号によ
り駆動されることを特徴とする請求項３に記載のデータ
検出器。 - 【請求項７】 前記計算器は、 "+1"に対する最適検出点の第１基準レベル、"0”に対す
る最適検出点の第２基準レベルと"-1"に対する最適検出
点の第３基準レベルを貯蔵しているメモリと、 所定の順序通り前記第１乃至第３基準レベルが反復して
読出されるようにメモリ制御信号を発生するメモリ制御
信号発生器と、 前記検出器の出力レベルと前記メモリから読出される各
基準レベルを比較して各差を出力する第１比較器と、 前記第１比較器から出力される各差を比較して各差のう
ち最小値を位相エラーとして出力する第２比較器とを含
むことを特徴とする請求項１に記載のデータ検出器。 - 【請求項８】 前記第１比較器から出力される各差のう
ち最小値に対応する最適検出点の位置情報を出力する第
３比較器をさらに含むことを特徴とする請求項７に記載
のデータ検出器。 - 【請求項９】 前記検出器は、 入力されるシステムクロック信号を1/3n（ここで、ｎは
整数）に分周し、分周されたクロック信号を前記位置情
報に応じて位相をシフトし、変化されたクロック信号を
出力する分周器と、 前記変化されたクロック信号に応じて決められた所定数
の最適検出点のうち一つの検出点からサンプリングされ
た前記デジタルデータをホールドするサンプル及びホー
ルド器とを含むことを特徴とする請求項８に記載のデー
タ検出器。 - 【請求項１０】 前記制御信号発生器は、 前記位相エラーに応じてPWM 信号を発生するPWM 発生器
と、 前記PWM 信号を電圧信号形に変換して制御信号として出
力する低域フィルターとを含むことを特徴とする請求項
１に記載のデータ検出器。 - 【請求項１１】(a) ＰＲ４型の受信信号をサンプリング
クロック信号に応じてデジタルデータに変換する段階
と、 (b) 前記デジタルデータを最尤復号化する段階と、(c11) 入力されるシステムクロック信号を1/3n（ここ
で、ｎは整数）に分周し、分周されたクロック信号を出
力する段階と、 (c12) 前記分周されたクロック信号に応じて所定数の最
適検出点のうち一つの検出点から前記デジタルデータの
サンプリングされたデータを出力する段階と、 (c13) "+1"に対する最適検出点の第１基準レベル、"0”
に対する最適検出点の第２基準レベルと"-1"に対する最
適検出点の第３基準レベルを発生する段階と、 (c14) 所定の順序通り前記第１乃至第３基準レベルのう
ち１つが選択されるように制御する段階と、 (c15) 前記サンプリングされたデータと前記(c13）段階
から選択された各基準レベルとを比較して各差を出力す
る段階と、 (c16) 前記各差のうち最小値を位相エラーとして出力す
る段階と、 (c17) 前記位相エラーに応じてPWM 信号を発生する段階
と、 (c18) 前記PWM 信号を電圧信号の形に変換して制御信号
として提供する段階を含む(c) 段階とを含むことを特徴
とするデータ検出方法。 - 【請求項１２】 前記制御信号に応じて前記サンプリン
グクロック信号の位相をシフトさせ、シフトされたサン
プリングクロック信号を前記(a) 段階にフィードバック
する(d) 段階をさらに含むことを特徴とする請求項１１
に記載のデータ検出方法。 - 【請求項１３】 前記(c) 段階は、 (c21) "+1"に対する最適検出点の第１基準レベル、"0”
に対する最適検出点の第２基準レベルと"-1"に対する最
適検出点の第３基準レベルを発生する段階と、 (c22) 所定の順序通り前記第１乃至第３基準レベルのう
ち１つが選択されるように制御する段階と、 (c23) 変化されたクロック信号に応じて決められた所定
数の最適検出点のうち一つの検出点から前記デジタルデ
ータのサンプリングされたデータを出力する段階と、 (c24) 前記サンプリングされたデータと前記(c21）段階
から選択された各基準レベルを比較して各差を出力する
段階と、 (c25) 前記各差のうち最小値を位相エラーとして出力す
る段階と、 (c26) 前記各差のうち最小値に対応する最適検出点の位
置情報を出力する段階と、 (c27) システムクロック信号を1/3n（ここで、ｎは整
数）に分周し、分周されたクロック信号を前記位置情報
に応じて位相をシフトして前記変化されたクロック信号
を発生する段階と、 (c28) 前記位相エラーに応じてPWM 信号を発生する段階
と、 (c29) 前記PWM 信号を電圧信号の形に変換して制御信号
として提供する段階とを含むことを特徴とする請求項１
１に記載のデータ検出方法。 - 【請求項１４】 前記(c) 段階は、 (c31) 入力されるシステムクロック信号を1/3n（ここ
で、ｎは整数）に分周し、分周されたクロック信号を出
力する段階と、 (c32) 前記分周されたクロック信号に応じて所定数の最
適検出点のうち一つの検出点から前記デジタルデータの
サンプリングされたデータを出力する段階と、 (c33) "+1"に対する最適検出点の第１基準レベル、"0”
に対する最適検出点の第２基準レベルと"-1"に対する最
適検出点の第３基準レベルを貯蔵しているメモリから所
定の順序通り前記第１乃至第３基準レベルを反復して読
出す段階と、 (c34) 前記サンプリングされたデータと前記(c33）段階
から読出される各基準レベルとを比較して各差を出力す
る段階と、 (c35) 前記各差のうち最小値を位相エラーとして出力す
る段階と、 (c36) 前記位相エラーに応じてPWM 信号を発生する段階
と、 (c37) 前記PWM 信号を電圧信号の形に変換して制御信号
として提供する段階とを含むことを特徴とする請求項１
１に記載のデータ検出方法。 - 【請求項１５】 前記(c) 段階は、 (c41) 変化されたクロック信号に応じて所定数の最適検
出点のうち一つの検出点から前記デジタルデータのサン
プリングされたデータを出力する段階と、 (c42) "+1"に対する最適検出点の第１基準レベル、"0”
に対する最適検出点の第２基準レベルと"-1"に対する最
適検出点の第３基準レベルを貯蔵しているメモリから所
定の順序通り前記第１乃至第３基準レベルを反復して読
出す段階と、 (c43) 前記サンプリングされたデータと前記(c42）段階
から読出される各基準レベルとを比較して各差を出力す
る段階と、 (c44) 前記各差のうち最小値を位相エラーとして出力す
る段階と、 (c45) 前記各差のうち最小値に対応する最適検出点の位
置情報を出力する段階と、 (c46) 前記システムクロック信号を1/3n（ここで、ｎは
整数）に分周し、分周されたクロック信号を前記位置情
報に応じて位相をシフトして前記変化されたクロック信
号を発生する段階と、 (c47) 前記位相エラーをPWM 信号に変換する段階と、 (c48) 前記PWM 信号を電圧信号の形に変換して制御信号
として提供する段階とを含むことを特徴とする請求項１
１に記載のデジタル検出方法。
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