CN112714085B - 判决反馈均衡电路 - Google Patents

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Abstract

本申请公开了一种判决反馈均衡电路。该判决反馈均衡电路包括：第一加法器电路，用于对采样数据、第一校正数据以及目标校正数据相加；第一采样器，用于通过第一时钟信号中的第一信号分量采样第一加法器输出的数据得到第一采样结果；第二加法器电路，用于对采样数据、第一校正数据以及目标校正数据相加；第二采样器，用于通过第一时钟信号中的第二信号分量采样第二加法器输出的数据得到第二采样结果；校正参数处理单元，用于通过第二时钟信号、第一采样结果以及第二采样结果确定目标校正数据。通过本申请，解决了相关技术中判决反馈均衡器中的TAP2路径的输出难以在时序约束下达到稳定值，导致消除码间干扰的效果不佳的问题。

Description

判决反馈均衡电路
技术领域
本申请涉及判决反馈均衡器技术领域，具体而言，涉及一种判决反馈均衡电路。
背景技术
在高速数据传输中，由于串扰、反射等非理想因素的存在，导致数据在高速传输过程中受到码间干扰(ISI，Inter-Symbol Interference)的影响。具体地，ISI的影响，除了包括相邻数据之间的相互影响，还包括相隔的数据之间的相互影响，相关技术中采用多TAP路径(用于校正高速传输的数据中先传输的数据对后传输的数据的影响的路径)的判决反馈均衡器去消除ISI影响。
需要说明的是，多TAP路径的判决反馈均衡器中每个TAP路径的时序约束对消除ISI影响很关键。具体地，在半数率判决反馈均衡器电路中，通过TAP路径输出的电位确定校正数据，从而消除码间干扰，但是，对于TAP2来说，由于TAP2的时序约束，以及TAP2所接的负载和电容的影响，TAP2在奇通路以及偶通路的采样器采样时很难恢复到一个稳定的电位，影响消除ISI的效果。
针对相关技术中判决反馈均衡器中的TAP2路径的输出难以在时序约束下达到稳定值，导致消除码间干扰的效果不佳的问题，目前尚未提出有效的解决方案。
发明内容
本申请提供一种判决反馈均衡电路，以解决相关技术中判决反馈均衡器中的TAP2路径的输出难以在时序约束下达到稳定值，导致消除码间干扰的效果不佳的问题。
根据本申请的一个方面，提供了一种判决反馈均衡电路。该判决反馈均衡电路包括：第一加法器电路，用于接收采样数据、第一校正数据以及校正参数处理单元输出的目标校正数据，并对接收的数据进行相加；第一采样器，与第一加法器连接，用于通过第一时钟信号中的第一信号分量对第一加法器输出的数据进行采样，得到当前采样周期的第一采样结果；第二加法器电路，用于接收采样数据、第一校正数据以及校正参数处理单元输出的目标校正数据，并对接收的数据进行相加；第二采样器，与第二加法器连接，用于通过第一时钟信号中的第二信号分量对第二加法器输出的数据进行采样，得到当前采样周期的第二采样结果，其中，第二信号分量与第一信号分量的信号变化方向相反；校正参数处理单元，分别与第一采样器以及第二采样器连接，用于通过第二时钟信号将第一采样结果或第二采样结果确定为目标校正值，并基于目标校正值确定目标校正数据，其中，第二时钟信号的时序提前于第一时钟信号，以使基于第一采样器和第二采样器采样到的数据中的目标校正数据的分量满足预设要求。
可选地，校正参数处理单元包括：第一数据选择器，用于通过第二时钟信号的电平信号选择第一采样结果或第二采样结果，并将选择的采样结果作为目标校正值；乘法器，与第一数据选择器连接，用于计算目标校正值和目标校正系数的乘积，得到目标校正数据。
可选地，判决反馈均衡电路还包括：自适应逻辑模块，分别与第一采样器以及第二采样器连接，用于接收第一采样结果与第二采样结果，并通过第一采样结果和第二采样结果确定目标校正系数。
可选地，判决反馈均衡电路还包括：时钟电路，用于发出第二时钟信号；第一缓冲器，与时钟电路连接，用于对第二时钟信号进行延迟，得到第一时钟信号。
可选地，判决反馈均衡电路还包括：时钟电路，用于发出时钟信号；第二缓冲器，与时钟电路连接，用于对时钟信号进行延迟，得到第二时钟信号；第三缓冲器，与第二缓冲器连接，用于对第二时钟信号进行延迟，得到第一时钟信号。
可选地，第一采样器用于通过第一时钟信号中的上升沿信号对第一加法器输出的数据进行采样，第二采样器用于通过第一时钟信号中的下降沿信号对第二加法器输出的数据进行采样；或，第一采样器用于通过第一时钟信号中的下降沿信号对第一加法器输出的数据进行采样，第二采样器用于通过第一时钟信号中的上升沿信号对第二加法器输出的数据进行采样。
可选地，目标校正数据用于校正采样数据中的每个数据对相隔的后一个数据的干扰。
可选地，第一校正数据用于校正采样数据中的每个数据对相邻的后一个数据的干扰，第一校正数据包括绝对值相同的第一子校正数据和第二子校正数据，判决反馈均衡电路还包括：第二数据选择器，输入端与第一加法器电路连接，输出端与第一采样器连接，用于接收第二采样器上一采样周期输出的第四采样结果，并通过第四采样结果将第一加法器电路输出的第一数据或第二数据确定为输入第一采样器的数据，其中，第一数据为第一加法器电路将采样数据、第一子校正数据以及目标校正数据相加得到的数据，第二数据为第一加法器电路将采样数据、第二子校正数据以及目标校正数据相加得到的数据；第三数据选择器，输入端与第二加法器电路连接，输出端与第二采样器连接，用于接收第一采样器上一采样周期输出的第三采样结果，并通过第三采样结果将第二加法器电路输出的第三数据或第四数据确定为输入第二采样器的数据，其中，第三数据为第二加法器电路将采样数据、第一子校正数据以及目标校正数据相加得到的数据，第四数据为第二加法器电路将采样数据、第二子校正数据以及目标校正数据相加得到的数据。
可选地，第一校正数据包括第二校正数据和第三校正数据，第二校正数据用于校正采样数据中的每个数据对相邻的后一个数据的干扰，第三校正数据用于校正采样数据中的每个数据对相隔N个数据后的一个数据的干扰，N为大于1的整数。
通过本申请，采用：第一加法器电路，用于接收采样数据、第一校正数据以及校正参数处理单元输出的目标校正数据，并对接收的数据进行相加；第一采样器，与第一加法器连接，用于通过第一时钟信号中的第一信号分量对第一加法器输出的数据进行采样，得到当前采样周期的第一采样结果；第二加法器电路，用于接收采样数据、第一校正数据以及校正参数处理单元输出的目标校正数据，并对接收的数据进行相加；第二采样器，与第二加法器连接，用于通过第一时钟信号中的第二信号分量对第二加法器输出的数据进行采样，得到当前采样周期的第二采样结果，其中，第二信号分量与第一信号分量的信号变化方向相反；校正参数处理单元，分别与第一采样器以及第二采样器连接，用于通过第二时钟信号将第一采样结果或第二采样结果确定为目标校正值，并基于目标校正值确定目标校正数据，其中，第二时钟信号的时序提前于第一时钟信号，以使基于第一采样器和第二采样器采样到的数据中的目标校正数据的分量满足预设要求，解决了相关技术中判决反馈均衡器中的TAP2路径的输出难以在时序约束下达到稳定值，导致消除码间干扰的效果不佳的问题。进而达到了提高消除码间干扰的准确度的效果。
附图说明
构成本申请的一部分的附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1是根据本申请实施例提供的判决反馈均衡电路的示意图；
图2是根据本申请实施例提供的判决反馈均衡器电路的第一时序图；
图3是根据本申请实施例提供的判决反馈均衡器电路的第二时序图；
图4是根据本申请实施例提供的判决反馈均衡电路中的校正参数处理单元的电路图；
图5是根据本申请实施例提供的可选的判决反馈均衡电路的示意图。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
为了便于描述，以下对本申请实施例涉及的部分名词或术语进行说明：
码间干扰：简称ISI，英文全称Inter-Symbol Interference，是指高速传播的信号间的相关干扰。
采样器：简称SA，英文全称Sampler Amplifier。
数据选择器：简称MUX，英文全称multiplexer。
自适应逻辑模块：英文全称adaption logic，用于在系统运行过程中，依靠不断采样控制信息，确定被控对象的当前实际工作状态，优化性能准则，产生自适应控制逻辑，从而实时调整控制器结构或参数。
根据本申请的实施例，提供了一种判决反馈均衡电路。
图1是根据本申请实施例的判决反馈均衡电路的流程图。如图1所示，该判决反馈均衡电路包括：
第一加法器电路，用于接收采样数据、第一校正数据以及校正参数处理单元输出的目标校正数据，并对接收的数据进行相加。
第一采样器，与第一加法器连接，用于通过第一时钟信号中的第一信号分量对第一加法器输出的数据进行采样，得到当前采样周期的第一采样结果。
第二加法器电路，用于接收采样数据、第一校正数据以及校正参数处理单元输出的目标校正数据，并对接收的数据进行相加。
第二采样器，与第二加法器连接，用于通过第一时钟信号中的第二信号分量对第二加法器输出的数据进行采样，得到当前采样周期的第二采样结果，其中，第二信号分量与第一信号分量的信号变化方向相反。
校正参数处理单元，分别与第一采样器以及第二采样器连接，用于通过第二时钟信号将第一采样结果或第二采样结果确定为目标校正值，并基于目标校正值确定目标校正数据，其中，第二时钟信号的时序提前于第一时钟信号，以使基于第一采样器和第二采样器采样到的数据中的目标校正数据的分量满足预设要求。
具体地，本申请实施例的判决反馈均衡电路为半速率判决反馈均衡电路，第一加法器电路和第一采样器可以为偶通路中的元器件，第二加法器电路和第二采样器可以为奇通路中的器件。其中，第一采样器用于通过第一时钟信号的第一信号分量ck对采样数据Din中的偶数序列的数据进行采样，第二采样器用于通过第一时钟信号的第二信号分量ckb对采样数据Din中的奇数序列的数据进行采样。
可选地，在本申请实施例提供的判决反馈均衡电路中，第一采样器用于通过第一时钟信号中的上升沿信号对第一加法器输出的数据进行采样，第二采样器用于通过第一时钟信号中的下降沿信号对第二加法器输出的数据进行采样；或，第一采样器用于通过第一时钟信号中的下降沿信号对第一加法器输出的数据进行采样，第二采样器用于通过第一时钟信号中的上升沿信号对第二加法器输出的数据进行采样。
例如，在第一加法器电路和第一采样器为偶通路中的元器件，第二加法器电路和第二采样器为奇通路中的器件的情况下，通过ck的上升沿信号(ckb的下降沿信号)采样偶数序列的数据，通过ck的下降沿信号(ckb的上升沿信号)采样奇数序列的数据。
需要说明的是，在采样高速传输的数据的过程中，前一个数据会对后一个数据的采样结果产生影响，前一个数据还会对相隔的数据的采样结果产生影响，例如，对相隔1个或多个数据的采样结果产生影响，也即，数据采样的过程中存在不同类型的码间干扰，本申请实施例可以采用多TAP路径来消除不同类型的码间干扰，其中，TAP1路径用于校正每个数据对相隔1个UI的数据的影响，TAP2路径用于校正每个数据对相隔2个UI的数据的影响，TAPn路径用于校正每个数据对相隔n个UI的数据的影响，1个UI是指采样时钟的1个高电平信号和1个低电平信号的时长的和。
具体地，在第一采样器前设置第一加法器电路，将采样数据Din、第一校正数据H1以及目标校正数据进行相加，以消除偶通路采样到的数据的码间干扰，在第二采样器前设置第二加法器电路，将采样数据Din、第一校正数据H1以及目标校正数据进行相加，以消除奇通路采样到的数据的码间干扰。
可选地，在本申请实施例提供的判决反馈均衡电路中，目标校正数据用于校正采样数据中的每个数据对相隔的后一个数据的干扰。
可选地，在本申请实施例提供的判决反馈均衡电路中，第一校正数据包括第二校正数据和第三校正数据，第二校正数据用于校正采样数据中的每个数据对相邻的后一个数据的干扰，第三校正数据用于校正采样数据中的每个数据对相隔N个数据后的一个数据的干扰，N为大于1的整数。
通过本申请实施例，消除了前一个数据对相邻的后一个数据、以及消除了前一个数据对相隔的数据的采样结果产生的不同类型的码间干扰。
需要说明的是，本申请实施例数据在奇、偶通路进行采样后，将第一校正数据、目标校正系数与输入数据进行叠加，进而消除码间干扰。在采用目标校正数据校正采样数据中的每个数据对相隔的后一个数据的干扰时，若通过第一时钟信号确定目标校正值，由于目标校正值为每个数据对相隔的后一个数据的影响幅值，在第一时钟信号从高电平翻转到低电平的情况下，存在目标校正值在第一采样电路以及第二采样电路进行数据采样时无法恢复到稳定的电位水平的情况，从而导致基于目标校正值得到的目标校正数据不准确，无法准确消除采样数据中的每个数据对相隔的后一个数据的干扰。
例如，如图2所示，对于TAP2路径来说，假设在t1时刻，TAP2需要恢复出数据1，而上一拍数据是0，那么在到达t2时刻时，TAP2所恢复的数据1的电位由T决定，T由TAP2接到加法器电路的负载和电容确定，如果T越小，那么在1个UI里，TAP2所恢复出的电位越稳定。但在高速信号传输过程中，由于TAP2的时序约束，1个UI通常很难优化到大于3T，从而导致TAP2在t2时刻很难恢复到一个稳定的电位，进而影响消除ISI的效果。
而本申请实施例中，校正参数处理单元通过第二时钟信号确定目标校正值，由于第二时钟信号的时序提前于第一时钟信号，可以提前释放目标校正值，使得目标校正值多稳定一段时间，从而使得基于目标校正值得到的目标校正数据更准确，以更准确的消除采样数据中的每个数据对相隔的后一个数据的干扰。
本申请实施例提供的判决反馈均衡电路，通过第一加法器电路，用于接收采样数据、第一校正数据以及校正参数处理单元输出的目标校正数据，并对接收的数据进行相加；第一采样器，与第一加法器连接，用于通过第一时钟信号中的第一信号分量对第一加法器输出的数据进行采样，得到当前采样周期的第一采样结果；第二加法器电路，用于接收采样数据、第一校正数据以及校正参数处理单元输出的目标校正数据，并对接收的数据进行相加；第二采样器，与第二加法器连接，用于通过第一时钟信号中的第二信号分量对第二加法器输出的数据进行采样，得到当前采样周期的第二采样结果，其中，第二信号分量与第一信号分量的信号变化方向相反；校正参数处理单元，分别与第一采样器以及第二采样器连接，用于通过第二时钟信号将第一采样结果或第二采样结果确定为目标校正值，并基于目标校正值确定目标校正数据，其中，第二时钟信号的时序提前于第一时钟信号，以使基于第一采样器和第二采样器采样到的数据中的目标校正数据的分量满足预设要求，解决了相关技术中判决反馈均衡器中的TAP2路径的输出难以在时序约束下达到稳定值，导致消除码间干扰的效果不佳的问题，进而达到了提高消除码间干扰的准确度的效果。
可选地，在本申请实施例提供的判决反馈均衡电路中，校正参数处理单元包括：第一数据选择器，用于通过第二时钟信号的电平信号选择第一采样结果或第二采样结果，并将选择的采样结果作为目标校正值；乘法器，与第一数据选择器连接，用于计算目标校正值和目标校正系数的乘积，得到目标校正数据。
具体地，校正参数处理单元为图1中的dfe_summer，在上一采样周期，第一采样器通过ck的上升沿信号采样数据得到第一采样结果even，第二采样器通过ck的下降沿信号采样数据得到第二采样结果odd，若第一数据选择器通过ck的低电平信号选择第一采样结果even作为目标校正值(影响幅值)，通过ck的高电平选择第二采样结果odd确定目标校正值。那么，ck在电平翻转的情况下，存在目标校正值难以在当前恢复数据结束前得到一个相对稳定电位的情况。
具体地，例如，当ck从高电平翻转到低电平的瞬间，even进入dfe_summer，通过差分与比较，并经过RC低通滤波，得到斜率缓慢变化的信号，如图2所示，第一采样结果even在前一个状态是0，当前状态是1，变成斜率缓慢上升的信号，基于目标校正值得到的目标校正数据与采样数据Din以及第一校正数据H1相加，输入第一采样器以及第二采样器，由于目标校正值变化缓慢，且U1比较短，第一采样器以及第二采样器在t2时刻对目标校正值1进行采样时，目标校正值无法恢复到相对稳定电位1，只能采集到0.8。
而在本申请实施方式中，第一数据选择器通过第二时钟信号的第一信号分量ck0的高电平信号选第二采样结果odd作为目标校正值，第一数据选择器通过第二时钟信号的第一信号分量ck0的低电平信号(第二时钟信号的第二信号分量ckb0的高电平信号)选第二采样结果作为odd目标校正值，由于ck0的时序提前于ck，目标校正数据提前释放，如此，第一采样器或第二采样器通过ck采集从TAP2反馈回来的目标校正数据，再通过第一加法器或第二加法器将目标校正数据与第一校正数据H1以及采样数据Din相加时，目标校正值可以恢复到稳定的电位，如图3所示，TAP2采用比ck快Δt的ck0恢复数据，留给TAP2用于稳定数据的时间变成了1UI+Δt，优化了TAP2对时序的约束，使得在第一采样器以及第二采样器通过ck对数据采样时，得到的目标校正数据更准确。
具体地，校正参数处理单元的具体电路结构如图4所示，其中，MOS管M41、M51、M61、M71构成的电路以及MOS管M42、M52、M62、M72构成的电路用于生成第一采样结果even的差分信号，MOS管M43、M53、M63、M73构成的电路以及MOS管M44、M54、M64、M74构成的电路用于生成第二采样结果old的差分信号，也即，上述电路构成了带有电平触发的选择器，实现了通过第二时钟信号高低电平触发选择第一采样结果even或第二采样结果old的功能。
其中，MOS管M1、M2、M3、单刀双掷开关SW1、SW2、SW3、SW4以及电阻R构成乘法器电路，其中M1可调，使得这一路的电流可配置，从而调整校正系数C0值的大小，SW1、SW2、SW3、SW4的打开与关断确定了TAP2输出的数据的符号。具体地，M1的电流值的大小和SW1、SW2、SW3、SW4的打开与关断方向，都是受自适应逻辑模块的逻辑控制的，乘法器电路输出带有符号位的校正系数C0与目标校正值(影响幅值)相乘得到的目标校正数据。
目标校正数据由目标校正值以及目标校正系数共同确定，可选地，在本申请实施例提供的判决反馈均衡电路中，判决反馈均衡电路还包括：自适应逻辑模块，分别与第一采样器以及第二采样器连接，用于接收第一采样结果与第二采样结果，并通过第一采样结果和第二采样结果确定目标校正系数。
需要说明的是，自适应逻辑模块可以确定各个TAP的校正系数，其中，校正系数不仅包括校正系数的数值，还包括正负号。
具体地，如图1所示，自适应逻辑模块为adaption logic，adaption logic确定TAP2的校正系数为C0。
为了保证第二时钟信号的时序提前于第一时钟信号，且第二时钟信号和第二时钟信号波形相同，可选地，在本申请实施例提供的判决反馈均衡电路中，判决反馈均衡电路还包括：时钟电路，用于发出第二时钟信号；第一缓冲器，与时钟电路连接，用于对第二时钟信号进行延迟，得到第一时钟信号。
具体地，时钟电路发出第二时钟信号，第二时钟信号由信号分量ck0和ckb0构成，第一缓冲器对第二时钟信号进行延迟，例如，延迟时间为Δt，得到第一时钟信号，第一时钟信号由信号分量ck和ckb构成。
还可以通过多个缓冲器实现信号的迟延，可选地，在本申请实施例提供的判决反馈均衡电路中，判决反馈均衡电路还包括：时钟电路，用于发出时钟信号；第二缓冲器，与时钟电路连接，用于对时钟信号进行延迟，得到第二时钟信号；第三缓冲器，与第二缓冲器连接，用于对第二时钟信号进行延迟，得到第一时钟信号。
具体地，如图1所示，时钟电路发出的时钟信号经过第二缓冲器的延迟，得到第二时钟信号，第二时钟信号由信号分量ck0和ckb0构成，第二时钟信号经过第三时钟信号的延迟，例如，延迟时间为Δt，得到第一时钟信号，第一时钟信号由信号分量ck和ckb构成。
需要说明的是，如果第二时钟信号的时序与第一时钟信号相比，提前的时间太长，会影响TAP1的时序要求，如果提前的时间太短，TAP 2输出的数据很难在第一采样器以及第二采样器采样数据时稳定下来。
因而，本申请实施例在保证TAP1的时序的情况下，设置合适的延迟时间Δt，使得TAP 2输出的目标校正值可以在第一采样器以及第二采样器采样数据时达到稳定状态。
在不考虑每个数据对相隔多个数据的采样结果的影响的情况下，可选地，在本申请实施例提供的判决反馈均衡电路中，第一校正数据用于校正采样数据中的每个数据对相邻的后一个数据的干扰，第一校正数据包括绝对值相同的第一子校正数据和第二子校正数据，判决反馈均衡电路还包括：第二数据选择器，输入端与第一加法器电路连接，输出端与第一采样器连接，用于接收第二采样器上一采样周期输出的第四采样结果，并通过第四采样结果将第一加法器电路输出的第一数据或第二数据确定为输入第一采样器的数据，其中，第一数据为第一加法器电路将采样数据、第一子校正数据以及目标校正数据相加得到的数据，第二数据为第一加法器电路将采样数据、第二子校正数据以及目标校正数据相加得到的数据；第三数据选择器，输入端与第二加法器电路连接，输出端与第二采样器连接，用于接收第一采样器上一采样周期输出的第三采样结果，并通过第三采样结果将第二加法器电路输出的第三数据或第四数据确定为输入第二采样器的数据，其中，第三数据为第二加法器电路将采样数据、第一子校正数据以及目标校正数据相加得到的数据，第四数据为第二加法器电路将采样数据、第二子校正数据以及目标校正数据相加得到的数据。
具体地，如图5所示，第一校正数据为H1，H1包括第一子校正数据+h1和第二子校正数据-h1，第一加法器和第一采样器为偶通路的器件，第一加法器将采样数据Din、第一子校正数据+h1以及目标校正数据(C0与TAP2输出的目标校正值的乘积)相加得到第一数据，将采样数据Din、第二子校正数据-h1以及目标校正数据相加得到第二数据，第一选择器根据第二采样器前一采样周期采样的数据是0还是1来确定将第一数据还是第二数据送入第一采样器，从而实现对校正后的偶通路的数据的采样。
第二加法器和第二采样器为奇通路的器件，第二加法器将采样数据Din、第一子校正数据+h1以及目标校正数据相加得到第三数据，将采样数据Din、第二子校正数据-h1以及目标校正数据相加得到第四数据，第二选择器根据第一采样器前一采样周期采样的数据是0还是1来确定将第三数据还是第四数据送入第二采样器，从而实现对校正后的奇通路的数据的采样。
通过本申请实施例，不仅消除了前一个数据对相隔的后一个数据的采样结果产生的干扰的，还消除了前一个数据对相邻的后一个数据的采样结果产生的干扰。
还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、商品或者设备中还存在另外的相同要素。
以上仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。

Claims (8)

1.一种判决反馈均衡电路，其特征在于，包括：
第一加法器，用于接收采样数据、第一校正数据以及校正参数处理单元输出的目标校正数据，并对接收的数据进行相加；
第一采样器，与所述第一加法器连接，用于通过第一时钟信号中的第一信号分量对所述第一加法器输出的数据进行采样，得到当前采样周期的第一采样结果；
第二加法器，用于接收所述采样数据、所述第一校正数据以及所述校正参数处理单元输出的所述目标校正数据，并对接收的数据进行相加；
第二采样器，与所述第二加法器连接，用于通过所述第一时钟信号中的第二信号分量对所述第二加法器输出的数据进行采样，得到当前采样周期的第二采样结果，其中，所述第二信号分量和所述第一信号分量的信号变化方向相反；
所述校正参数处理单元，分别与所述第一采样器以及所述第二采样器连接，用于通过第二时钟信号将所述第一采样结果或所述第二采样结果确定为目标校正值，并基于所述目标校正值确定所述目标校正数据，其中，所述第二时钟信号的时序提前于所述第一时钟信号，以使基于所述第一采样器和所述第二采样器采样到的数据中的所述目标校正数据的分量满足预设要求，所述第一校正数据包括第二校正数据和第三校正数据，所述第二校正数据用于校正采样数据中的每个数据对相邻的后一个数据的干扰，所述第三校正数据用于校正所述采样数据中的每个数据对相隔N个数据后的一个数据的干扰，N为大于1的整数。
2.根据权利要求1所述的判决反馈均衡电路，其特征在于，所述校正参数处理单元包括：
第一数据选择器，用于通过所述第二时钟信号的电平信号选择所述第一采样结果或所述第二采样结果，并将选择的采样结果作为所述目标校正值；
乘法器，与所述第一数据选择器连接，用于计算所述目标校正值和目标校正系数的乘积，得到所述目标校正数据。
3.根据权利要求2所述的判决反馈均衡电路，其特征在于，所述判决反馈均衡电路还包括：
自适应逻辑模块，分别与所述第一采样器以及所述第二采样器连接，用于接收所述第一采样结果与所述第二采样结果，并通过所述第一采样结果和所述第二采样结果确定所述目标校正系数。
4.根据权利要求1所述的判决反馈均衡电路，其特征在于，所述判决反馈均衡电路还包括：
时钟电路，用于发出所述第二时钟信号；
第一缓冲器，与所述时钟电路连接，用于对所述第二时钟信号进行延迟，得到所述第一时钟信号。
5.根据权利要求1所述的判决反馈均衡电路，其特征在于，所述判决反馈均衡电路还包括：
时钟电路，用于发出时钟信号；
第二缓冲器，与所述时钟电路连接，用于对所述时钟信号进行延迟，得到所述第二时钟信号；
第三缓冲器，与所述第二缓冲器连接，用于对所述第二时钟信号进行延迟，得到所述第一时钟信号。
6.根据权利要求1所述的判决反馈均衡电路，其特征在于，
所述第一采样器用于通过所述第一时钟信号中的上升沿信号对所述第一加法器输出的数据进行采样，所述第二采样器用于通过所述第一时钟信号中的下降沿信号对所述第二加法器输出的数据进行采样；
或，所述第一采样器用于通过所述第一时钟信号中的下降沿信号对所述第一加法器输出的数据进行采样，所述第二采样器用于通过所述第一时钟信号中的上升沿信号对所述第二加法器输出的数据进行采样。
7.根据权利要求1所述的判决反馈均衡电路，其特征在于，所述目标校正数据用于校正所述采样数据中的每个数据对相隔的后一个数据的干扰。
8.根据权利要求1所述的判决反馈均衡电路，其特征在于，所述第一校正数据用于校正所述采样数据中的每个数据对相邻的后一个数据的干扰，所述第一校正数据包括绝对值相同的第一子校正数据和第二子校正数据，所述判决反馈均衡电路还包括：
第二数据选择器，输入端与所述第一加法器连接，输出端与所述第一采样器连接，用于接收所述第二采样器上一采样周期输出的第四采样结果，并通过所述第四采样结果将所述第一加法器输出的第一数据或第二数据确定为输入所述第一采样器的数据，其中，所述第一数据为所述第一加法器将所述采样数据、所述第一子校正数据以及所述目标校正数据相加得到的数据，所述第二数据为所述第一加法器将所述采样数据、所述第二子校正数据以及所述目标校正数据相加得到的数据；
第三数据选择器，输入端与所述第二加法器连接，输出端与所述第二采样器连接，用于接收所述第一采样器上一采样周期输出的第三采样结果，并通过所述第三采样结果将所述第二加法器输出的第三数据或第四数据确定为输入所述第二采样器的数据，其中，所述第三数据为所述第二加法器将所述采样数据、所述第一子校正数据以及所述目标校正数据相加得到的数据，所述第四数据为所述第二加法器将所述采样数据、所述第二子校正数据以及所述目标校正数据相加得到的数据。
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