JP2023512736A - 判定帰還等化回路 - Google Patents

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Abstract

本願は判定帰還等化回路を開示する。該判定帰還等化回路は、サンプリングデータ、第１補正データ及び目標補正データを加算するように構成される第１加算器回路と、第１加算器回路により出力されるデータを第１クロック信号中の第１信号成分によってサンプリングして第１サンプリング結果を得るように構成される第１サンプラーと、サンプリングデータ、第１補正データ及び目標補正データを加算するように構成される第２加算器回路と、第２加算器回路により出力されるデータを第１クロック信号中の第２信号成分によってサンプリングして第２サンプリング結果を得るように構成される第２サンプラーと、第２クロック信号、第１サンプリング結果及び第２サンプリング結果によって目標補正データを決定するように構成される補正パラメータ処理ユニットと、を備える。【選択図】図１

Description

本願は、２０２０年１２月１１日に中国特許庁に提出された、出願番号が２０２０１１４６２８３２．７であり、出願の名称が「判定帰還等化回路」の中国特許出願の優先権を主張し、その全内容が引用により本願に組み込まれている。
本願は判定帰還等化器の技術分野に関し、具体的には、判定帰還等化回路に関する。
高速データ伝送では、クロストークや反射等の非理想的な要素が存在するため、データが高速伝送中に符号間干渉（ＩＳＩ、Ｉｎｔｅｒ－Ｓｙｍｂｏｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ）の影響を受ける。具体的には、ＩＳＩの影響は、隣接するデータ間の相互影響を含むだけでなく、離れたデータ間の相互影響をさらに含み、関連技術では、マルチＴＡＰパス（高速伝送されるデータのうち先に伝送されるデータが後で伝送されるデータに与える影響を補正するためのパス）の判定帰還等化器を用いてＩＳＩ影響を除去する。
なお、マルチＴＡＰパスの判定帰還等化器においてＩＳＩ除去に対する各ＴＡＰパスのタイミング制約の影響が非常に重要である。具体的には、ハーフレート判定帰還等化回路では、ＴＡＰパスから出力される電位によって補正データを決定し、それにより符号間干渉を除去し、しかしながら、ＴＡＰ２の場合、ＴＡＰ２のタイミング制約、及びＴＡＰ２に接続された負荷とコンデンサの影響のため、奇数チャネル及び偶数チャネルのサンプラーがサンプリングする時、ＴＡＰ２が安定した電位に回復することは非常に困難であり、ＩＳＩ除去の効果を損なってしまう。
関連技術の判定帰還等化器におけるＴＡＰ２パスの出力をタイミング制約下で安定値にすることが困難であるため、符号間干渉除去効果が低いという問題について、効果的な解決案は未だに提案されていない。
本発明の少なくともいくつかの実施例は、関連技術の判定帰還等化器におけるＴＡＰ２パスの出力をタイミング制約下で安定値にすることが困難であるため、符号間干渉除去効果が低いという問題を解決する判定帰還等化回路を提供する。
本発明の一実施例によれば、判定帰還等化回路を提供する。該判定帰還等化回路は、サンプリングデータ、第１補正データ及び補正パラメータ処理ユニットにより出力される目標補正データを受信し、受信したデータを加算するように構成される第１加算器回路と、第１加算器回路に接続され、第１加算器回路により出力されるデータを第１クロック信号中の第１信号成分によってサンプリングし、現在のサンプリング周期の第１サンプリング結果を得るように構成される第１サンプラーと、サンプリングデータ、第１補正データ及び補正パラメータ処理ユニットにより出力される目標補正データを受信し、受信したデータを加算するように構成される第２加算器回路と、第２加算器回路に接続され、第２加算器回路により出力されるデータを第１クロック信号中の第２信号成分によってサンプリングし、現在のサンプリング周期の第２サンプリング結果を得るように構成される第２サンプラーであって、第２信号成分と第１信号成分とは、信号変化方向が反対である第２サンプラーと、それぞれ第１サンプラー及び第２サンプラーに接続され、第２クロック信号によって第１サンプリング結果又は第２サンプリング結果を目標補正値として決定し、目標補正値に基づいて目標補正データを決定するように構成される補正パラメータ処理ユニットであって、第１サンプラー及び第２サンプラーに基づいてサンプリングされたデータ中の目標補正データの成分が所定要件を満たすように第２クロック信号のタイミングが第１クロック信号よりも早い補正パラメータ処理ユニットと、を備える。
好ましくは、補正パラメータ処理ユニットは、第２クロック信号のレベル信号によって第１サンプリング結果又は第２サンプリング結果を選択し、選択したサンプリング結果を目標補正値とするように構成される第１データセレクターと、第１データセレクターに接続され、目標補正値と目標補正係数との積を計算し、目標補正データを得るように構成される乗算器と、を備える。
好ましくは、判定帰還等化回路は、それぞれ第１サンプラー及び第２サンプラーに接続され、第１サンプリング結果と第２サンプリング結果を受信し、第１サンプリング結果と第２サンプリング結果によって目標補正係数を決定するように構成されるアダプティブロジックモジュールをさらに備える。
好ましくは、判定帰還等化回路は、第２クロック信号を送信するように構成されるクロック回路と、クロック回路に接続され、第２クロック信号を遅延させ、第１クロック信号を得るように構成される第１バッファと、をさらに備える。
好ましくは、判定帰還等化回路は、クロック信号を送信するように構成されるクロック回路と、クロック回路に接続され、クロック信号を遅延させ、第２クロック信号を得るように構成される第２バッファと、第２バッファに接続され、第２クロック信号を遅延させ、第１クロック信号を得るように構成される第３バッファと、をさらに備える。
好ましくは、第１サンプラーは、第１加算器回路により出力されるデータを第１クロック信号中の立ち上がりエッジ信号によってサンプリングすることに用いられ、第２サンプラーは、第２加算器回路により出力されるデータを第１クロック信号中の立ち下がりエッジ信号によってサンプリングすることに用いられ、又は、第１サンプラーは、第１加算器回路により出力されるデータを第１クロック信号中の立ち下がりエッジ信号によってサンプリングすることに用いられ、第２サンプラーは、第２加算器回路により出力されるデータを第１クロック信号中の立ち上がりエッジ信号によってサンプリングすることに用いられる。
好ましくは、目標補正データは、サンプリングデータ中の各データの、離れた後のデータに対する干渉を補正することに用いられる。
好ましくは、第１補正データは、サンプリングデータ中の各データの、隣接する後のデータに対する干渉を補正することに用いられ、第１補正データは絶対値が同じ第１サブ補正データ及び第２サブ補正データを含み、判定帰還等化回路は、入力端子が第１加算器回路に接続され、出力端子が第１サンプラーに接続され、第２サンプラーにより前のサンプリング周期に出力された第４サンプリング結果を受信し、第４サンプリング結果によって、第１加算器回路により出力される第１データ又は第２データを、第１サンプラーに入力されるデータとして決定するように構成される第２データセレクターであって、第１データは第１加算器回路がサンプリングデータ、第１サブ補正データ及び目標補正データを加算したデータであり、第２データは第１加算器回路がサンプリングデータ、第２サブ補正データ及び目標補正データを加算したデータである第２データセレクターと、入力端子が第２加算器回路に接続され、出力端子が第２サンプラーに接続され、第１サンプラーにより前のサンプリング周期に出力された第３サンプリング結果を受信し、第３サンプリング結果によって、第２加算器回路により出力される第３データ又は第４データを、第２サンプラーに入力されるデータとして決定するように構成される第３データセレクターであって、第３データは第２加算器回路がサンプリングデータ、第１サブ補正データ及び目標補正データを加算したデータであり、第４データは第２加算器回路がサンプリングデータ、第２サブ補正データ及び目標補正データを加算したデータである第３データセレクターと、をさらに備える。
好ましくは、第１補正データは第２補正データ及び第３補正データを含み、第２補正データは、サンプリングデータ中の各データの、隣接する後のデータに対する干渉を補正することに用いられ、第３補正データは、サンプリングデータ中の各データの、Ｎ個（Ｎは１よりも大きい整数）のデータ離れた後のデータに対する干渉を補正ことに用いられる。
本願によれば、第１加算器回路は、サンプリングデータ、第１補正データ及び補正パラメータ処理ユニットにより出力される目標補正データを受信し、受信したデータを加算するように構成され、第１サンプラーは、第１加算器回路に接続され、第１加算器回路により出力されるデータを第１クロック信号中の第１信号成分によってサンプリングし、現在のサンプリング周期の第１サンプリング結果を得るように構成され、第２加算器回路は、サンプリングデータ、第１補正データ及び補正パラメータ処理ユニットにより出力される目標補正データを受信し、受信したデータを加算するように構成され、第２サンプラーは、第２加算器回路に接続され、第２加算器回路により出力されるデータを第１クロック信号中の第２信号成分によってサンプリングし、現在のサンプリング周期の第２サンプリング結果を得るように構成され、第２信号成分と第１信号成分とは、信号変化方向が反対であり、補正パラメータ処理ユニットは、それぞれ第１サンプラー及び第２サンプラーに接続され、第２クロック信号によって第１サンプリング結果又は第２サンプリング結果を目標補正値として決定し、目標補正値に基づいて目標補正データを決定するように構成され、第１サンプラー及び第２サンプラーに基づいてサンプリングされたデータ中の目標補正データの成分が所定要件を満たすように第２クロック信号のタイミングが第１クロック信号よりも早く、それにより関連技術では判定帰還等化器におけるＴＡＰ２パスの出力をタイミング制約下で安定値にすることが困難であるため、符号間干渉除去効果が低いという問題を解決する。さらに符号間干渉除去精度を向上させる効果を達成する。
本願の一部を構成する図面は本願をさらに理解するためのものであり、本願の例示的な実施例及びその説明は本願を解釈するが、本願を限定するものではない。
本願の実施例に係る判定帰還等化回路の模式図である。 本願の実施例に係る判定帰還等化回路の第１タイミング図である。 本願の実施例に係る判定帰還等化回路の第２タイミング図である。 本願の実施例に係る判定帰還等化回路の補正パラメータ処理ユニットの回路図である。 本願の実施例に係る好ましい判定帰還等化回路の模式図である。
なお、矛盾しない限り、本願の実施例及び実施例の特徴を互いに組み合わせることができる。以下、図面及び実施例を参照しながら本願を詳しく説明する。
当業者が本願の技術案をよりよく理解するように、以下、本願の実施例の図面を参照しながら本願の実施例の技術案を明確かつ完全に説明し、説明される実施例は単に本願の一部の実施例であり、すべての実施例ではない。本願の実施例に基づいて、当業者が創造的な努力をせずに想到し得るほかの実施例はすべて、本願の保護範囲に属すべきである。
なお、本願の明細書、特許請求の範囲及び上記図面における「第１」、「第２」等の用語は類似する対象を区別することに用いられ、特定の順序や順番を示すものではない。ここで説明される本願の実施例を実施するように、このように使用されるデータは適切な場合、相互に交換できると理解すべきである。また、「備える」や「有する」のような用語及びそれらの任意の変形は、非排他的な包含をカバーすることを意図し、例えば、一連のステップ又はユニットを含むプロセス、方法、システム、製品又は装置は明確にリストされたそれらのステップ又はユニットに限定されず、明確にリストされていない又はこれらのプロセス、方法、製品又は装置に固有のほかのステップ又はユニットを含んでもよい。
説明の便宜上、以下、本願の実施例に係る名詞又は用語の一部を説明する。
符号間干渉は、略称がＩＳＩ、英語のフルネームがＩｎｔｅｒ－Ｓｙｍｂｏｌ Ｉｎｔｅｒｆｅｒｅｎｃｅであり、高速伝送される信号間の相互干渉である。
サンプラーは、略称がＳＡ、英語のフルネームがＳａｍｐｌｅｒ Ａｍｐｌｉｆｉｅｒである。
データセレクターは、略称がＭＵＸ、英語のフルネームがｍｕｌｔｉｐｌｅｘｅｒである。
アダプティブロジックモジュールは、英語のフルネームがａｄａｐｔｉｏｎ ｌｏｇｉｃであり、システム実行中、制御情報をサンプリングし続けることによって、制御対象の現在の実際動作状態を決定し、性能基準を最適化し、アダプティブコントロールロジックを生成し、それによりコントローラの構造又はパラメータをリアルタイムに調整するように構成される。
本願の実施例によれば、判定帰還等化回路を提供する。
図１は本願の実施例に係る判定帰還等化回路の模式図である。図１に示すように、該判定帰還等化回路は、
サンプリングデータ、第１補正データ及び補正パラメータ処理ユニットにより出力される目標補正データを受信し、受信したデータを加算するように構成される第１加算器回路と、
第１加算器回路に接続され、第１加算器回路により出力されるデータを第１クロック信号中の第１信号成分によってサンプリングし、現在のサンプリング周期の第１サンプリング結果を得るように構成される第１サンプラーと、
サンプリングデータ、第１補正データ及び補正パラメータ処理ユニットにより出力される目標補正データを受信し、受信したデータを加算するように構成される第２加算器回路と、
第２加算器回路に接続され、第２加算器回路により出力されるデータを第１クロック信号中の第２信号成分によってサンプリングし、現在のサンプリング周期の第２サンプリング結果を得るように構成される第２サンプラーであって、第２信号成分と第１信号成分とは、信号変化方向が反対である第２サンプラーと、
それぞれ第１サンプラー及び第２サンプラーに接続され、第２クロック信号によって第１サンプリング結果又は第２サンプリング結果を目標補正値として決定し、目標補正値に基づいて目標補正データを決定するように構成される補正パラメータ処理ユニットであって、第１サンプラー及び第２サンプラーに基づいてサンプリングされたデータ中の目標補正データの成分が所定要件を満たすように第２クロック信号のタイミングが第１クロック信号よりも早い補正パラメータ処理ユニットと、を備える。
具体的には、本願の実施例における判定帰還等化回路はハーフレート判定帰還等化回路であり、第１加算器回路及び第１サンプラーは偶数チャネルにおける部品、第２加算器回路及び第２サンプラーは奇数チャネルにおける部品であってもよい。第１サンプラーは、第１クロック信号の第１信号成分ｃｋによってサンプリングデータＤｉｎ中の偶数シーケンスのデータをサンプリングすることに用いられ、第２サンプラーは、第１クロック信号の第２信号成分ｃｋｂによってサンプリングデータＤｉｎ中の奇数シーケンスのデータをサンプリングすることに用いられる。
好ましくは、本願の実施例に係る判定帰還等化回路では、第１サンプラーは、第１加算器回路により出力されるデータを第１クロック信号中の立ち上がりエッジ信号によってサンプリングすることに用いられ、第２サンプラーは、第２加算器回路により出力されるデータを第１クロック信号中の立ち下がりエッジ信号によってサンプリングすることに用いられ、又は、第１サンプラーは、第１加算器回路により出力されるデータを第１クロック信号中の立ち下がりエッジ信号によってサンプリングすることに用いられ、第２サンプラーは、第２加算器回路により出力されるデータを第１クロック信号中の立ち上がりエッジ信号によってサンプリングすることに用いられる。
例えば、第１加算器回路及び第１サンプラーが偶数チャネルにおける部品、第２加算器回路及び第２サンプラーが奇数チャネルにおける部品である場合、ｃｋの立ち上がりエッジ信号（ｃｋｂの立ち下がりエッジ信号）によって偶数シーケンスのデータをサンプリングし、ｃｋの立ち下がりエッジ信号（ｃｋｂの立ち上がりエッジ信号）によって奇数シーケンスのデータをサンプリングする。
なお、高速伝送されるデータをサンプリングする過程で、前のデータが次のデータのサンプリング結果に影響を与え、前のデータがさらに離れたデータのサンプリング結果にも影響を与え、例えば、１つ又は複数のデータ離れたデータのサンプリング結果に影響を与え、即ち、データサンプリング過程には異なるタイプの符号間干渉が存在し、本願の実施例は、マルチＴＡＰパスを用いて異なるタイプの符号間干渉を除去でき、ＴＡＰ１パスは、１つのＵＩ離れたデータに対する各データの影響を補正することに用いられ、ＴＡＰ２パスは、２つのＵＩ離れたデータに対する各データの影響を補正することに用いられ、ＴＡＰｎパスは、Ｎ個のＵＩ離れたデータに対する各データの影響を補正することに用いられ、１つのＵＩとは、サンプリングクロックの１つの高レベル信号と１つの低レベル信号の時間の和である。
具体的には、第１サンプラーの前に第１加算器回路を設置し、サンプリングデータＤｉｎ、第１補正データＨ１及び目標補正データを加算して、偶数チャネルによりサンプリングされたデータの符号間干渉を除去し、第２サンプラーの前に第２加算器回路を設置し、サンプリングデータＤｉｎ、第１補正データＨ１及び目標補正データを加算して、奇数チャネルによりサンプリングされたデータの符号間干渉を除去する。
好ましくは、本願の実施例に係る判定帰還等化回路では、目標補正データは、サンプリングデータ中の各データの、離れた後のデータに対する干渉を補正することに用いられる。
好ましくは、本願の実施例に係る判定帰還等化回路では、第１補正データは第２補正データ及び第３補正データを含み、第２補正データは、サンプリングデータ中の各データの、隣接する後のデータに対する干渉を補正することに用いられ、第３補正データは、サンプリングデータ中の各データの、Ｎ個（Ｎは１よりも大きい整数）のデータ離れた後のデータに対する干渉を補正ことに用いられる。
本願の実施例によれば、前のデータの、隣接する後のデータに対する異なるタイプの符号間干渉を除去し、前のデータの、離れたデータのサンプリング結果に対する異なるタイプの符号間干渉を除去する。
なお、本願の実施例では、データを奇数、偶数チャネルでサンプリングした後、第１補正データ、目標補正係数及び入力データを重ね合わせて符号間干渉を除去する。目標補正データを用いて、サンプリングデータ中の各データの、離れた後のデータに対する干渉を補正する際に、第１クロック信号によって目標補正値を決定すると、目標補正値が各データの、離れた後のデータに対する影響振幅であるため、第１クロック信号が高レベルから低レベルに変化する場合に、目標補正値が第１サンプリング回路及び第２サンプリング回路によるデータサンプリング時に安定した電位レベルに回復できないことがあり、その結果、目標補正値に基づいて得られた目標補正データが不正確であり、サンプリングデータ中の各データの、離れた後のデータに対する干渉を正確に除去できない。
例えば、図２に示すように、ＴＡＰ２パスの場合、時刻ｔ１に、ＴＡＰ２がデータ１を回復する必要があり、前のデータが０であるとすると、時刻ｔ２になる際、ＴＡＰ２により回復されるデータ１の電位がτによって決定され、τは加算器回路に接続されたＴＡＰ２の負荷及びコンデンサによって決定され、τが小さいほど、１つのＵＩにおいて、ＴＡＰ２により回復される電位が安定する。しかし、信号高速伝送中、ＴＡＰ２のタイミング制約のため、通常、１つのＵＩで３τよりも大きく最適化することが非常に困難であり、その結果、ＴＡＰ２が時刻ｔ２に安定した電位に回復することが非常に困難であり、さらにＩＳＩ除去効果を損なってしまう。
本願の実施例では、補正パラメータ処理ユニットは第２クロック信号によって目標補正値を決定し、第２クロック信号のタイミングが第１クロック信号よりも早いため、目標補正値を前もってリリースでき、目標補正値をその分長く安定させ、それにより目標補正値に基づいて得られる目標補正データがさらに正確になり、サンプリングデータ中の各データの、離れた後のデータに対する干渉をより正確に除去できる。
本願の実施例に係る判定帰還等化回路によれば、第１加算器回路は、サンプリングデータ、第１補正データ及び補正パラメータ処理ユニットにより出力される目標補正データを受信し、受信したデータを加算するように構成され、第１サンプラーは、第１加算器回路に接続され、第１加算器回路により出力されるデータを第１クロック信号中の第１信号成分によってサンプリングし、現在のサンプリング周期の第１サンプリング結果を得るように構成され、第２加算器回路は、サンプリングデータ、第１補正データ及び補正パラメータ処理ユニットにより出力される目標補正データを受信し、受信したデータを加算するように構成され、第２サンプラーは、第２加算器回路に接続され、第２加算器回路により出力されるデータを第１クロック信号中の第２信号成分によってサンプリングし、現在のサンプリング周期の第２サンプリング結果を得るように構成され、第２信号成分と第１信号成分とは、信号変化方向が反対であり、補正パラメータ処理ユニットは、それぞれ第１サンプラー及び第２サンプラーに接続され、第２クロック信号によって第１サンプリング結果又は第２サンプリング結果を目標補正値として決定し、目標補正値に基づいて目標補正データを決定するように構成され、第１サンプラー及び第２サンプラーに基づいてサンプリングされたデータ中の目標補正データの成分が所定要件を満たすように第２クロック信号のタイミングが第１クロック信号よりも早く、それにより関連技術では判定帰還等化器におけるＴＡＰ２パスの出力をタイミング制約下で安定値にすることが困難であるため、符号間干渉除去効果が低いという問題を解決し、さらに符号間干渉除去精度を向上させる効果を達成する。
好ましくは、本願の実施例に係る判定帰還等化回路では、補正パラメータ処理ユニットは、第２クロック信号のレベル信号によって第１サンプリング結果又は第２サンプリング結果を選択し、選択したサンプリング結果を目標補正値とするように構成される第１データセレクターと、第１データセレクターに接続され、目標補正値と目標補正係数との積を計算し、目標補正データを得るように構成される乗算器と、を備える。
具体的には、補正パラメータ処理ユニットは図１中のｄｆｅ＿ｓｕｍｍｅｒであり、前のサンプリング周期において、第１サンプラーはｃｋの立ち上がりエッジ信号によってデータをサンプリングして第１サンプリング結果ｅｖｅｎを得て、第２サンプラーはｃｋの立ち下がりエッジ信号によってデータをサンプリングして第２サンプリング結果ｏｄｄを得て、第１データセレクターがｃｋの低レベル信号によって第１サンプリング結果ｅｖｅｎを目標補正値（影響振幅）として選択し、ｃｋの高レベルによって第２サンプリング結果ｏｄｄを選択して目標補正値を決定すると、ｃｋのレベルが変化する場合に、目標補正値が現在データ回復終了前に相対的に安定した電位を得ることが困難である。
具体的には、例えば、ｃｋが高レベルから低レベルに変化すると、ｅｖｅｎがｄｆｅ＿ｓｕｍｍｅｒに入り、差分と比較、及びＲＣローパスフィルタリングにより、勾配が徐々に変化する信号を得て、図２に示すように、第１サンプリング結果ｅｖｅｎは前の状態が０、現在の状態が１であり、勾配が徐々に上昇する信号になり、目標補正値に基づいて得られる目標補正データをサンプリングデータＤｉｎ及び第１補正データＨ１と加算し、第１サンプラー及び第２サンプラーに入力し、目標補正値が徐々に変化し、かつＵ１が短いため、第１サンプラー及び第２サンプラーが時刻ｔ２に目標補正値１をサンプリングする時、目標補正値が相対的に安定した電位１に回復できず、０．８まで収集するしかできない。
一方、本願の実施形態では、第１データセレクターは第２クロック信号の第１信号成分ｃｋ０の高レベル信号によって第２サンプリング結果ｏｄｄを目標補正値として選択し、第１データセレクターは第２クロック信号の第１信号成分ｃｋ０の低レベル信号（第２クロック信号の第２信号成分ｃｋｂ０の高レベル信号）によって第２サンプリング結果ｏｄｄを目標補正値として選択し、ｃｋ０のタイミングがｃｋよりも早いため、目標補正データが前もってリリースされ、このように、第１サンプラー又は第２サンプラーがＴＡＰ２から帰還された目標補正データをｃｋによって収集し、さらに第１加算器回路又は第２加算器回路によって目標補正データを第１補正データＨ１及びサンプリングデータＤｉｎと加算する時、目標補正値が安定した電位に回復でき、図３に示すように、ＴＡＰ２はｃｋよりもΔt早いｃｋ０を用いてデータを回復し、ＴＡＰ２がデータを安定させるための時間が１ＵＩ＋Δtになり、ＴＡＰ２によるタイミングの制約を最適化し、それにより第１サンプラー及び第２サンプラーがｃｋによってデータをサンプリングする時、得られる目標補正データがさらに正確になる。
具体的には、補正パラメータ処理ユニットの具体的な回路構造は図４に示され、ＭＯＳトランジスタＭ４１、Ｍ５１、Ｍ６１、Ｍ７１からなる回路及びＭＯＳトランジスタＭ４２、Ｍ５２、Ｍ６２、Ｍ７２からなる回路は、第１サンプリング結果ｅｖｅｎの差分信号を生成することに用いられ、ＭＯＳトランジスタＭ４３、Ｍ５３、Ｍ６３、Ｍ７３からなる回路及びＭＯＳトランジスタＭ４４、Ｍ５４、Ｍ６４、Ｍ７４からなる回路は、第２サンプリング結果ｏｄｄの差分信号を生成することに用いられ、即ち、上記回路はレベルトリガーを有するセレクターを構成し、第２クロック信号の高・低レベルによってトリガーされて第１サンプリング結果ｅｖｅｎ又は第２サンプリング結果ｏｄｄを選択する機能を実現する。
ＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、単極双投スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４及び抵抗器Ｒは乗算器回路を構成し、Ｍ１は調整可能であるので、その電流を設定可能にし、それにより補正係数Ｃ０値の大きさを調整し、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４のオンとオフはＴＡＰ２により出力されるデータの符号を決定する。具体的には、Ｍ１の電流値の大きさ及びＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４のオンとオフ方向はいずれも、アダプティブロジックモジュールのロジックにより制御され、乗算器回路は符号ビットを有する補正係数Ｃ０と目標補正値（影響振幅）とを乗算した目標補正データを出力する。
目標補正データは目標補正値及び目標補正係数により共同に決定され、好ましくは、本願の実施例に係る判定帰還等化回路では、判定帰還等化回路は、それぞれ第１サンプラー及び第２サンプラーに接続され、第１サンプリング結果と第２サンプリング結果を受信し、第１サンプリング結果と第２サンプリング結果によって目標補正係数を決定するように構成されるアダプティブロジックモジュールをさらに備える。
なお、アダプティブロジックモジュールは、各ＴＡＰの補正係数を決定でき、補正係数は補正係数の数値を含むだけでなく、正号・負号をさらに含む。
具体的には、図１に示すように、アダプティブロジックモジュールはａｄａｐｔｉｏｎ ｌｏｇｉｃであり、ａｄａｐｔｉｏｎ ｌｏｇｉｃはＴＡＰ２の補正係数をＣ０と決定する。
第２クロック信号のタイミングが第１クロック信号よりも早く、かつ第２クロック信号と第２クロック信号の波形が同じであることを確保するために、好ましくは、本願の実施例に係る判定帰還等化回路では、判定帰還等化回路は、第２クロック信号を送信するように構成されるクロック回路と、クロック回路に接続され、第２クロック信号を遅延させ、第１クロック信号を得るように構成される第１バッファと、をさらに備える。
具体的には、クロック回路は第２クロック信号を送信し、第２クロック信号は信号成分ｃｋ０及びｃｋｂ０からなり、第１バッファは第２クロック信号を遅延させ、例えば、遅延時間がΔtであり、第１クロック信号を得て、第１クロック信号は信号成分ｃｋ及びｃｋｂからなる。
さらに複数のバッファによって信号の遅延を実現でき、好ましくは、本願の実施例に係る判定帰還等化回路では、判定帰還等化回路は、クロック信号を送信するように構成されるクロック回路と、クロック回路に接続され、クロック信号を遅延させ、第２クロック信号を得るように構成される第２バッファと、第２バッファに接続され、第２クロック信号を遅延させ、第１クロック信号を得るように構成される第３バッファと、をさらに備える。
具体的には、図１に示すように、クロック回路が送信するクロック信号を第２バッファによって遅延させて第２クロック信号を得て、第２クロック信号は信号成分ｃｋ０及びｃｋｂ０からなり、第２クロック信号を第３クロック信号によって遅延させ、例えば、遅延時間がΔtであり、第１クロック信号を得て、第１クロック信号は信号成分ｃｋ及びｃｋｂからなる。
なお、第２クロック信号のタイミングが第１クロック信号よりも早すぎると、ＴＡＰ１のタイミング要求に悪影響を与える一方、十分に早くないと、ＴＡＰ２により出力されるデータが第１サンプラー及び第２サンプラーによるデータサンプリング時に安定することは非常に困難である。
従って、本願の実施例は、ＴＡＰ１のタイミングを確保するうえに、適切な遅延時間Δtを設定し、それによりＴＡＰ ２により出力される目標補正値が第１サンプラー及び第２サンプラーによるデータサンプリング時に安定状態に達することができる。
複数のデータ離れたサンプリング結果に対する各データの影響を考慮しない場合、好ましくは、本願の実施例に係る判定帰還等化回路では、第１補正データは、サンプリングデータ中の各データの、隣接する後のデータに対する干渉を補正することに用いられ、第１補正データは絶対値が同じ第１サブ補正データ及び第２サブ補正データを含み、判定帰還等化回路は、入力端子が第１加算器回路に接続され、出力端子が第１サンプラーに接続され、第２サンプラーにより前のサンプリング周期に出力された第４サンプリング結果を受信し、第４サンプリング結果によって、第１加算器回路により出力される第１データ又は第２データを、第１サンプラーに入力されるデータとして決定するように構成される第２データセレクターであって、第１データは第１加算器回路がサンプリングデータ、第１サブ補正データ及び目標補正データを加算したデータであり、第２データは第１加算器回路がサンプリングデータ、第２サブ補正データ及び目標補正データを加算したデータである第２データセレクターと、入力端子が第２加算器回路に接続され、出力端子が第２サンプラーに接続され、第１サンプラーにより前のサンプリング周期に出力された第３サンプリング結果を受信し、第３サンプリング結果によって、第２加算器回路により出力される第３データ又は第４データを、第２サンプラーに入力されるデータとして決定するように構成される第３データセレクターであって、第３データは第２加算器回路がサンプリングデータ、第１サブ補正データ及び目標補正データを加算したデータであり、第４データは第２加算器回路がサンプリングデータ、第２サブ補正データ及び目標補正データを加算したデータである第３データセレクターと、をさらに備える。
具体的には、図５に示すように、第１補正データはＨ１であり、Ｈ１は第１サブ補正データ＋ｈ１及び第２サブ補正データ－ｈ１を含み、第１加算器回路及び第１サンプラーは偶数チャネルの部品であり、第１加算器回路はサンプリングデータＤｉｎ、第１サブ補正データ＋ｈ１及び目標補正データ（Ｃ０とＴＡＰ２により出力される目標補正値との積）を加算して第１データを得て、サンプリングデータＤｉｎ、第２サブ補正データ－ｈ１及び目標補正データを加算して第２データを得て、第１セレクターは第２サンプラーが前のサンプリング周期にサンプリングしたデータが０であるか１であるかに応じて、第１データを第１サンプラーに送るか第２データを第１サンプラーに送るかを決定し、それにより補正後の偶数チャネルのデータのサンプリングを実現する。
第２加算器回路及び第２サンプラーは奇数チャネルの部品であり、第２加算器回路はサンプリングデータＤｉｎ、第１サブ補正データ＋ｈ１及び目標補正データを加算して第３データを得て、サンプリングデータＤｉｎ、第２サブ補正データ－ｈ１及び目標補正データを加算して第４データを得て、第２セレクターは第１サンプラーが前のサンプリング周期にサンプリングしたデータが０であるか１であるかに応じて、第３データを第２サンプラーに送るか第４データを第２サンプラーに送るかを決定し、それにより補正後の奇数チャネルのデータのサンプリングを実現する。
本願の実施例によれば、離れた後のデータのサンプリング結果に対する前のデータの干渉を除去するだけでなく、さらに隣接する後のデータのサンプリング結果に対する前のデータの干渉を除去する。
さらになお、「備える」、「含む」のような用語又はその任意のほかの変形は非排他的な包含をカバーすることを意図し、それにより一連の要素を含むプロセス、方法、商品又は装置はそれらの要素を含むだけでなく、明確にリストされていないほかの要素をさらに含んでもよく、又はこのようなプロセス、方法、商品又は装置に固有の要素をさらに含んでもよい。これ以上の制限がない場合、「１つの…を含む」により限定される要素は、要素を含むプロセス、方法、商品又は装置に別の同じ要素がさらに含まれることを除外しない。
以上、本願の実施例を説明したが、本願を限定するものではない。当業者であれば、本願に対して種々の変更や変化を行うことができる。本願の精神及び原理を逸脱せずに行われる変更、同等置換、改良等はすべて本願の特許請求の範囲に含まれる。
本発明の実施例に係る技術案は、判定帰還等化器の技術分野に適用できる。本発明の実施例では、判定帰還等化回路は、サンプリングデータ、第１補正データ及び補正パラメータ処理ユニットにより出力される目標補正データを受信し、受信したデータを加算するように構成される第１加算器回路と、第１加算器回路に接続され、第１加算器回路により出力されるデータを第１クロック信号中の第１信号成分によってサンプリングし、現在のサンプリング周期の第１サンプリング結果を得るように構成される第１サンプラーと、サンプリングデータ、第１補正データ及び補正パラメータ処理ユニットにより出力される目標補正データを受信し、受信したデータを加算するように構成される第２加算器回路と、第２加算器回路に接続され、第２加算器回路により出力されるデータを第１クロック信号中の第２信号成分によってサンプリングし、現在のサンプリング周期の第２サンプリング結果を得るように構成される第２サンプラーであって、第２信号成分と第１信号成分とは、信号変化方向が反対である第２サンプラーと、それぞれ第１サンプラー及び第２サンプラーに接続され、第２クロック信号によって第１サンプリング結果又は第２サンプリング結果を目標補正値として決定し、目標補正値に基づいて目標補正データを決定するように構成される補正パラメータ処理ユニットであって、第１サンプラー及び第２サンプラーに基づいてサンプリングされたデータ中の目標補正データの成分が所定要件を満たすように第２クロック信号のタイミングが第１クロック信号よりも早い補正パラメータ処理ユニットと、を備え、それにより、関連技術では判定帰還等化器におけるＴＡＰ２パスの出力をタイミング制約下で安定値にすることが困難であるため、符号間干渉除去効果が低いという問題を解決する。

Claims (9)

  1. 判定帰還等化回路であって、
    サンプリングデータ、第１補正データ及び補正パラメータ処理ユニットにより出力される目標補正データを受信し、受信したデータを加算するように構成される第１加算器回路と、
    前記第１加算器回路に接続され、前記第１加算器回路により出力されるデータを第１クロック信号中の第１信号成分によってサンプリングし、現在のサンプリング周期の第１サンプリング結果を得るように構成される第１サンプラーと、
    前記サンプリングデータ、前記第１補正データ及び前記補正パラメータ処理ユニットにより出力される前記目標補正データを受信し、受信したデータを加算するように構成される第２加算器回路と、
    前記第２加算器回路に接続され、前記第２加算器回路により出力されるデータを前記第１クロック信号中の第２信号成分によってサンプリングし、現在のサンプリング周期の第２サンプリング結果を得るように構成される第２サンプラーであって、前記第２信号成分と前記第１信号成分とは、信号変化方向が反対である第２サンプラーと、
    それぞれ前記第１サンプラー及び前記第２サンプラーに接続され、第２クロック信号によって前記第１サンプリング結果又は前記第２サンプリング結果を目標補正値として決定し、前記目標補正値に基づいて前記目標補正データを決定するように構成される前記補正パラメータ処理ユニットであって、前記第１サンプラー及び前記第２サンプラーに基づいてサンプリングされたデータ中の前記目標補正データの成分が所定要件を満たすように前記第２クロック信号のタイミングが前記第１クロック信号よりも早い前記補正パラメータ処理ユニットと、を備える、判定帰還等化回路。
  2. 前記補正パラメータ処理ユニットは、
    前記第２クロック信号のレベル信号によって前記第１サンプリング結果又は前記第２サンプリング結果を選択し、選択したサンプリング結果を前記目標補正値とするように構成される第１データセレクターと、
    前記第１データセレクターに接続され、前記目標補正値と目標補正係数との積を計算し、前記目標補正データを得るように構成される乗算器と、を備える、請求項１に記載の判定帰還等化回路。
  3. それぞれ前記第１サンプラー及び前記第２サンプラーに接続され、前記第１サンプリング結果及び前記第２サンプリング結果を受信し、前記第１サンプリング結果及び前記第２サンプリング結果によって前記目標補正係数を決定するように構成されるアダプティブロジックモジュールをさらに備える、請求項２に記載の判定帰還等化回路。
  4. 前記第２クロック信号を送信するように構成されるクロック回路と、
    前記クロック回路に接続され、前記第２クロック信号を遅延させ、前記第１クロック信号を得るように構成される第１バッファと、をさらに備える、請求項１に記載の判定帰還等化回路。
  5. クロック信号を送信するように構成されるクロック回路と、
    前記クロック回路に接続され、前記クロック信号を遅延させ、前記第２クロック信号を得るように構成される第２バッファと、
    前記第２バッファに接続され、前記第２クロック信号を遅延させ、前記第１クロック信号を得るように構成される第３バッファと、をさらに備える、請求項１に記載の判定帰還等化回路。
  6. 前記第１サンプラーは、前記第１加算器回路により出力されるデータを前記第１クロック信号中の立ち上がりエッジ信号によってサンプリングすることに用いられ、前記第２サンプラーは、前記第２加算器回路により出力されるデータを前記第１クロック信号中の立ち下がりエッジ信号によってサンプリングすることに用いられ、
    又は、前記第１サンプラーは、前記第１加算器回路により出力されるデータを前記第１クロック信号中の立ち下がりエッジ信号によってサンプリングすることに用いられ、前記第２サンプラーは、前記第２加算器回路により出力されるデータを前記第１クロック信号中の立ち上がりエッジ信号によってサンプリングすることに用いられる、請求項１に記載の判定帰還等化回路。
  7. 前記目標補正データは、前記サンプリングデータ中の各データの、離れた後のデータに対する干渉を補正することに用いられる、請求項１に記載の判定帰還等化回路。
  8. 前記第１補正データは、前記サンプリングデータ中の各データの、隣接する後のデータに対する干渉を補正することに用いられ、前記第１補正データは絶対値が同じ第１サブ補正データ及び第２サブ補正データを含み、前記判定帰還等化回路は、
    入力端子が前記第１加算器回路に接続され、出力端子が前記第１サンプラーに接続され、前記第２サンプラーにより前のサンプリング周期に出力された第４サンプリング結果を受信し、前記第４サンプリング結果によって、前記第１加算器回路により出力される第１データ又は第２データを、前記第１サンプラーに入力されるデータとして決定するように構成される第２データセレクターであって、前記第１データは前記第１加算器回路が前記サンプリングデータ、前記第１サブ補正データ及び前記目標補正データを加算したデータであり、前記第２データは前記第１加算器回路が前記サンプリングデータ、前記第２サブ補正データ及び前記目標補正データを加算したデータである第２データセレクターと、
    入力端子が前記第２加算器回路に接続され、出力端子が前記第２サンプラーに接続され、前記第１サンプラーにより前のサンプリング周期に出力された第３サンプリング結果を受信し、前記第３サンプリング結果によって、前記第２加算器回路により出力される第３データ又は第４データを、前記第２サンプラーに入力されるデータとして決定するように構成される第３データセレクターであって、前記第３データは前記第２加算器回路が前記サンプリングデータ、前記第１サブ補正データ及び前記目標補正データを加算したデータであり、前記第４データは前記第２加算器回路が前記サンプリングデータ、前記第２サブ補正データ及び前記目標補正データを加算したデータである第３データセレクターと、をさらに備える、請求項１に記載の判定帰還等化回路。
  9. 前記第１補正データは第２補正データ及び第３補正データを含み、前記第２補正データは、サンプリングデータ中の各データの、隣接する後のデータに対する干渉を補正することに用いられ、前記第３補正データは、前記サンプリングデータ中の各データの、Ｎ個（Ｎは１よりも大きい整数）のデータ離れた後のデータに対する干渉を補正することに用いられる、請求項１に記載の判定帰還等化回路。
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