JP2014023160A - クォーター・レート推論判定帰還型等化器 - Google Patents
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Abstract
【解決手段】入力データのシンボル間干渉(ISI)の低減に関係するタイミング制約を緩和するシステムであって、第1クロック・レートで入力データを受信し、入力データのシンボル間干渉(ISI)相殺値を加算して第1推論データを生成し、入力データからシンボル間干渉相殺値を減じて第2推論データを生成する推論アナログ回路と、推論アナログ回路に通信可能に接続され、第1クロック・レートの1/4である第2クロック・レートで、第1推論データおよび第2推論データをサンプリングし、シンボル間干渉の低減の実行に関係するタイミング制約を緩和するサンプリング回路と、を有する。
【選択図】図1
Description
これまでの一般的な説明および以下の詳細な説明の両方は、例として示すものであり、特許請求の範囲として記載される発明を限定するものではない。
(付記1)
入力データのシンボル間干渉(ISI)の低減に関係するタイミング制約を緩和するシステムであって、
第1クロック・レートで入力データを受信し、前記入力データのシンボル間干渉(ISI)相殺値を加算して第1推論データを生成し、前記入力データから前記シンボル間干渉相殺値を減じて第2推論データを生成する推論アナログ回路と、
前記推論アナログ回路に通信可能に接続され、前記第1クロック・レートの1/4である第2クロック・レートで、前記第1推論データおよび前記第2推論データをサンプリングし、前記シンボル間干渉の低減の実行に関係するタイミング制約を緩和するサンプリング回路と、を備えるシステム。
(付記2)
前記推論アナログ回路は、
前記第1推論データおよび前記第2推論データの少なくとも一方に第2シンボル間干渉相殺値を加算し、
前記第1推論データおよび前記第2推論データの少なくとも一方から前記第2シンボル間干渉相殺値を減じる付記1に記載のシステム。
(付記3)
前記タイミング制約は、4の因数で緩和される付記1に記載のシステム。
(付記4)
入力データの4つの連続した値は、前記第1推論データに関係し、入力データの前記4つの連続した値は、前記第2推論データに関係する付記1に記載のシステム。
(付記5)
前記サンプリング回路に通信可能に接続され、前の出力データに基づいて前記第1推論データまたは前記第2推論データを出力データとして選択し、前記タイミング制約に関係する時間期間内に前記第1推論データまたは前記第2推論データを出力データとして選択するデジタルフィルタを、さらに備える付記1に記載のシステム。
(付記6)
前記出力データは、前記入力データの4つの連続した値に関係する付記5に記載のシステム。
(付記7)
前記前の出力データは、前記入力データの1つまたはそれ以上の前の値に関係する付記5に記載のシステム。
(付記8)
前記第1推論データおよび前記第2推論データは、前記入力データの1つまたはそれ以上の前の値に基づく付記1に記載のシステム。
(付記9)
入力データのシンボル間干渉(ISI)の低減に関係するタイミング制約を増加する方法であって、
第1クロック・レートで受信した入力データに、シンボル間干渉(ISI)相殺値を加算して第1推論データを生成し、
前記入力データから前記シンボル間干渉相殺値を減じて第2推論データを生成し、
前記第1クロック・レートの1/4である第2クロック・レートで、前記第1推論データおよび前記第2推論データをサンプリングし、前記シンボル間干渉の低減の実行に関係するタイミング制約を緩和する、ことを備える方法。
(付記10)
前記第1推論データおよび前記第2推論データの少なくとも一方に第2シンボル間干渉相殺値を加算し、
前記第1推論データおよび前記第2推論データの少なくとも一方から前記第2シンボル間干渉相殺値を減じることを、さらに備える付記9に記載の方法。
(付記11)
前記タイミング制約は、4の因数で緩和される付記9に記載の方法。
(付記12)
入力データの4つの連続した値は、前記第1推論データに関係し、入力データの4つの連続した前記値は、前記第2推論データに関係する付記9に記載の方法。
(付記13)
前記タイミング制約に関係する時間期間内に、前の出力データに基づいて前記第1推論データまたは前記第2推論データを出力データとして選択することを、さらに備える付記9に記載の方法。
(付記14)
前記出力データは、前記入力データの4つの連続した値に関係する付記13に記載の方法。
(付記15)
前記前の出力データは、前記入力データの1つまたはそれ以上の前の値に関係する付記13に記載の方法。
(付記16)
前記第1推論データおよび前記第2推論データは、前記入力データの1つまたはそれ以上の前の値に基づく付記9に記載の方法。
(付記17)
入力データのシンボル間干渉(ISI)の低減に関係するタイミング制約を緩和する判定帰還型等化器回路であって、
第1クロック・レートで入力データを受信し、前記入力データのシンボル間干渉(ISI)相殺値を加算して第1推論データを生成し、前記入力データから前記シンボル間干渉相殺値を減じて第2推論データを生成する推論アナログ回路と、
前記推論アナログ回路に通信可能に接続され、前記第1クロック・レートの1/4である第2クロック・レートで、前記第1推論データおよび前記第2推論データをサンプリングし、前記シンボル間干渉の低減の実行に関係するタイミング制約が4の因数で緩和されるサンプリング回路と、
前記サンプリング回路に通信可能に接続され、前の出力データに基づいて前記第1推論データまたは前記第2推論データを出力データとして選択し、前記タイミング制約に関係する時間期間内に前記第1推論データまたは前記第2推論データを選択するデジタルフィルタと、備える判定帰還型等化器回路。
(付記18)
入力データの4つの連続した値は、前記第1推論データに関係し、入力データの前記4つの連続した値は、前記第2推論データに関係する付記17に記載の判定帰還型等化器回路。
(付記19)
前記出力データは、前記入力データの4つの連続した値に関係する付記17に記載の判定帰還型等化器回路。
(付記20)
前記前の出力データは、前記入力データの1つまたはそれ以上の前の値に関係す付記17に記載の判定帰還型等化器回路。
(付記21)
前記第1推論データおよび前記第2推論データは、前記入力データの1つまたはそれ以上の前の値に基づく付記17に記載の判定帰還型等化器回路。
Claims (10)
- 入力データのシンボル間干渉(ISI)の低減に関係するタイミング制約を緩和するシステムであって、
第1クロック・レートで入力データを受信し、前記入力データのシンボル間干渉(ISI)相殺値を加算して第1推論データを生成し、前記入力データから前記シンボル間干渉相殺値を減じて第2推論データを生成する推論アナログ回路と、
前記推論アナログ回路に通信可能に接続され、前記第1クロック・レートの1/4である第2クロック・レートで、前記第1推論データおよび前記第2推論データをサンプリングし、前記シンボル間干渉の低減の実行に関係するタイミング制約を緩和するサンプリング回路と、を備えるシステム。 - 前記推論アナログ回路は、
前記第1推論データおよび前記第2推論データの少なくとも一方に第2シンボル間干渉相殺値を加算し、
前記第1推論データおよび前記第2推論データの少なくとも一方から前記第2シンボル間干渉相殺値を減じる請求項1に記載のシステム。 - 前記タイミング制約は、4の因数で緩和される請求項1に記載のシステム。
- 入力データの4つの連続した値は、前記第1推論データに関係し、入力データの前記4つの連続した値は、前記第2推論データに関係する請求項1に記載のシステム。
- 前記サンプリング回路に通信可能に接続され、前の出力データに基づいて前記第1推論データまたは前記第2推論データを出力データとして選択し、前記タイミング制約に関係する時間期間内に前記第1推論データまたは前記第2推論データを出力データとして選択するデジタルフィルタを、さらに備える請求項1に記載のシステム。
- 前記出力データは、前記入力データの4つの連続した値に関係する請求項5に記載のシステム。
- 前記前の出力データは、前記入力データの1つまたはそれ以上の前の値に関係する請求項5に記載のシステム。
- 前記第1推論データおよび前記第2推論データは、前記入力データの1つまたはそれ以上の前の値に基づく請求項1に記載のシステム。
- 入力データのシンボル間干渉(ISI)の低減に関係するタイミング制約を増加する方法であって、
第1クロック・レートで受信した入力データに、シンボル間干渉(ISI)相殺値を加算して第1推論データを生成し、
前記入力データから前記シンボル間干渉相殺値を減じて第2推論データを生成し、
前記第1クロック・レートの1/4である第2クロック・レートで、前記第1推論データおよび前記第2推論データをサンプリングし、前記シンボル間干渉の低減の実行に関係するタイミング制約を緩和する、ことを備える方法。 - 入力データのシンボル間干渉(ISI)の低減に関係するタイミング制約を緩和する判定帰還型等化器回路であって、
第1クロック・レートで入力データを受信し、前記入力データのシンボル間干渉(ISI)相殺値を加算して第1推論データを生成し、前記入力データから前記シンボル間干渉相殺値を減じて第2推論データを生成する推論アナログ回路と、
前記推論アナログ回路に通信可能に接続され、前記第1クロック・レートの1/4である第2クロック・レートで、前記第1推論データおよび前記第2推論データをサンプリングし、前記シンボル間干渉の低減の実行に関係するタイミング制約が4の因数で緩和されるサンプリング回路と、
前記サンプリング回路に通信可能に接続され、前の出力データに基づいて前記第1推論データまたは前記第2推論データを出力データとして選択し、前記タイミング制約に関係する時間期間内に前記第1推論データまたは前記第2推論データを選択するデジタルフィルタと、備える判定帰還型等化器回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/554,763 US9106461B2 (en) | 2012-07-20 | 2012-07-20 | Quarter-rate speculative decision feedback equalizer |
US13/554,763 | 2012-07-20 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014023160A true JP2014023160A (ja) | 2014-02-03 |
JP6142706B2 JP6142706B2 (ja) | 2017-06-07 |
Family
ID=49946950
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013149416A Active JP6142706B2 (ja) | 2012-07-20 | 2013-07-18 | クォーター・レート推論判定帰還型等化器 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9106461B2 (ja) |
JP (1) | JP6142706B2 (ja) |
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US9106461B2 (en) | 2015-08-11 |
JP6142706B2 (ja) | 2017-06-07 |
US20140024327A1 (en) | 2014-01-23 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
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|
R150 | Certificate of patent or registration of utility model |
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