CN112868181B - 低延迟组合式时钟数据恢复逻辑网络及电荷泵电路 - Google Patents

Abstract

在所描述的方法和系统中，获得由根据采样时钟作用于所接收的输入信号的一个或多个采样器生成的数据判定结果序列和误差信号；将所述数据判定结果序列和误差信号施加至一组逻辑分支当中的每一个逻辑分支上，并且以响应方式从所述一组逻辑分支中选择一个逻辑分支，该逻辑分支响应于(i)从所述数据判定结果序列中检测出跃迁数据模式以及(ii)所述误差信号而被选择，所被选逻辑分支生成输出电流；以及将所述输出电流提供给本地振荡器控制器，该输出电流对经阻性元件流至电容器的电流进行灌流和吸流，以相对于与所述阻性元件连接的所述电容器的电压，调节所述比例控制电路的输入电压。

Description

低延迟组合式时钟数据恢复逻辑网络及电荷泵电路

相关申请的交叉引用

本申请要求申请号为62/684,051，申请日为2018年6月12日，名称为“低延迟组合式时钟数据恢复逻辑网络/电荷泵电路”的美国临时申请的权益，并将其全部内容援引于此，以供所有目的之用。

参考文献

以下在先申请的全部内容援引于此，以供所有目的之用：

申请号为15/582,545，申请日为2017年4月28日，发明人为Ali Hormati，RichardSimpson，名称为“采用判定反馈均衡的时钟数据恢复”的美国专利申请，下称《Hormati》；

申请号为15/881,509，申请日为2018年1月26日，发明人为Armin Tajalli，名称为“用于相位检测和相位插值的加权输出段的动态加权异或门”的美国专利申请，下称《Tajalli》。

背景技术

通信接收器通常从接收到的数据流中提取接收时钟信号。为了促进此类时钟数据恢复(CDR)操作，一些通信协议通过对通信信令施加约束来区分时钟相关信号分量和数据相关信号分量。类似地，为了提供促进时钟恢复的额外信息，一些通信接收器通过在所需最小限度之上对接收到的信号进行处理来检测数据。举例而言，所谓的双波特率接收采样器可以在所需数据接收速率的两倍之下测量接收信号电平，从而能够对与数据分量相应的接收信号电平和与信号时钟分量相关且在时间上发生偏移的接收信号跃迁进行独立检测。

然而，由于引入外部通信协议中的跃迁，所能实现的数据通信速率受到限制。类似地，由于接收采样速率高于发送数据速率，因此会显著增大接收器的功耗。

众所周知，本领域还存在数据依赖性接收均衡方法。此类时域导向型均衡方法一般着重于对接收信号所受符号间干扰(ISI)的影响进行补偿。导致此类ISI的原因在于，先前发送信号残留于通信传输介质内的电效应对当前符号间隔的幅度和时间造成的影响。举例而言，存在一项或多项阻抗异常的传输线路介质可能会导致信号反射。如此，当发送信号在介质内传播时，将因所述一项或多项阻抗异常而发生部分反射，而且此类反射信号将在稍后的某个时间以与正常传播信号叠加的形式到达接收器。

一种数据依赖性接收均衡方法为判定反馈均衡(DFE)。在DFE中，通过如下方式进行时域导向型均衡：先由接收器保持先前接收数据值的历史纪录；然后由传输线路模型对接收数据值历史纪录进行处理，以推测每一个历史数据值对当前接收信号的预期影响。所述传输线路模型既可预先算出，也可通过测量导出，还可通过试错方式生成，并且可涵盖一个或多个先前数据间隔的影响。针对所述一个或多个先前数据间隔预测出的影响程度统称DFE补偿量。在低数据速率或中等数据速率下，DFE补偿量可在下一数据采样值被检测出之前及时算出，以供施加，施加方式例如为在接收采样操作之前从接收数据信号中显式减除，或者为通过变更在接收数据采样器或比较器中作为接收数据信号比较对象的参考电平的方式实现的隐式减除。然而，在高数据速率下，先前数据比特的检测和DFE补偿量的计算可能无法在下一数据采样值被检测出之前及时完成，因此需要对推测数据值或可能数据值进行所谓的“展开式”DFE计算，而非对已知的先前数据值进行计算。举例而言，展开式DFE处理级可根据用于确定的数据比特的解析结果为“1”或“0”两种情形预测出两个不同的补偿值，而接收检测器同时根据此两预测结果进行采样(切片)操作，并将所得的多个结果一直保留至完成对前一单位间隔DFE判定的解析。

发明内容

在所描述的方法和系统中，从历史缓冲器和误差信号中获得数据判定结果序列，所述数据判定结果序列和误差信号由根据采样时钟作用于所接收的输入信号的一个或多个采样器生成；将所述数据判定结果序列和误差信号施加至一组逻辑分支当中的每一个逻辑分支上，并且以响应的方式从所述一组逻辑分支中选择一个逻辑分支，该逻辑分支响应于(i)从所述数据判定结果序列中检测出跃迁数据模式以及(ii)所述误差信号而被选择，所被选逻辑分支生成输出电流；以及将所述输出电流提供给本地振荡器控制器，以对比例控制电路的输入电压进行调节，所述输出电流对经阻性元件流至电容器的电流进行灌流和吸流，以相对于与所述阻性元件连接的所述电容器的电压，调节所述比例控制电路的输入电压。

附图说明

图1所示为根据一些实施方式用于在不同相位之间交换数据判定结果的多级推测式DFE采样装置。

图2为根据一些实施方式的CDR系统框图。

图3为根据一些实施方式利用逻辑门提供控制信号的组合式逻辑网络及电荷泵电路的电路示意图。

图4为根据一些实施方式的组合式逻辑网络及电荷泵电路的电路示意图。

图5A为根据一些实施方式的各种信号跃迁的眼图。

图5B为根据一些实施方式说明可如何根据例示跃迁数据模式分析推测式DFE采样值的眼图。

图6所示为可用于在波特率操作模式或双速操作模式下提供本地振荡器控制信号的多模式系统。

图7所示为双速系统中跃迁数据模式的波形。

图8所示为模拟锁相环滤波器实施方式。

图9所示为结合了模拟和数字元件的锁相环滤波器实施方式。

图10所示为一种实施方式中使用的电荷泵偏置电路。

具体实施方式

近年来，高速通信系统的信令速率已达每秒数吉比特，使得单个数据单位间隔以皮秒计。高速集成电路接收器的常规做法为，使每一数据线路端接(在完成放大和频率均衡等所有相关前端处理之后)于采样装置内。该采样装置同时在时间和幅度两个维度下进行测量。在一种例示实施方式中，该采样装置可由限制待测时间间隔的采样保持电路以及在下游判断该间隔内的信号大于或小于参考值(或者，在一些实施方式中，判断该信号是否处于参考值所设定的上下限内)的阈值检测器或数字比较器构成。或者，也可由确定信号幅度的数字比较器以及在选定时间点上对所述确定结果进行采集的下游钟控数字触发器构成。在其他实施方式中，还可采用响应时钟跃迁的发生而对输入信号的幅度状态进行采样的组合式时间及幅度采样电路。

由于上述生成输入测量值的接收器元件同时对时间和幅度的测量具有约束，因此下文将使用“采样装置”或更为简洁的“采样器”一词指代该装置，而非在本领域中可同等指代但在描述性方面有所欠缺的“切片器”一词。众所周知的接收器“眼图”以图形形式示出输入信号值，这些输入信号值或能或不能准确可靠地提供此类测量的结果，因此或能或不能指示采样器上所施加的时间和幅度测量窗口的许用边界。

时钟数据恢复

《Hormati》中所谓的时钟数据恢复(CDR)电路通过提取时间信息支持上述采样测量。举例而言，该电路从数据线路中的信号跃迁本身提取时间信息，并利用所提取的信息生成时钟信号，以控制数据线路采样装置所使用的时间间隔。实际的时钟提取操作可由锁相环(PLL)或延迟锁相环(DLL)等众所周知的电路实施。为了支持接收器的操作，此类电路还可在其运行过程中生成更高频率的内部时钟、多个时钟相位等。

在一些实施方式中，CDR包括两项相互关联的操作：生成与接收信号具有已知相位关系的本地时钟信号；从该本地时钟中获得正确定时的采样时钟。此类间接同步操作可在接收器操作速率与接收数据速率不同时使用，例如可在接收器采用两个操作速率均为接收数据速率一半的交替接收处理相位的情况下使用。此外，用作外部相位参考的信号与本地时钟之间的自然锁定相位关系可大幅异于所需采样时钟时间与所述本地时钟之间的相对关系，因此所生成的采样时钟具有预设相位偏移量。

CDR的关联步骤一般包括：识别合适的接收信号跃迁；将所述跃迁的时间与本地时钟信号相比较，以产生相位误差信号；利用该相位误差信号校正本地时钟信号；以及根据校正后的本地时钟信号，获得正确定时的采样时钟。

CDR系统可包括：相位检测器，用于将外部时间参考与本地时钟(如本身VCO输出的时钟，或根据VCO输出时钟获得的时钟)相比较，以产生相位误差信号；低通滤波器，用于通过将相位误差平滑化来生成VCO控制信号；以及压控振荡器(VCO)，用于在受控速率下产生连续时钟振荡。在一些实施方式中，所述VCO生成用于支持多个接收处理相位的多个时钟相位。在其他实施方式中，所述VCO在所需采样速率的倍数下工作，并通过数字时钟分频器生成所需的低速时钟。在其他实施方式中，所述锁相环或其一个或多个输出端内插入可调节相位插值器，以引入有助于接收数据采样的相位偏移。

判定反馈均衡

通过判定反馈均衡(DFE)补偿传输介质中的信号传播异常已成为数据通信接收器领域的一种普遍做法。DFE系统通过如下方式对接收信号进行时域导向型均衡：先由接收器保持先前接收数据值的历史纪录；然后由传输线路模型对所述历史数据值进行处理，以推测每一个历史数据值对当前接收信号的预期影响。所述传输线路模型既可预先算出，也可通过测量导出，还可通过试错方式生成，并且可涵盖一个或多个先前数据间隔的影响。针对所述一个或多个先前数据间隔预测出的影响程度统称DFE补偿量，该补偿量随后施加至接收信号，以促进当前单位间隔的检测。出于说明目的，这一计算过程可简单地描述为包括：将每一个先前单位间隔的数据值与预设缩放因子相乘；然后将所有表示先后相继的先前单位间隔影响的缩放后结果相加，以产生表示所有此类先前单位间隔的累计预测影响的复合DFE补偿值。

在一些接收器设计中，通过将所述DFE补偿值从当前接收信号输入中减去来产生更能准确表示接收数据值的校正后信号。所述减法运算可例如通过将接收信号和所述DFE补偿值施加在差分放大电路输入端的方法实现。在一种常见实施方式中，所述差分电路为数字比较器或组合式时间及幅度采样器的输入端，而该数字比较器或组合式时间及幅度采样器的输出为相对于具体推测式阈值电平的检测数据值。

本领域技术人员可意识到的是，按照上述方式生成的DFE补偿值只有在先前单位间隔的数据值检测完成后才能计算得出。因此，随着数据速率的增大，用于生成DFE补偿值的信息总会在达到某一点的时候变得无法及时施加至下一单位间隔采样。事实上，在当前实际使用的最高数据速率下，由于单个数据值的检测时间可对应于数个单位间隔的长度，因此先前数个单位间隔均可能发生这一状况，从而使得接收器必须将其检测操作流水线化或并行化。因此，针对一个或多个最近的单位间隔，在多种实施方式中，往往放弃这一“闭环”DFE法，而是采用以推测方式生成所述DFE补偿值的一个或多个元素的“开环式”(“环路展开式”)操作。在至少一种实施方式中，通过纳入多个数据检测采样器来扩展此类推测式DFE特性，其中，每一个采样器设置有与一个或多个先前单位间隔的可能检测数据值相关联的不同DFE补偿推测值。在此类实施方式中，通过对各种比较器输出(取决于不同的推测式DFE补偿值)进行预存，并在之后的时间点上选择待用于数据检测的预存输出，可以将对其中一个推测式DFE补偿值的选择推迟至当前单位间隔数据的检测完成之后。

在图1所示接收器实施方式中，生成一个推测式DFE电平，因此每一个处理切片器130和140内设置两个数据检测采样器(如131，133)，每一个采样器均调节至不同的推测式DFE校正阈值，即用于在先前数据判定结果为“1”时生成数据的正DFE校正阈值+vh1，以及用于在先前数据判定结果为“0”时生成数据的负DFE校正阈值-vh1。该实施方式还包含两个基本并行的接收处理切片器130，140，每一个该接收处理切片器均例如通过采样时钟相位ph000和ph180在交替的接收单位间隔内处理接收信号125。如图所示，多路复用器150和160将所述多个接收相位130和140提供的交替接收信号与时钟误差结果组合成全速串行结果。在其他实施方式中，为了实施上的方便性，所述结果可保留为更低速率的并行流。DFE 170和/或CDR 180可含有寄存器或存储阵列等数字存储元件，用于保存其操作所需的历史数据值和时钟误差结果。作为替代方案，可由历史缓冲器190接收数据判定结果序列(以及误差信号)。在此类实施方式中，历史缓冲器可将所述数据判定结果提供给DFE电路170，以供施加针对先前信令间隔的校正因子，而且该历史缓冲器可进一步将所述数据判定结果提供给CDR180，以供下文图3、图4、图6描述部分中所述的相位检测器中的模式检测之用。

表示一个或多个先前发送单位间隔的一系列可能检测数据结果的所述一组推测式DFE补偿值表示跨越接收信号幅度范围某一部分的一组测量电平。举例而言，先前连续发送的“0”(即“低电平”)信号可能会使针对采用推测式DFE补偿的下一接收器数据测量的预测结果为低阈值电平-vh1，而先前连续发送的“1”(即“高电平”)信号可能会使针对所述数据测量的预测结果为高阈值电平+vh1。因此，对于用于检测实际数据值的任何数据测量而言，所述多采样器接收器所实施的测量操作中使用的阈值均有可能对于相应间隔的实际信号而言过高或过低。在一些实施方式中，用于执行不与实际数据检测相关联的此类推测操作的采样器或比较器的测量操作可不用于确定接收数据值，而是用于获取与时钟恢复相关的新信息，以减小此类器件所导致的接收器功耗和复杂性的增大幅度。

此处，考虑由处理切片器140处理当前单位间隔内接收信号的情形。在时钟Ph180的控制下，采样器141和142采集接收信号125相对于推测式DFE阈值DFE3和DFE4的状态。当处理切片器130所解析的先前单位间隔的数据判定结果正确时，该数据判定结果可作为选择输入提供给数字多路复用器145，以对其中一个采样器结果142或144进行选择。类似地，数字多路复用器145输出的选定数据判定结果可作为选择输入提供给数字多路复用器135。

推测式DFE系统内的CDR

如《Hormati》中所述，在一些条件下，相位140的另一采样器采集的值可用于确定采样器时钟ph180相对于先前和当前单位间隔之间发生的接收信号跃迁的相位误差。在该例中，可利用[上一数据，当前数据，下一数据]结果的这一三元组数据模式，识别可供CDR使用的有用的采样器结果，而跃迁数据模式[1,0,0]表示得自采用推测式DFE校正值-vh1的推测式“低电平”切片器的时间信息，而跃迁数据模式[0,1,1]表示得自采用推测式DFE校正值+vh1的推测式“高电平”切片器的时间信息。从图2可以看出，被采样的信号跃迁165可与VCO240的时钟相位进行相位比较220，以产生误差信号，而且当该误差信号经有效跃迁数据模式确认为有效时，可用于对作为所有采样时钟来源的VCO相位和/或频率进行校正。在一些实施方式中，跃迁数据模式[1,0,0]和[0,1,1]因抖动原因而为优选跃迁数据模式。通过分析跃迁数据模式[1,0,0]和[0,1,1]，不但可以确保波形的平滑性，还可确保接收信号具有足够的稳定时间。如此，可以减小恢复后时钟的抖动。此外，通过改变推测式DFE校正值而使时钟相位线性平移，可以获得稳健度更高的DFE。此外，还可通过改进，使DFE具有更高的精确性。

高速误差计算

如《Hormati》中所述，时钟误差计算较为复杂：等待先前数据值解析完成；对接收数据序列进行模式匹配；实施实际相位比较；随后将结果转换成模拟误差信号。在许多情形中，此类复杂性使得误差计算无法由高速多相位采样器实施，只能由主接收器数据路径实施。在一种具体实施例中，得自两个处理相位的半速数据流组合成数据字后，由主接收器数据路径以四分之一或更低的接收时钟速率接收。类似地，CDR计算所需的冗余采样值也进行锁存，以供更慢的时钟域进行处理。然而，此类队列和交替处理元件的引入不可避免地导致闭合的时钟生成环路中产生延迟，从而导致环路带宽低于所期望的值，而且使得时钟的抗噪能力下降。

《Tajalli》中描述了一种适于在两个时钟相位之间进行线性插值的逻辑门实施方式，其中，典型CMOS异或(XOR)门的四个“分支”分别单独控制，以使得其操作分为四个阶段，每一个阶段输出单独控制的结果，且四个阶段输出不同的模拟电平。本实施方式通过纳入与相应跃迁数据模式(如[1,0,0]或[0,1,1])相关联的多组逻辑分支而在上述设计上进行扩展，所述跃迁数据模式提供用于跃迁检测的数据序列门控操作，其中，每组逻辑分支还通过相应的偏置元件与边沿比较相位检测相结合，所述偏置元件用于提供电荷泵输出作用，该作用可产生用于控制VCO的模拟误差输出。

如数字设计领域内广为人知的一样，通过简单扩展双输入逻辑门所用串联和并联晶体管设计来实现的高扇入CMOS逻辑门可导致响应时间缓慢以及输出信号完整性不足的问题。如图4所示，所得逻辑门的每一个分支具有五个串联晶体管，其中，三个串联晶体管用于检测跃迁数据模式，一个串联晶体管用于接收误差信号，一个串联晶体管例如通过Vbp或Vbn偏置，以通过纳入所结合的电荷泵功能来直接产生模拟控制信号。

图3相位比较器实施方式并不试图将所有逻辑操作结合于同一个串联晶体管与(AND)门结构内。相反，其通过两个简单的输入逻辑门将输入信号组合成控制信号，用于驱动图示异或门的三个串联晶体管。输入信号由当前接收数据比特d_now的值、先前接收数据比特d_old的值、下一接收数据比特d_next的值以及当前检测误差比特err_now的值(即同时以另一推测式DFE值以及成为d_now的采样值采样而得的值)构成。在该例的具体系统实施方式中，所有的数字信号均在多路复用器135和145的输出端以原本和互补两种形式可供使用，例如，互补且具有相等传播延迟的d_now+和d_now-这两种形式。如此，无需通过反相器提供互补信号。电压和/>为偏置电压，在一些实施方式中，此两偏置电压为允许设置的电压。输出电流Icp可直接施加至图2低通滤波器230上，以产生针对VCO 240的平滑化控制信号Error。在下文中，上述跃迁数据模式可对应于取值为[0,1,1]和[1,0,0]的输出d_old+，d_now+以及d_next+，而互补输入在通过使用逻辑门/分支检测此类跃迁数据模式时选择性地提供。以下，参考图3和图4，进一步详细描述此类构造。

如图3所示，所述组合逻辑网络包括两组逻辑分支，每组逻辑分支与相应跃迁数据模式相关联。具体而言，其中一组逻辑分支310用于检测跃迁数据模式[0,1,1]，另一组逻辑分支315用于检测跃迁数据模式[1,0,0]。每组逻辑分支进一步选择性地用于根据误差信号与当前数据判定结果之间的比较结果生成加泵(Pump Up)信号或减泵(Pump Down)信号。在一些实施方式中，所述加泵/减泵信号可提供给采用反相逻辑的VCO。相应地，加泵信号可降低采样时钟频率，而减泵信号可提高采样时钟频率。

图5A所示为根据一些实施方式的各种跃迁眼图的波形。图5B着重示出了起始点上data_old值为“1”的跃迁。通过分析标注为[1,0,0]的跃迁，可尤其看出，误差信号(由负推测式DFE校正信号-vh1生成)与数据判定结果(由正推测式DFE校正信号+vh1生成)之间的关系确定了采样时钟是否过早或过晚。由于图中误差信号直接叠于信号跃迁上，因此510中的一对采样值对应于锁定状况。然而，如果采样时钟过早(如505)，则数据判定结果d_now+＝“1”将与误差信号error_now+＝“0”不同。相应地，可通过生成控制信号来降低采样时钟频率。类似地，如果采样时钟过晚(如515)，则数据判定结果d_now+＝“1”将与误差信号error_now+＝“1”相同。相应地，可通过生成控制信号而提高采样时钟频率。

如图3所示，所述一组逻辑分支310包括含从与非门(NAND)311和312接收控制信号的PMOS晶体管的逻辑分支，所述与非门仅具有一个输入组合，用于提供能够启动所述低电平有效PMOS晶体管的逻辑“低电平”。当数据判定结果d_old+为“0”(因此，d_old-为“1”)且d_now+为“1”时，与非门412输出逻辑“0”，从而将所连PMOS晶体管接通。类似地，当d_next+为“1”且err_now+为“0”(因此，err_now-为“1”)，与非门311输出逻辑“0”，从而将所连PMOS晶体管接通。这一具体构造对应于误差信号err_now+与数据判定结果d_now+不同的情形，而且此类情形表示采样时钟过早。如此，由Vbp偏置的晶体管可通过与非门311和312选择性地启用，以提供加泵信号。当该加泵信号经反相逻辑提供给VCO时，使得采样时钟频率下降。

类似地，所述一组逻辑分支310包括含从或非门(NOR)313和314接收控制信号的NMOS晶体管的逻辑分支，所述或非门仅具有一个输入组合，用于提供能够启动所述高电平有效NMOS晶体管的逻辑“高电平”。当数据判定结果d_old+为“0”且d_now+为“1”(因此，d_now-为“0”)时，或非门314输出逻辑“1”，从而将所连NMOS晶体管接通。类似地，当d_next+为“1”(因此，d_next-为“0”)且err_now+为“1”(因此，err_now-为“0”)，或非门313输出逻辑“1”，从而将所连NMOS晶体管接通。这一具体构造对应于误差信号err_now+与当前数据判定结果d_now+相同的情形，而且此类情形表示采样时钟过晚。如此，由Vbn偏置的晶体管可通过或非门313和314选择性地启用，以提供减泵信号。当该减泵信号经反相逻辑提供给VCO时，使得采样时钟频率增大。用于检测跃迁数据模式[1,0,0]的所述一组逻辑分支315与此类似。

在与图1类似的一种系统实施方式中，图3的优化设计允许直接根据切片器130和140的数据判定结果和误差信号生成CDR反馈，从而显著增大PLL的有效带宽，并降低延迟。

图4所示另一相位比较器实施方式利用高扇入CMOS逻辑设计，在同一步骤内实施包括根据所述数据判定结果序列检测跃迁数据模式以及根据所述误差信号选择性地启用偏置元件在内的所有逻辑操作。其在功能上与图3相当，只不过在一些集成电路工艺中可能具有更大的传播延迟。

图4包括与图3类似的各组逻辑分支，但是图4中的逻辑分支包括具有逻辑与功能的串联晶体管，每一串联晶体管根据待检测的跃迁数据模式以及误差信号与当前数据判定结果的关系，具有反相或正相输入。如图所示，所述组合逻辑网络包括各组逻辑分支410和415。其中一组逻辑分支410包括用于检测跃迁数据模式[data_old+,data_now+,data_new+]＝[0,1,1]的逻辑分支，另一组逻辑分支415包括用于检测跃迁数据模式[data_old+,data_now+,data_new+]＝[1,0,0]的逻辑分支。

具体而言，所述一组逻辑分支410包括PMOS分支，该PMOS分支接收互补输入d_now-和d_next-，以使得当数据判定结果序列对应于[0,1,1]且error_now+为“0”时，由偏置的晶体管将用于产生加泵信号。如上所述，该加泵信号将降低采样时钟的频率，并对应于采样时钟过早的情形。所述一组逻辑分支410还包括用于检测与上述相同的跃迁数据模式的PMOS分支，当先前数据判定结果d_old与上述反相。当error_now+为“1”时，所述NMOS分支选择性地启用由/>偏置的晶体管，以生成减泵信号。如上所述，该减泵信号将提高VCO生成的采样时钟的频率。

用于检测跃迁数据模式[1,0,0]的一组逻辑分支415与上述类似，以用于根据误差信号与当前数据判定结果的比较结果，输出加泵或减泵信号。

视为DFE校正计算的一部分的接收数据采样值的数目可随不同实施方式的通信信道特性的不同而不同。在确定时钟误差值的有效性，或者在确定多个推测式数据采样值当中哪一值实际为正确值的时候，不同的实施方式还可采用以不同数目的接收数据值为对象的模式匹配。因此，上述示例中使用的具体模式的大小，或者对单个推测处理级的使用，不应视为限制。类似地，采用不同信号过滤构造(如此，即针对不同信号轨迹和采样点位置，产生不同的延迟关系)的实施方式在选择此类所期望的采样器结果时，可使用不同的历史数据值序列。[上一数据，当前数据，下一数据]等数据值三元组命名方式为出于描述简单性目的的随意命名方式，不构成任何限制。在如上所述保持接收数据值历史记录的实施方式中，此类序列可由[倒数第二历史数据值，上一历史数据值，当前数据值]等任何一组按序排列的历史值构成，其效果与上述等同。事实上，在至少一种实施方式中，采样器选择操作中使用的数据值序列，数据检测操作所选用的预存采样器值以及与CDR相位更新相关的操作所选用的预存采样器值均表示早于当前时刻的先前接收单位间隔。

在一些系统实施方式中，接收数据信号和/或潜在的时钟误差值采集于历史缓冲器190中，该历史缓冲器可例如由分别与用于提供所需历史值的各接收相位实例相关联的数字锁存器构成。在其他实施方式中，此类存储操作例如为实施于数据缓冲器、存储器或移位寄存器中的集中式存储。在一些实施方式中，所述集中式存储可与DFE校正计算操作相关联和/或共处一处。在一些实施方式中，所述历史缓冲器包括分别用于单独保持数据判定结果和误差信号的缓冲器元件。

多模式操作

虽然上文主要集中于将推测式DFE校正采样值用作误差信号的情形，但是需要注意的是，还可使用其他生成数据采样值和边沿采样值的手段。例如，在至少一种实施方式中，可在双采样模式下生成数据判定结果序列和误差信号，在该情形中，可由例如工作于采样时钟相位000下的一个处理切片器生成数据判定结果，并由例如工作于采样时钟相位180下的另一处理切片器生成边沿采样值。在此类双速方案中，可以选择性地调节所述组合逻辑的输入。具体而言，如图6所示，对于所述一组逻辑分支310，可例如分别通过多路复用器602和604选择性地将逻辑门312的输入与“1”连接，并选择性地将逻辑门314的输入与“0”连接，所述多路复用器从模式选择电路615接收控制信号。类似地，在所述一组逻辑分支315中，可例如分别通过多路复用器606和608选择性地将逻辑门317的输入与“0”连接，并选择性地将逻辑门319的输入与“1”连接。在该情形中，所述一组逻辑分支310用于检测跃迁数据模式[d_old+＝0,d_next+＝1]，而所述一组逻辑分支315用于检测跃迁数据模式[d_old+＝1,d_next+＝0]。err_now+信号为边沿采样值，该值与d_next+信号比较，以生成用于提高或降低采样时钟频率的控制信号。上述[0,1]和[1,0]跃迁数据模式见图7。如图7所示，对于[0,1]跃迁数据模式，err_now+等于d_old+＝“0”表示采样时钟过早，而error_now+等于d_next+＝“1”则表示采样时钟过晚。类似地，对于[1,0]跃迁数据模式，err_now+等于d_old+＝“1”表示采样时钟过早，而error_now+等于d_next+＝“0”则表示采样时钟过晚。在一些实施方式中，可以利用图6所示模式选择电路615，在双速系统模式下，通过选择性地控制与逻辑门312，314，317，319的输入相连接的多路复用器而将这些输入连接至图6所示电平，或者在波特率系统模式下，将各开关选择性地设置为将d_now+和d_now-的关联逻辑门输入与d_now+和d_now-的关联逻辑门输入相连接。

环路滤波器方面的考量

作为本领域众所周知的一点，锁相环滤波器传递函数的极点和零点的数目和位置对环路最终的稳定性和响应性具有显著影响。在一些如图2所示的锁相环实施方式中，通过以如图8所示的低通滤波器810将Icp(如上所述)的递变式加泵/减泵脉冲处理成用于调节VCO频率的平滑控制信号。在其他实施方式中，可通过双极或更多极的滤波器在增大环路增益的同时不损害其稳定性，从而提高环路的控制带宽。如图所示，本地振荡器控制器810用于从组合式PD/PI/CPC接收输出电流Icp，并用于调节比例控制电路的输入电压819，所述输出电流通过对经阻性元件811流至电容器812电流施加灌流或吸流作用来调节电容器812的输入电压819。

在一些实施方式中，可能需要其中一个滤波器时间常数远大于其他滤波器时间常数，以例如以稳定的频率在时钟误差采样值之间的间隙内提供更长的“续流(FreeWheeling)”时钟输出间隔。在此类情形中，在大小两种时间常数所致结果对总VCO控制信号产生的相对影响的控制方面，可能需要施加比电路800更大的控制程度。在实施方式820中，通过以具有与由含R1 822和电容器823的电阻器/电容器网络构成的滤波器关联的第一时间常数的滤波器调节比例控制电路输入端的第一电压826，并以具有含R2 824和电容器825的电阻器/电容器网络的第二时间常数的滤波器调节积分控制电路输入端的第二电压827的方式，对上述模拟滤波器进行改进。在一些实施方式中，R1<<R2，而且与R2相关联的RC时间常数远大于与R1相关联的RC时间常数。由于R1<<R2，因此所述电荷泵的输出电流Icp将主要流过R1。电容器823的电压基于输出电流Icp达到平衡，而且如电压826的波形所示，输出电流Icp响应过早或过晚指示票而生成的脉冲在R1上形成相对于电容器823电压Vcap的电压脉冲ΔV。ΔV的值可通过包括输出电流Icp和电阻器R1大小在内的多种因素确定。所述电压脉冲对用于生成比例控制信号(以下，结合比例控制电路891进行描述)的所述比例控制电路的输入电压进行调节。当电容器823的电压Vcap变化时，输出电流Icp的一部分可流过R2，从而使得电容器825的电压发生变化。其中，电容器825的电压可能因RC时间常数较大而变化的速度较小。如图所示，电容器825的电压作为输入电压827提供给积分控制电路892，而电压826作为输入电压提供给比例控制电路891。随后，所述比例控制信号和积分控制信号可在求和电路850中例如以模拟电流求和的方式进行求和操作，以生成总的本地振荡器控制信号829。在一些实施方式中，求和元件850通过分别对比例控制信号826和积分控制信号827进行加权来生成本地振荡器控制信号829。举例而言，输入信号827所产生的作用可以为输入信号826所产生作用的九倍。在此类实施方式中，所述积分控制信号可通过施加相对较大的权重而使得VCO频率发生缓慢的大幅变化(由于需要对随使时间推移产生的过早/过晚指示票进行累加积分操作)，以使得VCO实现频率锁定。与此同时，所述比例控制信号可使得VCO发生相对较小的频率变化，以实现对VCO与接收数据间相位偏移的校正。除此之外，还可分别通过所述比例控制信号和积分控制信号的增益，对所述本地振荡器控制信号的总增益KVCO进行控制。在图8中进一步详细示出的求和元件850的一种实施方式中，输入信号826和827分别对由稳压电源电压Vreg供电的PMOS晶体管891和892进行控制，以产生电流，而这些电流通过在负载电阻器893处进行求和而获得本地振荡器控制信号829。上述晶体管891～892的1倍与9倍关系仅为一种具体实施方式，不应视为构成限制。所述1倍和9倍输入权重可例如通过调节PMOS晶体管的尺寸获得。仍以上述为例，可将与输入电压827关联的积分控制电路892的对应晶体管的尺寸设置为与输入电压826关联的比例控制电路891的相应单位尺寸晶体管的九倍(或者由九个单位尺寸晶体管的实例构成)。本领域中存在的公知求和电路如与本例示实施方式等效，则可互换使用。

当时间常数差异更大时，可能难以通过模拟集成电路实施方式实现更大的时间常数。在此类情形中，可以利用数字环路滤波器生成部分或所有所需的环路控制信号。数字滤波器中的存储元件以寄存器中存储的数字值代替模拟滤波器中的电容器电压，并通过由该数字值控制的数模转换器(DAC)获得模拟输出结果。数字滤波器输入中发生的递变式“加泵”和“减泵”变化可使得存储寄存器的值以固定或预设量递增或递减。此类方法不应视为构成限制，任何其他已知的等效数字滤波器方法均可应用于此。

全数字环路滤波器的一项已知限制为，其离散时间采样特性可导致固有延迟，该固有延迟可在锁相环中表现为非所需的时钟抖动。在图9所示混合式环路滤波器中，图3或图6实施方式的低固有延迟电路通过电阻器922和电容器923构成的模拟环路滤波器，对所述比例控制电路的输入电压进行调节，其中，所述积分控制电路的输入电压既可仅由数字环路滤波器提供，也可由模拟滤波器和数字滤波器组合提供。

在实施方式900中，输出电流Icp通过对流经阻性元件922的电流进行灌流和吸流来调节比例控制电路908的输入电压901。此外，输出电流Icp可提供为数字滤波器904的输入，以相应地调节(如渐次增大或减小)数字计数器、寄存器或存储器的值，从而实现对电容器923电压907进行设置的数字结果控制DAC 905。放大器915可用作防止电流流至电压由DAC 905设置的电容器923的缓冲元件。在图9中，电容器923的电压可直接作为积分控制电路908的输入电压。如以上对图8中850的描述，比例控制电路908和积分控制电路909可分别施加权重，而且其输出相互组合以生成所述本地振荡器控制信号。在一些实施方式中，可以省略放大器915，同时可将电阻器922直接连接至电容器923。

虽然图9简例将Icp示为数字滤波器904的控制输入，但是在替代实施方式中，输入图3或图6的数字误差信号由所述数字滤波器逻辑直接接收，并可产生同等效果。

在另一实施方式中，数字滤波器906可进一步包括启动或初始化逻辑，该逻辑在正常操作开始之前，将其输出预先设定为预定义或预设值，或者通过调节其输出来获得所需的PLL输出频率，从而最大程度地缩短环路启动时间，或者降低环路在错误的初始频率下发生错误或虚假的环路伪锁定的可能性。

在此类实施方式950中，820的电路通过纳入数字控制器910的方式放大，该数字控制器驱动DAC 906，并产生用于对分别经开关911和912连接于所述比例控制电路和积分控制电路的电压956和957进行设置的输出。在一些实施方式中，电压956和957可同等设置，但是在替代实施方式中，电压956和957可分别独立设置。在一种操作方案中，所述数字控制器在启动或初始化过程中启用所述DAC输出，以例如确保所述PLL在正确频率下或其附近启动。在另一操作方案中，所述DAC在正常操作期间持续地对所述组合相位误差值做出较小的贡献，以表示900中相对较大的时间常数结果，或者表示偏移信号或偏置信号。

图10所示为一种实施方式中的偏置电路，该偏置电路用于确保所述相位检测器电荷泵输出至所述低通滤波器的加泵和减泵电流为平衡电流。在该有源电荷泵中，数字脉冲Pun和Pdp控制针对输出Vctl的加泵和减泵操作。与此同时，如以上对图3、图4及图6的描述，差分输入/差分输出放大器1001利用复制滤波元件1003/1004以及复制电荷泵输出fib生成对分别在所述加泵和减泵操作过程中产生的电流进行控制的输出Vbp和Vbn。由于该复制电荷泵中的加泵和减泵分支持续启用，因此比较器1001将对差分输出电压Vbp和Vbn进行调节，以使得复制滤波器的结果Vcap与复制电荷泵的输出fib相匹配，从而同时实现有源电荷泵结果Vctl的平衡。

Claims (20)

1.一种时钟数据恢复方法，其特征在于，包括：

从历史缓冲器和误差信号中获得数据判定结果序列，其中，所述数据判定结果序列和所述误差信号由根据采样时钟作用于所接收的输入信号的一个或多个采样器生成；

将所述数据判定结果序列和所述误差信号施加至一组逻辑分支当中的每一个逻辑分支，并且以响应方式从所述一组逻辑分支中选择一个逻辑分支，其中，所述逻辑分支响应于（i）从所述数据判定结果序列中检测出跃迁数据模式以及（ii）所述误差信号而被选择，所选择的逻辑分支生成输出电流；以及

将所述输出电流提供给本地振荡器控制器，以对比例控制电路的输入电压进行调节，其中，所述输出电流对经阻性元件流至电容器的电流进行灌流和吸流，以相对于与所述阻性元件连接的所述电容器的电压，调节所述比例控制电路的输入电压。

2.如权利要求1所述的方法，其特征在于，还包括调节积分控制电路的输入电压。

3.如权利要求2所述的方法，其特征在于，调节所述积分控制电路的所述输入电压包括：对经第二阻性元件流至第二电容器的所述输出电流的一部分进行灌流和吸流。

4.如权利要求3所述的方法，其特征在于，所述积分控制电路的所述输入电压响应于与所述阻性元件连接的所述电容器的所述电压的变化来进行调节。

5.如权利要求2所述的方法，其特征在于，调节所述积分控制电路的所述输入电压包括：利用数模转换器来生成模拟电压。

6.如权利要求5所述的方法，其特征在于，所述模拟电压是通过在多位寄存器内累计误差信号的方式生成的。

7.如权利要求1所述的方法，其特征在于，所述数据判定结果序列和所述误差信号经所述逻辑分支中的各组串联连接晶体管施加至每一个逻辑分支。

8.如权利要求1所述的方法，其特征在于，所述数据判定结果序列和所述误差信号从向所接收的输入信号施加推测式DFE校正值的采样器中获得。

9.如权利要求1所述的方法，其特征在于，所接收的输入信号对应于多输入比较器的输出。

10.如权利要求1所述的方法，其特征在于，所接收的输入信号对应于多个数据相位当中的一个数据相位。

11.一种时钟数据恢复装置，其特征在于，包括：

一个或多个采样器，用于根据采样时钟作用于所接收的输入信号，其中，所述一个或多个采样器还用于生成从历史缓冲器和误差信号中获得的数据判定结果序列，

一组逻辑分支，其中，每一个逻辑分支接收所述数据判定结果序列和所述误差信号，所述一组逻辑分支中的每一个逻辑分支均用于根据所述数据判定结果序列和所述误差信号并且响应于（i）从所述数据判定结果序列中检测出跃迁数据模式以及（ii）所述误差信号而被选择，被选择的逻辑分支用于生成输出电流；以及

本地振荡器控制器，用于接收所述输出电流并且调节比例控制电路的输入电压，其中，所述输出电流对经阻性元件流至电容器的电流进行灌流和吸流，以用来相对于与所述阻性元件连接的所述电容器的电压，调节所述比例控制电路的输入电压。

12.如权利要求11所述的装置，其特征在于，还包括积分控制电路，其中，所述本地振荡器控制器用于调节所述积分控制电路的输入电压。

13.如权利要求12所述的装置，其特征在于，所述本地振荡器控制器用于对经第二阻性元件流至第二电容器的所述输出电流的一部分进行灌流和吸流来调节所述积分控制电路的所述输入电压。

14.如权利要求13所述的装置，其特征在于，所述积分控制电路的所述输入电压响应于与所述阻性元件连接的所述电容器的所述电压的变化来进行调节。

15.如权利要求12所述的装置，其特征在于，所述本地振荡器控制器包括数模转换器，其中，所述数模转换器用于调节所述积分控制电路的所述输入电压。

16.如权利要求15所述的装置，其特征在于，所述数模转换器包括多位寄存器，其中，所述多位寄存器用于通过累计误差信号来调节所述积分控制电路的所述输入电压。

17.如权利要求11所述的装置，其特征在于，每一个逻辑分支包括用于接收所述数据判定结果序列和所述误差信号的相应的一组串联连接晶体管。

18.如权利要求11所述的装置，其特征在于，所述一个或多个采样器用于向所接收的输入信号施加推测式DFE校正值。

19.如权利要求11所述的装置，其特征在于，还包括用于生成所接收的输入信号的多输入比较器。

20.如权利要求11所述的装置，其特征在于，所接收的输入信号对应于多个数据相位当中的一个数据相位。