WO2017175365A1 - 電気信号伝送装置 - Google Patents

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WO2017175365A1
WO2017175365A1 PCT/JP2016/061472 JP2016061472W WO2017175365A1 WO 2017175365 A1 WO2017175365 A1 WO 2017175365A1 JP 2016061472 W JP2016061472 W JP 2016061472W WO 2017175365 A1 WO2017175365 A1 WO 2017175365A1
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崇泰 乗松
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株式会社日立製作所
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Definitions

  • the present invention relates to a receiver for high-speed wired transmission and a semiconductor integrated circuit usable for the receiver, and more particularly to a technique for correcting a signal error.
  • the data transition pattern is increased as compared with the NRZ modulation signal. For this reason, a phenomenon in which the EYE width becomes narrower in a data transition pattern that was not a problem in NRZ can be seen. For example, the time required for the transition from -1 ⁇ + 1 is different from the time required for the transition from -3 ⁇ + 3, and the latter increases the transition time as the voltage changes more. For this reason, the EYE width tends to be narrow in a data pattern that takes time for data transition.
  • an object of the present invention is to suppress EYE width reduction due to a transition time change caused by a data pattern.
  • the present invention has the following features.
  • the present invention relates to a receiver having a data pattern correction means that can suppress the reduction of the EYE width even if the transition time differs depending on the input data pattern.
  • the transition time differs depending on the data input pattern and the EYE width is reduced. Conversely, it can be said that there is a pattern of how easily the data is erroneous depending on the data pattern. For example, if the data capture timing is delayed when data transitions from -3 to +3, the data is incorrect, such as -1 to +3. That is, it is uniformly determined how likely to be mistaken depending on the data pattern and the data capture timing. Therefore, it is possible to correct to correct data by extracting a data pattern based on received data with a mistake and adding a correction signal to the received signal according to the phase at that time.
  • EYE width reduction due to the data pattern can be suppressed, and the bit error rate can be suppressed.
  • substrate is shown.
  • An electric signal transmission device when a repeater is used between a plurality of substrates is shown.
  • the electric signal transmission apparatus when a repeater is mounted in a connector is shown.
  • the transceiver for multi-value transmission used in an electric signal transmission device is shown.
  • a waveform obtained by passing a raised cosine filter through a PAM-4 signal is shown.
  • the state of data error when the phase of the data sampling clock is delayed is shown.
  • a state of data error when the phase of the data sampling clock advances is shown.
  • 1 shows a receiver according to a first embodiment of this patent. 1 shows a phase comparator in a first embodiment.
  • the data pattern filter in a 1st Example is shown.
  • 2 shows a DFE with correction in the first embodiment.
  • FIG. 10 is a diagram illustrating a configuration of a receiver according to Embodiment 3.
  • FIG. 1 shows one form of wired transmission, showing an example of wired transmission on the same substrate.
  • a substrate 101 is equipped with a signal processing ASIC 102 having a waveform equalization function, a communication ASIC 103 having a waveform equalization function, and a connector 104.
  • the ASIC 102 and the ASIC 103 communicate with each other, and the ASIC 103 communicates with another device through the connector 104. Communicate.
  • FIG. 2 shows an example in which the communication shown in FIG. 1 is not performed on the same board but between different boards via a transmission line, and a repeater is mounted on each board.
  • the substrate 201 on which the signal processing ASIC 204 and the repeater 205 are mounted and the transmission path 202 are connected via a connector 208
  • the substrate 203 on which the transmission path 202, the repeater 206, the communication ASIC 207 and the connector 210 are mounted is a connector. 209 is connected.
  • the transmission path 202 may be a substrate or a cable. Similar to the signal flow in FIG. 1, the signal processing ASIC 204 communicates with another device connected to the end of the connector 210 through the communication ASIC 207.
  • a signal output from the ASIC 204 is relayed by the repeater 205, passes through the connector 208, the transmission path 202, and the connector 209, further relayed by the repeater 206, sent to the communication ASIC 207, and transmitted to an external device through the connector 210. Is done. Conversely, the signal received by the ASIC 207 from the external device through the connector 210 is sent to the repeater 206 and relayed, passes through the connector 209, the transmission path 202 and the connector 208, relayed by the repeater 205, and received by the ASIC 204.
  • FIG. 3 shows an example in which the repeaters 205 and 206 in FIG. 2 are mounted in the connectors 304 and 305.
  • FIG. 4 shows only the transmitter and receiver that perform waveform equalization of the ASIC 102, ASIC 103, ASIC 204, repeater 205, repeater 206, and ASIC 206 shown in FIGS.
  • a schematic diagram is shown in which a signal is transmitted from the semiconductor 401 and the semiconductor 403 receives the signal through the transmission path 402.
  • the transmitter 404 in the semiconductor 401 includes an FFE (Feed Forward Equalizer) 409, a multiplexer 407, and a PLL (Phase Locked Loop) 408.
  • FFE Field Forward Equalizer
  • PLL Phase Locked Loop
  • the receiver 405 in the semiconductor 403 includes a CTLE (Continuous Time Linear Equalizer) 410, an ADC (Analog Data Digital Converter) 411, a DFE (Decision Feedback Digital Equalizer) 412, a PLL 413, and a CDR (Clock Data Recovery) 414.
  • CTLE Continuous Time Linear Equalizer
  • ADC Analog Data Digital Converter
  • DFE Decision Feedback Digital Equalizer
  • PLL Phase Lock Data Recovery
  • the transmitter 404 receives the data signal 421 from the signal processing unit 406, and the data signal 421 that has been transmitted in parallel is converted into serial transmission by the multiplexer 407 in synchronization with the clock 422 from the PLL 408 and transmitted.
  • the data signal 423 output from the multiplexer 407 is waveform-equalized so as to reduce the gain on the low frequency side in the FFE 409, and the output signal 424 is output to the transmission line 402.
  • a signal 425 that has passed through the transmission path 402 is transmitted to the receiving unit 405 in the semiconductor 403.
  • the data signal 424 output from the transmitter 404 is attenuated through the transmission line 402, the high frequency side is amplified and equalized by the CTLE 410, and the equalized signal 426 is output to the ADC 411.
  • the signal 426 amplified by the CTLE 410 is sampled in synchronization with the clock 430 obtained by adjusting the phase of the output clock 429 of the PLL 413 by the CDR 414 and converted into a digital signal 427.
  • the output 427 of the ADC 411 is output to the DFE 412.
  • the output 427 of the ADC 411 is filtered so that the low frequency side is attenuated and the high frequency side is amplified.
  • PAM-4 it is determined to be four values.
  • the receiver output data 428 determined to be four values is input to the signal processing unit 415 and the CDR 414.
  • the CDR 414 adjusts the phase of the PLL output clock 429 from the ADC output data 427 and the DFE output data 428 so that the data can be taken in when EYE is most open.
  • the signal processing unit 415 sends the receiver output data 428 to the transmitter, which is transmitted from the transmitter to the transmission path, and the data signal is relayed.
  • the conventional transceiver used also for the NRZ signal described in FIG. 4 has three equalizers, FFE, CTLE, and DFE, which are effective for ISI but have a data transition time. It cannot be corrected for EYE width reduction due to differences.
  • the EYE width reduction according to the data transition time will be described with reference to FIG.
  • Fig. 5 shows the EYE waveform of a 56 Gbps PAM-4 signal after passing through a raised cosine filter with a roll-off of 0.5 and a bandwidth of 22 GHz.
  • the signal is higher than the determination threshold value 501, the signal is determined to be +3. If the signal is between the determination threshold value 501 and the determination threshold value 502, the signal is determined to be +1, and the signal is determined to be the determination threshold value 502. If it is between 503, the signal is determined to be -1, and if the signal is lower than the determination threshold value 503, the signal is determined to be -3.
  • the range where the signal does not pass on the judgment threshold values 501, 502 and 503 is called the EYE width. As can be seen from FIG.
  • the EYE width is determined by the upper EYE width 505 and the lower EYE width 506.
  • 506 is determined by the data transition time of -3 ⁇ + 3 and + 3 ⁇ -3.
  • the EYE width is narrowed by about 15 ps even under conditions where the band is limited to frequencies above the Nyquist frequency and there is almost no effect from ISI.
  • the EYE width of the multi-value signal of PAM becomes narrower depending on the data pattern with respect to the NRZ signal.
  • Fig. 6 shows an example of PAM-4 when the phase is delayed.
  • the data is determined to be +3 if it is above the threshold value 607, is determined to be +1 if it is between the threshold value 608 and the threshold value 607, and is determined to be -1 if it is between the threshold value 609 and the threshold value 608. If it is below, it shall be judged as -3.
  • the data sampling timing is ideal, the data is determined to be +1 at the previous data sampling timing 601, -3 at the previous data sampling timing 602, and +3 at the current data sampling timing 603.
  • the previous value is sampled by the amount of delay.
  • the data is +1 at the previous data sampling timing 604, -1 at the previous data sampling timing 605, and +1 at the current data sampling timing 606, and the data sampling timing 603 and the data sampling timing 606 are determined.
  • the data is mistaken for + 3 ⁇ + 1.
  • the correction 611 is added with the same polarity as the value change direction 610, the original data can be corrected. Since the data pattern to be detected changes due to the influence of the previous data when the phase is delayed, basically, it is only necessary to detect the data to be corrected and several previous data strings.
  • Fig. 7 shows an example of PAM-4 when the phase is advanced.
  • the data is determined to be +3 if it is above the threshold value 707, is determined to be +1 if it is between the threshold value 708 and the threshold value 707, and is determined to be -1 if it is between the threshold value 709 and the threshold value 708. If it is below, it shall be judged as -3.
  • the data sampling timing is ideal, the data is determined to be +3 at the current data sampling timing 701, -3 at the next data sampling timing 702, and +3 at the second data sampling timing 703.
  • the later value is sampled by the amount advanced.
  • the data is determined to be +1 at the current data sampling timing 704, -1 at the next data sampling timing 705, and +1 at the second data sampling timing 706, and the data sampling timing 701 and the data sampling timing 703 are determined.
  • the data is mistaken for + 3 ⁇ + 1.
  • it is possible to correct the original data by adding the correction 711 with the polarity opposite to the value changing direction 710.
  • the polarity of the correction is opposite to that in the case where the phase in FIG. 6 is delayed, it is necessary to detect the phase advance and delay.
  • the data pattern to be detected changes due to the influence of subsequent data when the phase advances, basically, it is only necessary to detect data to be corrected and several data strings thereafter.
  • FIG. 8 shows the configuration of the first embodiment for realizing the above.
  • a phase detector 801, a data pattern filter 802, and a DFE with correction 803 are added to the receiver 405 in FIG.
  • the phase detector 801 receives the output data 427 of the ADC 410 and the output data 811 of the DFE 411, detects whether the phase is early or late, and outputs a phase detection result 812.
  • the data pattern filter 802 receives the phase detection result 812 of the phase detector 801 and the output data 811 of the DFE 411, compares the data pattern sequence to be corrected with the output data 811, and if they match, advances the phase according to the phase detection result 812. Either the hour correction data 813 or the phase delay correction data 814 is output.
  • phase detection result 812 When the phase detection result 812 is detected as phase advance, the phase lag correction data 814 is 0, and when the phase detection result 812 is detected as phase lag, the phase advance correction data 813 is 0 and phase detection is performed. When it is detected in the result 812 that the phase is neither advanced nor delayed, both the phase advance correction data 813 and the phase delay correction data 814 are zero.
  • the corrected DFE ⁇ 803 receives the ADC 410 output data 427, the phase detection result 812 of the phase detector 801, the phase advance correction data 813, and the phase lag correction data 814, and the correction data 813 and the correction data 814 are the ADC. It is added to the output data 427 and determined, and corrected receiver output data 428 is output.
  • FIG. 9 shows an example of the phase detector 801.
  • the shift register 901 receives the DFE output data 811 and generates a delayed data string 921.
  • the data string 921 is input to the data pattern detector 902.
  • the data pattern detector 902 detects a data pattern (eg, -1-1 + 1 + 1) with a small ISI. If the data pattern is matched, the data pattern detection result 922 is set to High. If the data pattern is not matched, the data pattern detection result 922 is set. Output as Low.
  • the ADC output data 427 is adjusted by the N clock delay unit 903 to adjust the delay difference between the shift register 901 and the path passing through the data pattern detector 902, converted to an absolute value by the absolute value converter 904, and becomes amplitude data 923.
  • the data obtained by delaying the amplitude data 923 and the amplitude data 923 by the 1-clock delay unit 905 is multiplied by the data pattern detection result 922 by the multiplier 906 and the multiplier 907, respectively.
  • the data pattern detection result 922 operates as an enable signal, and the input data is set to 0 except when it is High.
  • the phase advance side amplitude data 924 which is the output of the multiplier 906, is subjected to a moving average by the moving averager 908 to become phase advance side average amplitude data 926.
  • the phase lag side amplitude data 925 which is the output of the multiplier 907, is moving averaged by the moving averager 909 to become phase lag side average amplitude data 927.
  • the range of the number of data for moving average of the moving averager 908 and moving averager 909 is a fixed amount, and the averaging range may be adjusted by register setting or the like.
  • the phase advance side average amplitude data 926 is subtracted by the phase lag side average amplitude data 927 by the subtractor 910 and an amplitude difference 928 is output.
  • the amplitude difference 928 is input to the dead zone 911, and the amplitude below the threshold is converted to 0.
  • the threshold value of the dead zone 911 can be set by a register or the like.
  • the phase advance degree 929 which is the output of the dead zone 911, is input to the multilevel determiner 912 to determine the phase advance degree 929. Whether the input 929 is at least positive or negative or 0 is determined. If the phase detection result 812 is positive, the phase is advanced, and if it is negative, it can be detected that the phase is delayed.
  • FIG. 10 shows an example of the data pattern filter 802.
  • the shift register 1001 delays the output data 811 of the DFE 411 and outputs a data string 1011.
  • the data string 1011 needs a data string including at least five pieces of data.
  • the data string 1011 is input to the phase lag data pattern detector 1003 and the phase advance data pattern detector 1002, and if the same phase detection result 812 is also positive, only the phase advance data pattern detector 1002 operates, and the phase detection result 812 If is negative, only the phase lag data pattern detector 1003 operates.
  • the phase advance data pattern detector 1002 and the phase lag data pattern detector 1003 have different correction values to be output for the input data pattern, but the operation principle is the same, and if the input matches the preset data pattern, it can be handled.
  • the correction value to be output is output.
  • the contents are a look-up table and store correction values corresponding to the input data string.
  • the correction value can be changed by changing the register value by a program, or can be changed by automatic convergence.
  • Phase advance data pattern detector 1002 outputs phase advance correction data 813
  • phase delay data pattern detector 1003 outputs phase lag correction data 814.
  • FIG. 11 shows an example of the DFE 803 with correction.
  • the delay amount of the ADC output data 427 is adjusted by the N clock delay device 1101, and the filter Tap 1127 after Tap 2 is added by the adder 1102, and the adder 1102 outputs the high-order Tap addition result 1121.
  • the high-order Tap addition result 1121 and Tap1 data 1128 are input to the adder 1103 and added, delayed by the 1-clock delay device 1104, and the DFE filter output 1122 is output from the 1-clock delay device 1104.
  • the DFE filter output 1122 calculates the amount of change by the differentiator 1105, and the determiner 1107 receives the amount of change and determines the data transition polarity 1123 at the time of phase delay.
  • the multiplier 1109 receives the phase delay data transition polarity 1123 and the phase delay correction data 814 adjusted by the M clock delay device 1113, multiplies them, and outputs a phase delay correction value 1125.
  • the higher-order Tap addition result 1121 is input to the differentiator 1106 to calculate the amount of change, and the determiner 1108 determines the amount of change and outputs the data transition polarity 1124 at the time of phase advance.
  • the multiplier 1110 receives the phase advance data transition polarity 1124 and the result of delay adjustment of the phase advance correction data 813 by the M clock delay device 1114, multiplies them, and outputs a phase advance correction value 1126.
  • the DFE filter output 1122, the phase delay correction value 1125, and the phase advance correction value 1126 are input to and added to the adder 1111 to calculate a corrected signal, and the multi-value determiner 1112 determines the corrected signal.
  • the receiver output data 428 is output.
  • the multi-value determiner 1112 is determined to be four values of -3, -1, +1, +3 for PAM-4, and is determined to be eight values for PAM-8.
  • the receiver output data 428 is fed back, multiplied by a filter coefficient, and added to the input.
  • the high-order tap filter 1117 receives the receiver output data 428, internally delays and multiplies the Tap coefficient, and outputs a high-order Tap filter output 1127 from Tap2 to Tap-n.
  • Tap1 coefficient data 1129 corresponding to the phase detection result 812 is output from the lookup table 1115 to which the phase detection result 812 is input.
  • the multiplier 1116 receives the receiver output data 428 and the Tap1 coefficient data 1129, and multiplies both to output Tap1 data 1128. Tap1 data 1128 is added to the input.
  • Figure 12 shows the BER (Bit Error Rate) bathtub curve that shows the effect of using this patent. The BER is compared when this patent is used (with correction) and when it is not used (without correction). In the example of FIG. 12, the EYE width that is 0.15 UI error free is improved, and the effect on EYE width improvement is great.
  • the higher-order Tap side of the DFE inputs the corrected data and does not take over the error as much as possible. This prevents the correct data from being garbled by correcting the unnecessary data pattern.
  • FIG. 13 shows a second embodiment.
  • the output 428 of the corrected DFE 803 is input to the DFE 1301 and replaced with the data fed back in the DFE 1301. Further, the output 428 of the DFE with correction 803 is also input to the data pattern filter 1302, and a part of the data is changed to the corrected data.
  • FIG. 14 shows an example of DFE 1301.
  • N tap DFE and data pattern filter 1302 filter data using patterns up to L previous data.
  • the ADC output 427 is input to the DFE 1301, and the corrected DFE output 428 is delayed in the high-order Tap block 1405 and added to the high-order Tap signal 1414 obtained by multiplying the Tap coefficient by the adder 1401.
  • the output 1411 of the adder 1401 is added in the adder 1402 with the low-order Tap signal obtained by delaying the DFE output 811 in the low-order Tap block 1404 and multiplying the Tap coefficient.
  • the output 1412 of the adder 1402 is determined by the determiner 1403. If it is a PAM-4 signal, it is determined as 4 values, and if it is a PAM-8 signal, it is determined as 8 values.
  • FIG. 15 shows an example of the data pattern filter 1302.
  • Two shift registers for generating a delayed data string are provided. Data having a small delay uses a delayed DFE output 811, and data having a large delay uses a delayed DFE output 428 with correction.
  • the shift register 1501 receives the DFE output 811 and outputs a data string 1511 up to L delays. Here, the number of L is the same as L in FIG.
  • the shift register 1502 receives the DFE output with correction 428 and outputs a delayed data string 1512.
  • the delay data string 1511 and the delay data string 1512 are combined into one bus line to become a delay data string 1513, which is input to the phase advance data pattern detector 1002 and the phase delay data pattern detector 1003 to detect whether the data patterns match. To do.
  • FIG. 16 shows a receiver in which the output 811 of the DFE 411 is added to the DFE ⁇ 1601 with correction.
  • FIG. 16 shows an example in which the value calculated from the DFE output 811 is compared with the value of the ADC output 427 and no correction is made when the difference is small.
  • correction is performed by assuming that correction is required from the wrong data string. Therefore, even if the data is not incorrect, there is a possibility of causing a mistake by adding correction. Therefore, when the difference between the value calculated from the DFE output 811 and the ADC output 427 is small, it is possible to suppress the correction more than necessary by not correcting that the data error does not occur.
  • FIG. 17 shows an example of the DFE 1601 with correction at that time. Basically, it is the same as the DFE ⁇ 803 with correction in FIG. 11, and a correction control circuit is added.
  • the correction control circuit has the following configuration.
  • the DFE output 811 is delay-adjusted by the delay unit 1701, multiplied by the amplitude data corresponding to the data determined by the amplitude converter 1702, a difference from the DFE filter result 1122 is obtained by the difference unit 1703, and the absolute value converter 1704 is obtained. Is converted into an absolute value, compared with a threshold value set in a register or the like by a comparator 1705, and converted to a correction control signal 1708 of 0 if lower than the threshold value and 1 if higher.
  • the correction control signal 1708 is multiplied by the phase delay correction value 1125 in the multiplier 1706, and the correction control signal 1708 is multiplied by the phase advance correction value 1126 in the multiplier 1707, and is added to the DFE filter result 1122 in the adder 1111. It is done. That is, if the difference between the DFE filter result 1122 and the DFE output 811 returned to the pre-determination data is small, the correction value is set to 0 so that no correction is made because no data error has occurred.

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Abstract

PAM（Pulse Amplitude Modulation）信号におけるデータ遷移により生じるデータ誤りを補正してEYE幅を拡大する電気信号伝送装置を提供することを目的とする。 その手段は次の通りである。等化器で判定したデータパターンと、位相検出器で検出したデータとクロックとの位相関係とを用い、前記データパターンと前記位相関係とに応じた補正量を計算し、データ遷移方向に補正量を加えることにより受信データを正しい値に補正する。

Description

電気信号伝送装置
本発明は、高速有線伝送向け受信機およびそれに使用可能な半導体集積回路に関するもので、特に信号誤りを補正する技術に関する。
　近年ビッグデータ活用に注目が集まっており、データセンタにおける通信量及びデータ処理量は増加傾向にある。それに対応して情報通信機器のデータ量の増加および処理能力の向上が進展している。その際に大規模データ処理のボトルネックとなる装置内外の通信速度も同様に向上しつつある。例えば装置外の通信ではチャネル当りの伝送速度は56Gbpsに向かって規格化されつつある。
　通信の高速化により、通信路の伝送損失は増加し、データの1UI（Unit Interval）幅も狭くなるため、従来のNRZ（Non Return to Zero）変調信号では通信が困難になると考えられている。このように時間方向の高速化に限界が見えてきており、チャネル当り伝送速度56Gbpsとなる世代では多値変調の1種であるPAM-4（Pulse Amplitude Modulation）を用いることが提案されている（非特許文献１参照）。
Jri Lee and et. al., "56Gb/s PAM4 and NRZ SerDes Transceivers in 40nm CMOS", 2015 Symposium on VLSI Circuits, pp.118-119, June 2015
PAM変調信号を用いた信号伝送は、NRZ変調信号時に比べデータ遷移のパターンが増加する。そのため、NRZでは問題にならなかったデータ遷移のパターンでEYE幅が狭くなる現象がみられるようになる。例えば-1→+1の遷移に要する時間と-3→+3の遷移に要する時間は異なり、後者の方は電圧変化の多い分遷移時間が増加する。このため、データ遷移に時間のかかるデータパターンではEYE幅が狭くなる傾向にある。これらの効果は従来問題となってきたISI（Inter Symbol Interference）とは独立に影響するため、ISI対策として用いてきたFFE（Feed Forward Equalizer）、CTLE（Continuous-Time Linear Equalizer）、DFE（Decision Feedback Equalizer）などのフィルタでは打ち消すことができない。
そこで、本発明ではデータパターン起因の遷移時間変化によるEYE幅縮小を抑制することを目的とする。
上記の課題を解決するための手段として、本発明は以下のような特徴を有する。
　本発明は、入力されたデータパターンにより遷移時間が異なったとしても、EYE幅縮小を抑制することのできるデータパターン補正手段を持つ受信機に関する発明である。
　データの入力パターンにより遷移時間が異なりEYE幅を縮小させてしまうが、逆にいえばデータパターンによりどのようにデータの間違いやすいかのパターンがあるといえる。例えば、-3→+3にデータ遷移する際にデータを取り込むタイミングが遅れた場合、データは-1→+3というように間違う。つまり、データパターンとデータの取り込みタイミングによりどのように間違う可能性が高いかは一様に決まる。そのため、間違いの残る受信データを元にデータパターン抽出し、その時の位相に応じて受信信号に補正信号を加えることにより、正しいデータに補正することが可能である。
データパターン起因のEYE幅縮小を抑制し、ビットエラーレートを抑えることができる。
同一基板上での電気信号伝送装置を示す。 複数基板間で中継器を用いたときの電気信号伝送装置を示す。 コネクタ内に中継器が搭載された時の電気信号伝送装置を示す。 電気信号伝送装置内に用いられる多値伝送用送受信機を示す。 PAM-4信号にレイズドコサインフィルタを通した波形を示す。 データサンプリングクロックの位相が遅れた際のデータ誤りの様子を示す。 データサンプリングクロックの位相が進んだ際のデータ誤りの様子を示す。 本特許の第1の実施例に当たる受信機を示す。 第1の実施例における位相比較器を示す。 第1の実施例におけるデータパターンフィルタを示す。 第1の実施例における補正付DFEを示す。 本特許の効果を示す。 第２の実施例における受信機を示す。 第２の実施例におけるDFEを示す。 第２の実施例におけるデータパターンフィルタを示す。 実施例３の受信機の構成を示す図である。 実施例３の補正付DFEの構成を示す図である。
　以下、図面を参考にして詳細を述べる。
　図1は有線伝送の1形態を示しており、同一基板上での有線伝送の例を示している。基板１０１に波形等化機能を有する信号処理用ASIC１０２と波形等化機能を有する通信用ASIC１０３とコネクタ１０４が搭載されており、ASIC１０２とASIC１０３とが通信し合い、ASIC１０３はコネクタ１０４を通じて別の機器と通信を行う。
　図２は図１での通信を同一基板上ではなく別々の基板間に伝送路を介して行い、なおかつそれぞれの基板上に中継器が搭載されている例を示す。装置内で信号処理用ASIC２０４と中継器２０５を搭載した基板２０１と伝送路２０２がコネクタ２０８を介して接続され、伝送路２０２と中継器２０６と通信用ASIC２０７とコネクタ２１０を搭載した基板２０３がコネクタ２０９を介して接続されている。伝送路２０２は基板でもケーブルでもよい。図１での信号の流れと同様に、信号処理用ASIC２０４は通信用ASIC２０７を通してコネクタ２１０の先に接続されている別の機器と通信を行う。ASIC２０４から出力された信号は中継器２０５によって中継され、コネクタ２０８と伝送路２０２とコネクタ２０９を通り、さらに中継器２０６によって中継されて通信用ASIC２０７に送られ、コネクタ２１０を通して外部の機器へと伝達される。逆に外部の機器からコネクタ２１０を通してASIC２０７が受信した信号は、中継器２０６に送られて中継され、コネクタ２０９と伝送路２０２とコネクタ２０８を通り、中継器２０５で中継されて、ASIC２０４に受信される。
　図３は図２の中継器２０５、２０６がコネクタ３０４、３０５内に搭載された例を示している。基板３０１に搭載されたASIC２０４と基板３０３に搭載されたASIC２０７が中継器２０５と中継器２０６とを介して通信を行う。コネクタ３０４に搭載された中継器２０５は伝送路３０２を介してコネクタ３０５に搭載された中継器２０６と通信を行う。
　図１～３に示したASIC１０２、ASIC１０３、ASIC２０４、中継器２０５、中継器２０６、ASIC２０６の波形等化を行う送信機、受信機のみを抜粋した図が図４である。半導体４０１から信号が送信され、伝送路４０２を通して半導体４０３が信号を受信する概略図を示している。半導体４０１内の送信機４０４はFFE（Feed Forward Equalizer）４０９、マルチプレクサ４０７、PLL（Phase Locked Loop）４０８から構成される。半導体４０３内の受信機４０５は、CTLE（Continuous Time Linear Equalizer）４１０、ADC（Analog to Digital Converter）４１１、DFE（Decision Feedback Equalizer）４１２、PLL４１３、CDR（Clock and Data Recovery）４１４で構成される。
　次に送信機４０４での信号の流れを説明する。送信機４０４は信号処理部４０６からデータ信号４２１を受け取り、データ信号４２１はパラレル伝送されていたものがマルチプレクサ４０７においてPLL ４０８からのクロック４２２で同期を取ってシリアル伝送に変換されて送信される。マルチプレクサ４０７から出力されたデータ信号４２３はFFE ４０９において低周波側のゲインを落とすように波形等化され、出力信号４２４が伝送路４０２へ出力される。伝送路４０２を通った信号４２５は半導体４０３内の受信部４０５に伝達される。
　次に受信機４０５での信号の流れを説明する。送信機４０４から出力したデータ信号４２４は伝送路４０２を通って減衰し、CTLE ４１０で高周波側を増幅して等化し、等化した信号４２６をADC ４１１に出力する。ADC ４１１において、CTLE ４１０で増幅された信号４２６はCDR ４１４でPLL ４１３の出力クロック４２９を位相調整したクロック４３０に同期してサンプリングされ、デジタル信号４２７に変換される。ADC ４１１の出力４２７はDFE ４１２に出力される。DFE ４１２において、ADC ４１１の出力４２７は低周波側を減衰させ高周波側を増幅されるようにフィルタされ、PAM-4の例であれば4値に判定される。4値に判定された受信機出力データ４２８は信号処理部４１５とCDR ４１４に入力される。CDR ４１４ではADC出力データ４２７とDFE出力データ４２８からPLL出力クロック４２９の位相を調整し、EYEが最も開くところでデータを取り込めるようにする。また、信号処理部４１５は受信機出力データ４２８を送信機に送り、送信機から伝送路へ伝達され、データ信号が中継される。
　図４で説明したNRZ信号でも用いられる従来の送受信機においては、FFE、CTLE、DFEの３つの等化器を持っているが、これらはISIに対しては有効であるものの、データ遷移時間の違いによるEYE幅縮小に対しては補正できない。データ遷移時間によるEYE幅縮小について、図５を用いて説明する。
　図５は56GbpsのPAM-4信号をroll off 0.5、帯域22GHzのレイズドコサインフィルタに通した後の信号のEYE波形である。図５において、信号が判定閾値５０１より高ければ信号は+3に判定され、信号が判定閾値５０１と判定閾値５０２の間であれば信号は+1に判定され、信号が判定閾値５０２と判定閾値５０３の間であれば信号は-1に判定され、信号が判定閾値５０３より低ければ信号は-3に判定される。判定閾値５０１、５０２、５０３上で信号が通らない範囲をEYE幅と言い、図５からわかるようにEYE幅は上側のEYE幅５０５と下側のEYE幅５０６で決まっており、EYE幅５０５、５０６は-3→+3と+3→-3のデータ遷移時間で決まっている。ナイキスト周波数以上の周波数で帯域制限してISIの影響がほぼない条件においても15ps程度EYE幅が狭くなっている。このように、NRZ信号に対してPAMの多値信号はデータパターン依存によりEYE幅が狭くなる。
　ここで送信したデータがパターンによってどのように間違うかは予想できると考え、受信データから間違いやすいデータパターンを検出して補正を掛けてデータを修正する方式を提案する。
　図６に位相が遅れた場合のPAM-4での例を示す。この例では閾値６０７より上だとデータは+3と判定され、閾値６０８と閾値６０７の間だと+1と判定され、閾値６０９と閾値６０８の間だと-1と判定され、閾値６０９より下だと-3と判定されるものとする。データサンプリングタイミングが理想な時は二つ前のデータサンプリングタイミング６０１でデータは+1、一つ前のデータサンプリングタイミング６０２で-3、現在のデータサンプリングタイミング６０３で+3と判定されている。しかし、データサンプリングの位相が遅れた場合、遅れた分だけ前の値をサンプリングすることとなる。そのため、二つ前のデータサンプリングタイミング６０４でデータは+1、一つ前のデータサンプリングタイミング６０５で-1、現在のデータサンプリングタイミング６０６で+1と判定され、データサンプリングタイミング６０３とデータサンプリングタイミング６０６でデータが+3→+1に間違えてしまう。しかし、値の変化方向６１０と同じ極性で補正６１１を加えてやれば元のデータに補正することが可能である。検出すべきデータパターンは位相が遅れた場合は、前のデータの影響で変化することから、基本的には補正したいデータとその前いくつかのデータ列を検出すればよい。
　図７に位相が進んだ場合のPAM-4での例を示す。この例では閾値７０７より上だとデータは+3と判定され、閾値７０８と閾値７０７の間だと+1と判定され、閾値７０９と閾値７０８の間だと-1と判定され、閾値７０９より下だと-3と判定されるものとする。データサンプリングタイミングが理想な時は現在のデータサンプリングタイミング７０１でデータは+3、一つ後のデータサンプリングタイミング７０２で-3、二つ後のデータサンプリングタイミング７０３で+3と判定されている。しかし、データサンプリングの位相が進んだ場合、進んだ分だけ後の値をサンプリングすることとなる。そのため、現在のデータサンプリングタイミング７０４でデータは+1、一つ後のデータサンプリングタイミング７０５で-1、二つ後のデータサンプリングタイミング７０６で+1と判定され、データサンプリングタイミング７０１とデータサンプリングタイミング７０３でデータが+3→+1に間違えてしまう。しかし、値の変化方向７１０と逆の極性で補正７１１を加えてやれば元のデータに補正することが可能である。図7で図6の位相が遅れた場合と補正の極性が逆になるため、位相の進みと遅れの検出が必要である。また、検出すべきデータパターンは位相が進んだ場合は、後のデータの影響で変化することから、基本的には補正したいデータとその後いくつかのデータ列を検出すればよい。
　上記を実現するための第1の実施例の構成を図８に示す。図４の受信機４０５に対して、位相検出器８０１、データパターンフィルタ８０２、補正付DFE ８０３が加わっている。位相検出器８０１はADC ４１０の出力データ４２７とDFE ４１１の出力データ８１１が入力され、位相が早いか遅いかを検出し、位相検出結果８１２を出力する。データパターンフィルタ８０２は位相検出器８０１の位相検出結果８１２とDFE ４１１の出力データ８１１が入力され、補正すべきデータパターン列と出力データ８１１とを比較し、一致した場合位相検出結果８１２に従って位相進み時補正データ８１３と位相遅れ時補正データ８１４のいずれかを出力する。位相検出結果８１２が位相進みと検出された場合は、位相遅れ時補正データ８１４が０となり、位相検出結果８１２が位相遅れと検出された場合は、位相進み時補正データ８１３が０となり、位相検出結果８１２で位相が進んでも遅れてもないと検出された場合は、位相進み時補正データ８１３と位相遅れ時補正データ８１４のいずれも０となる。補正付DFE ８０３は、ADC ４１０出力データ４２７と位相検出器８０１の位相検出結果８１２と位相進み時補正データ８１３と位相遅れ時補正データ８１４とを入力され、補正データ８１３と補正データ８１４とはADC出力データ４２７に足し合わされて判定され、補正された受信機出力データ４２８を出力する。例えばPAM-4であれば-3、-1、+1、+3のいずれかに判定され、PAM-8であれば-7、-5、-3、-1、+1、+3、+5、+7のいずれかに判定される。
　図９に位相検出器８０１の１例を示す。シフトレジスタ９０１はDFE出力データ８１１を入力され遅延したデータ列９２１を生成する。データ列９２１はデータパターン検出器９０２入力する。データパターン検出器９０２はISIの小さくなるデータパターン（例えば-1-1+1+1）を検出し、一致した場合はデータパターン検出結果９２２をHighとし、一致しない場合はデータパターン検出結果９２２をLowとして出力する。ADC出力データ４２７はNクロック遅延器９０３でシフトレジスタ９０１とデータパターン検出器９０２を通ったパスとの遅延差を調整され、絶対値変換器９０４で絶対値に変換され、振幅データ９２３となる。振幅データ９２３と振幅データ９２３を1クロック遅延器９０５で遅延させたデータはそれぞれ掛け算器９０６、掛け算器９０７でデータパターン検出結果９２２と掛け合わされる。データパターン検出結果９２２はイネーブル信号として動作し、Highの時以外は入力データを０とする。掛け算器９０６出力である位相進み側振幅データ９２４は移動平均器９０８で移動平均され、位相進み側平均振幅データ９２６となる。同様に掛け算器９０７出力である位相遅れ側振幅データ９２５は移動平均器９０９で移動平均され、位相遅れ側平均振幅データ９２７となる。移動平均器９０８と移動平均器９０９の移動平均を行うデータ数の範囲は一定量となっており、レジスタ設定などで平均化範囲を調整してもよい。位相進み側平均振幅データ９２６は引き算器９１０で位相遅れ側平均振幅データ９２７を引かれ、振幅差９２８を出力する。振幅差９２８は不感帯９１１に入力され、閾値以下の振幅は0と変換される。不感帯９１１の閾値はレジスタなどで設定可能とする。不感帯９１１の出力である位相進み度合い９２９は多値判定器９１２に入力され、位相進み度合い９２９を判定する。入力９２９は少なくとも正負または0かを判定される。位相検出結果８１２が正であれば位相が進んでおり、負であれば位相が遅れていると検出できる。
　図１０にデータパターンフィルタ８０２の１例を示す。シフトレジスタ１００１はDFE ４１１の出力データ８１１を遅延し、データ列１０１１を出力する。データ列１０１１は少なくとも5個以上のデータを含むデータ列が必要である。データ列１０１１は位相遅れデータパターン検出器１００３と位相進みデータパターン検出器１００２に入力し、同じく入力する位相検出結果８１２が正であれば位相進みデータパターン検出器１００２のみ動作し、位相検出結果８１２が負であれば位相遅れデータパターン検出器１００３のみ動作する。位相進みデータパターン検出器１００２と位相遅れデータパターン検出器１００３は入力データパターンに対して出力する補正値は異なるが、動作原理は同じで、予め設定されていたデータパターンに入力が一致すれば対応する補正値を出力する構造となっている。中身はルックアップテーブルになっており、入力データ列に対応する補正値が格納されている。補正値はプログラムによりレジスタ値を変更して変更したり、自動収束させて変更したりすることも可能である。位相進みデータパターン検出器１００２からは位相進み時補正データ８１３が出力され、位相遅れデータパターン検出器１００３からは位相遅れ時補正データ８１４が出力される。
　図１１に補正付DFE ８０３の１例を示す。ADC出力データ４２７はNクロック遅延器１１０１で遅延量を調整され、加算器１１０２においてTap2以降のフィルタTap １１２７を加えられ，加算器１１０２は高次Tap加算結果１１２１を出力する。高次Tap加算結果１１２１とTap1データ１１２８が加算器１１０３に入力されて加算され、1クロック遅延器１１０４で遅延され、1クロック遅延器１１０４からDFEフィルタ出力１１２２が出力される。DFEフィルタ出力１１２２は微分器１１０５で変化量を計算し，判定器１１０７はその変化量が入力され位相遅れ時データ遷移極性１１２３を判定する。掛け算器１１０９は位相遅れ時データ遷移極性１１２３と位相遅れ時補正データ８１４をMクロック遅延器１１１３で遅延調整した結果とを入力されて、両者を掛け合わせ、位相遅れ時補正値１１２５を出力する。また、高次Tap加算結果１１２１は微分器１１０６に入力されて変化量を計算し，判定器１１０８はその変化量を判定し、位相進み時データ遷移極性１１２４を出力する。掛け算器１１１０は位相進み時データ遷移極性１１２４と位相進み時補正データ８１３をMクロック遅延器１１１４で遅延調整した結果とを入力され、両者を掛け合わせ、位相進み時補正値１１２６を出力する。DFEフィルタ出力１１２２と位相遅れ時補正値１１２５と位相進み時補正値１１２６は加算器１１１１に入力されて加算され、補正された信号が計算され、多値判定器１１１２はその補正された信号を判定し、受信機出力データ４２８を出力する。多値判定器１１１２は例えばPAM-4だと-3、-1、+1、+3の4値に判定され、PAM-8だと8値に判定される。受信機出力データ４２８はフィードバックしてフィルタ係数を掛けられて入力に足し合わされる。高次タップフィルタ１１１７は受信機出力データ４２８を入力され、内部で遅延してTap係数を掛け、Tap2からTap-nまでの高次Tapフィルタ出力１１２７を出力する。また、Tap1に関しては、位相検出結果８１２が入力されたルックアップテーブル１１１５から位相検出結果８１２に応じたTap1係数データ１１２９が出力される。掛け算器１１１６は受信機出力データ４２８とTap1係数データ１１２９とが入力され、両者を掛け合わせ、Tap1データ１１２８を出力する。そして、Tap1データ１１２８は入力に足し合わされる。
　図１２に本特許を用いた際の効果を示すBER（Bit Error Rate）のバスタブカーブを示す。本特許を用いた時（補正あり）と用いていない時（補正なし）のBERを比較している。図１２の例では0.15UI エラーフリーとなるEYE幅が改善しており、EYE幅改善に効果が大きい。
　DFEにはビットエラーがあった場合にそのエラーの影響がDFEのタップ数分残ってしまうという問題がある。そのため、実施例1において補正を入れていないDFEはその影響が残ってしまい、データパターンフィルタで比較するデータが全てエラーのあるデータとなる可能性があり補正を誤る可能性がある。
　そこで、第2の実施例ではDFEの高次Tap側は補正後のデータを入力してやり、できるだけエラーを引き継がないようにする。これにより不必要なデータパターンに対しても補正を掛けることで正しいデータを間違ったデータに化けさせることを防ぐ。
　図１３に第２の実施例を示す。DFE １３０１に補正付DFE ８０３の出力４２８を入力し、DFE １３０１内でフィードバックしているデータと置き換える。また、データパターンフィルタ１３０２にも補正付DFE ８０３の出力４２８を入力し、一部データを補正後データに変更する。
　図１４にDFE １３０１の１例を示す。図１４においてはN tapのDFEでかつデータパターンフィルタ１３０２が補正したいデータに対してL個前のデータまでのパターンを用いてフィルタするものとする。DFE １３０１はADC出力４２７が入力され、補正付DFE出力４２８を高次Tapブロック１４０５において遅延させてTap係数を掛け合わした高次Tap信号１４１４と加算器１４０１において足し合わされる。加算器１４０１の出力１４１１は、DFE出力８１１を低次Tapブロック１４０４において遅延させてTap係数を掛け合わした低次Tap信号と加算器１４０２において足し合わされる。加算器１４０２の出力１４１２は判定器１４０３において、判定される。PAM-4信号であれば４値に、PAM-8信号であれば8値に判定される。
　図１５にデータパターンフィルタ１３０２の例を示す。遅延したデータ列を生成するシフトレジスタを二つ持ち、遅延の少ないデータはDFE出力８１１を遅延させたものを用い、遅延の多いデータは補正付DFE出力４２８を遅延させたものを用いる。シフトレジスタ１５０１はDFE出力８１１を入力され、L個遅延までのデータ列１５１１を出力する。ここでLの数は図１４でのLと同じ数とする。シフトレジスタ１５０２は補正付DFE出力４２８が入力され、遅延したデータ列１５１２を出力する。遅延データ列１５１１と遅延データ列１５１２は一つのバス線にまとめられ遅延データ列１５１３となり、位相進みデータパターン検出器１００２と位相遅れデータパターン検出器１００３に入力し、データパターンが一致するかを検出する。
　第３の実施例として、図１６にDFE ４１１の出力８１１を補正付DFE １６０１に加えた受信機を示す。図１６ではDFE出力８１１から計算される値とADC出力４２７の値を比較し、差分が小さい時は補正を加えない例を示している。これまでの実施例では間違ったデータ列から補正が必要だろうと予想して補正を加えるため、データが間違っていなくても補正を加えて逆に間違いを引き起こす可能性がある。そこで、DFE出力８１１から計算した値とADC出力４２７との差が小さい時はデータ誤りが起きていないとして補正を加えないことにより、必要以上に補正を加えることを抑制可能となる。
　図１７にその時の補正付DFE １６０１の例を示す。基本的には図１１の補正付DFE ８０３と同じで、補正の制御回路が付け加わっている。補正の制御回路は下記の様な構成である。DFE出力８１１を遅延器１７０１により遅延調整し、振幅変換器１７０２により判定されたデータに相当する振幅データを掛けられ、差分器１７０３においてDFEフィルタ結果１１２２との差を求めて、絶対値変換器１７０４により絶対値に変換されて、比較器１７０５によりレジスタ等で設定された閾値と比較されて、閾値より低ければ０、高ければ１の補正制御信号１７０８に変換される。補正制御信号１７０８は掛け算器１７０６において位相遅れ時補正値１１２５と掛けられ、また補正制御信号１７０８は掛け算器１７０７において位相進み時補正値１１２６と掛けられ、それぞれ加算器１１１１においてDFEフィルタ結果１１２２に加えられる。つまり、DFEフィルタ結果１１２２とDFE出力８１１に判定前のデータに戻したものとの差が小さいと、データ誤りは起きていないとして補正を加えないように補正値を０にする。
１０１　装置内基板
１０２　信号処理用半導体集積装置
１０３　通信用半導体集積装置
１０４　コネクタ
２０１　装置内基板
２０２　装置内伝送路
２０３　装置内基板
２０４　信号処理用半導体集積装置
２０５　中継器
２０６　中継器
２０７　通信用半導体集積装置
２０８　コネクタ
２０９　コネクタ
２１０　コネクタ
３０１　装置内基板
３０２　装置内伝送路
３０３　装置内基板
３０４　コネクタ
３０５　コネクタ
４０１　半導体集積装置
４０２　伝送路
３０３　半導体集積装置
４０４　送信機
４０５　受信機
４０６　信号処理部
４０７　マルチプレクサ
４０８　PLL（Phase Locked Loop）
４０９　FFE（Feed Forward Equalizer）
４１０　CTLE（Continuous Linear Equalizer）
４１１　ADC（Analog to Digital Converter）
４１２　DFE（Decision Feedback Equalizer）
４１３　PLL（Phase Locked Loop）
４１４　CDR（Clock and Data Recovery）
４１５　信号処理部
４２１　送信信号パラレルデータ
４２２　送信機クロック
４２３　送信信号シリアルデータ
４２４　送信機出力
４２５　受信機入力
４２６　CTLE出力信号
４２７　ADC出力データ
４２８　受信機出力データ
４２９　受信機PLL出力クロック
４３０　受信機クロック
５０１　判定閾値
５０２　判定閾値
５０３　判定閾値
５０４　上側EYE幅
５０５　下側EYE幅
６０１　タイミングずれなし時の2クロック前データサンプリングタイミング
６０２　タイミングずれなし時の１クロック前データサンプリングタイミング
６０３　タイミングずれなし時のデータサンプリングタイミング
６０４　クロック位相遅れ時の2クロック前データサンプリングタイミング
６０５　クロック位相遅れ時の１クロック前データサンプリングタイミング
６０６　クロック位相遅れ時のデータサンプリングタイミング
６０７　+3/+1データ判定閾値
６０８　+1/-1データ判定閾値
６０９　-1/-3データ判定閾値
６１０　受信データ遷移方向
６１１　補正方向
７０１　タイミングずれなし時の2クロック前データサンプリングタイミング
７０２　タイミングずれなし時の１クロック前データサンプリングタイミング
７０３　タイミングずれなし時のデータサンプリングタイミング
７０４　クロック位相進み時の2クロック前データサンプリングタイミング
７０５　クロック位相進み時の１クロック前データサンプリングタイミング
７０６　クロック位相進み時のデータサンプリングタイミング
７０７　+3/+1データ判定閾値
７０８　+1/-1データ判定閾値
７０９　-1/-3データ判定閾値
７１０　受信データ遷移方向
７１１　補正方向
８０１　位相検出器
８０２　データパターンフィルタ
８０３　補正付DFE
８１１　DFE出力データ
８１２　位相検出結果
８１３　位相進み時補正データ
８１４　位相遅れ時補正データ
９０１　シフトレジスタ
９０２　データパターンフィルタ
９０３　Nクロック遅延器
９０４　絶対値変換器
９０５　1クロック遅延器
９０６　掛け算器
９０７　掛け算器
９０８　移動平均器
９０９　移動平均器
９１０　引き算器
９１１　不感帯
９１２　多値判定器
９２１　遅延データ列
９２２　データパターン検出結果
９２３　振幅データ
９２４　位相進み側振幅データ
９２５　位相遅れ側振幅データ
９２６　位相進み側平均振幅データ
９２７　位相遅れ側平均振幅データ
９２８　振幅差
９２９　位相進み度合い
１００１　シフトレジスタ
１００２　位相進みデータパターン検出器
１００３　位相遅れデータパターン検出器
１０１１　遅延データ列
１１０１　Nクロックデータ遅延器
１１０２　加算器
１１０３　加算器
１１０４　1クロック遅延器
１１０５　微分器
１１０６　微分器
１１０７　0/1判定器
１１０８　0/1判定器
１１０９　掛け算器
１１１０　掛け算器
１１１１　加算器
１１１２　多値判定器
１１１３　Mクロックデータ遅延器
１１１４　Mクロックデータ遅延器
１１１５　ルックアップテーブル
１１１６　掛け算器
１１１７　高次Tapフィルタ
１１２１　高次Tap加算結果
１１２２　DFEフィルタ結果
１１２３　位相遅れ時データ遷移極性
１１２４　位相進み時データ遷移極性
１１２５　位相遅れ時補正値
１１２６　位相進み時補正値
１１２７　高次Tapフィルタ出力
１１２８　Tap1データ
１１２９　Tap1係数データ
１３０１　補正データ入力DFE
１３０２　補正データ利用データパターンフィルタ
１４０１　加算器
１４０２　加算器
１４０３　多値判定器
１４０４　低次Tapフィルタ
１４０５　高次Tapフィルタ
１４１１　高次Tap加算結果
１４１２　DFEフィルタ結果
１４１３　低次Tapフィルタ出力
１４１４　高次Tapフィルタ出力
１５０１　シフトレジスタ
１５０２　シフトレジスタ
１５１１　遅延データ列
１５１２　補正後遅延データ列
１５１３　補正後データを加えた遅延データ列
１６０１　補正付DFE
１７０１　遅延器
１７０２　振幅変換器
１７０３　差分器
１７０４　絶対値変換器
１７０５　比較器
１７０６　掛け算器
１７０７　掛け算器
１７０８　補正制御信号

Claims (6)

  1. 受信信号を増幅する線形等化器を有し、前記線形等化器出力をデジタル値に変換するアナログデジタル変換器を有し、前記アナログデジタル変換器出力を基に受信信号に対してクロックの位相の進み具合を検出する位相検出器を有し、前記アナログデジタル変換器出力をフィルタする判定帰還型等化器を有し、前記アナログデジタル変換器出力をフィルタするとともに補正を加える補正付判定帰還型等化器を有し、前記位相検出器出力と前記判定帰還型等化器出力とから位相とデータパターンを判定し前記補正付判定帰還型等化器に補正量を与えるデータパターンフィルタを有し、前記補正付判定帰還型等化器において受信データを補正してエラーを減らすことを特徴とするパルス多値変調用受信機。
  2. 前記補正付判定帰還型等化器において、前記アナログデジタル変換器出力を受け取ったデータに遅延器を用いて調整分の遅延を加えた遅延データを生成し、前記遅延データを用いて上記位相検出器で位相の進みを検出した場合は補正したいデータから補正したいデータの1クロック後のデータへの遷移極性を検出し、上記位相検出器で検出した位相が遅れていた時は補正したいデータの1つ前のデータから補正したいデータへの遷移極性を検出し、上記データパターンフィルタから受け取った補正値に前記遷移極性を掛けて、前記遅延データに加えることを特徴とする請求項１記載のパルス多値変調用受信機。
  3. 前記判定帰還型等化器出力を遅延させて遅延データ列を生成するシフトレジスタを有し、前記シフトレジスタ出力と、上記位相検出器出力とを入力される、位相進みデータパターン検出器および位相遅れデータパターン検出器を有し、前記位相検出器出力が位相進みを検出した際に前記位相進みデータパターン検出器はルックアップテーブルを有し、前記シフトレジスタ出力データ列に割り当てられた補正値を出力し、前記位相検出器出力が位相遅れを検出した際に前記位相遅れデータパターン検出器はルックアップテーブルを有し、前記シフトレジスタ出力データ列に割り当てられた補正値を出力することを特徴とする請求項１記載のパルス多値変調用受信機。
  4. 前記補正付判定帰還型等化器出力を上記判定帰還型等化器および前記データパターンフィルタに入力し、前記判定帰還型等化器内の帰還データの一部を前記補正付判定帰還型等化器出力に置き換えることにより、前記判定帰還型等化器内でデータ誤りに長く影響を受けなくし、前記データパターンフィルタの判定データ列の一部を前記補正付判定帰還型等化器出力に置き換えることで、前記補正付判定帰還型等化器出力のデータ以降は誤りが抑えられたデータにでき、前記補正付判定帰還型等化器において必要以上の補正を加えることを防ぐことにより補正の精度を向上することを特徴とする請求項１記載のパルス多値変調用受信機。
  5. 上記判定帰還型等化器の出力を遅延させて遅延データ列を生成するシフトレジスタを有し、上記補正付判定帰還型等化器の出力を遅延させて遅延データ列を生成するシフトレジスタを有し、前記判定帰還型等化器の出力を遅延させる前記シフトレジスタ出力と前記補正付判定帰還型等化器の出力を遅延させる前記シフトレジスタ出力とをつなげた補正込みデータ列と、上記位相検出器出力とを入力される、位相進みデータパターン検出器および位相遅れデータパターン検出器を有し、前記位相検出器出力が位相進みを検出した際に前記位相進みデータパターン検出器は前記補正込みデータ列に割り当てられた補正値を出力し、前記位相検出器出力が位相遅れを検出した際に前記位相遅れデータパターン検出器は前記補正込みデータ列に割り当てられた補正値を出力することを特徴とする請求項４記載のパルス多値変調用受信機。
  6. 上記判定帰還型等化器の出力を受け取り、前記判定帰還型等化器の出力の遅延を調整して判定前の値に変換する変換器を有し、前記変換器出力と前記補正付判定帰還型等化器内の判定前の値と差分を計算し、前記差分が閾値より小さい場合は、上記補正付判定帰還型等化器内の補正値を０にするように補正値を制御する比較器を有することを特徴とする請求項１記載のパルス多値変調用受信機。
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