JP2014204234A - 受信回路及びその制御方法 - Google Patents

Abstract

【課題】判定エラー率を低減することができる受信回路を提供することを課題とする。
【解決手段】受信回路は、入力データ信号に対して、第１のクロック信号に同期してバウンダリデータをサンプリングし、第２のクロック信号に同期してセンタデータをサンプリングするサンプリング回路（１０２）と、等化係数を用いて、サンプリング回路によりサンプリングされたセンタデータを等化及び２値判定する判定帰還等化回路（１０３）と、判定帰還等化回路の等化係数を基に判定帰還等化回路の出力データの位相差を演算する位相差演算回路（１０９）と、位相検出回路により検出された位相情報を基に第１のクロック信号の位相を調整する第１の位相調整回路（１１１）と、位相検出回路により検出された位相情報及び位相差演算回路により演算された位相差を基に第２のクロック信号の位相を調整する第２の位相調整回路（１１２）とを有する。
【選択図】図１

Description

本発明は、受信回路及びその制御方法に関する。

通信基幹向け装置やサーバ等の情報処理機器の性能向上に伴い、装置内外における信号送受信のデータレートを高くする必要がある。受信回路は、高データレートのデータからクロック信号とデータを再生（ＣＤＲ：Clock and Data Recovery）する。

奇データ受信部と偶データ受信部とを有する判定帰還型等化装置が知られている（例えば、特許文献１参照）。奇データ受信部は、奇データサンプリングクロックと奇エッジサンプリングクロックとＤＦＥ入力信号とを入力とする、ハーフレートＤＦＥ等化機能を有する。偶データ受信部は、偶データサンプリングクロックと偶エッジサンプリングクロックとＤＦＥ入力信号とを入力とする、ハーフレートＤＦＥ等化機能を有する。奇データ受信部及び偶データ受信部の各々が、ハーフレートＤＦＥ等化信号でのデータ検出手段とエッジ検出手段とを有し、検出手段によるサンプリングデータ群を入力とし、連続する３ビットのデータ検出パタンが、１１０又は００１のデータパタンを検出する。パタンフィルタは、検出結果をもとに、１１０又は００１パタンの検出時のみに、ハーフレートＤＦＥ等化信号でのエッジデータを選択する。

また、入力データ信号をクロック信号に基づいてサンプリングしてサンプリング信号を出力するサンプリング回路を有する受信回路が知られている（例えば、特許文献２参照）。データ補間回路は、入力データ信号に対するサンプリング信号の位相情報に基づいてサンプリング信号を補間して補間データ信号を出力する。補間誤差判定回路は、サンプリング信号と位相情報とに基づいて補間誤差を出力する。判定等化回路は、補間誤差に基づいて設定される等化係数によって補間データ信号を等化し、等化された補間データ信号を判定して判定信号を出力する。位相検出回路は、判定信号又は等化された補間データ信号に基づいて位相情報を生成し、データ補間回路及び補間誤差判定回路に位相情報を出力する。

特開２００９−２２５０１８号公報 特開２０１２−１２４５９３号公報

等化回路は、等化量に応じて位相シフトが発生する。サンプリング後に等化を行う判定帰還等化回路等を用いるシステムにおいては、この位相シフトにより、最適なサンプリング位相からずれてしまうため、判定エラー率が増大する。

本発明の目的は、適切な位相でデータをサンプリングして判定を行うことにより、判定エラー率を低減することができる受信回路及びその制御方法を提供することである。

受信回路は、入力データ信号に対して、第１のクロック信号に同期してバウンダリデータをサンプリングし、第２のクロック信号に同期してセンタデータをサンプリングするサンプリング回路と、等化係数を用いて、前記サンプリング回路によりサンプリングされたセンタデータを等化及び２値判定する判定帰還等化回路と、前記サンプリング回路によりサンプリングされたバウンダリデータを２値判定する第１の比較回路と、前記判定帰還等化回路及び前記第１の比較回路の出力データを基に前記入力データ信号の位相情報を検出する位相検出回路と、前記判定帰還等化回路の等化係数を基に前記判定帰還等化回路の出力データの位相差を演算する位相差演算回路と、前記位相検出回路により検出された位相情報を基に前記第１のクロック信号の位相を調整する第１の位相調整回路と、前記位相検出回路により検出された位相情報及び前記位相差演算回路により演算された位相差を基に前記第２のクロック信号の位相を調整する第２の位相調整回路とを有する。

位相差演算回路により演算された位相差を基に第２のクロック信号の位相を調整することにより、適切な位相のセンタデータに対して判定を行うことができ、判定エラー率を低減することができる。

図１は、本実施形態による受信回路の構成例を示す図である。 図２は、図１の等化回路の構成例を示す回路図である。 図３は、図１のサンプリング回路の構成例を示す回路図である。 図４（Ａ）はサンプリング回路の出力を示す図であり、図４（Ｂ）は判定帰還等化回路の出力を示す図である。 図５は、図１の判定帰還等化回路の構成例を示す図である。 図６（Ａ）はサンプリング回路の出力を示す図であり、図６（Ｂ）は判定帰還等化回路の出力を示す図である。 図７（Ａ）はサンプリング回路の出力を示す図であり、図７（Ｂ）は判定帰還等化回路の出力を示す図である。 図８は、図１の位相差演算回路の演算方法を説明するための図である。 図９（Ａ）〜（Ｄ）は、図１の位相検出回路の構成例を説明するための図である。 図１０は、図１の第１の位相調整回路の構成例を示す回路図である。 図１１は、図１の第１の位相調整回路の他の構成例を示す回路図である。 図１２（Ａ）〜（Ｃ）は、図１の受信回路の収束性を説明するための図である。 図１３（Ａ）〜（Ｆ）は、図１の受信回路の収束性のシミュレーション結果を示す図である。 図１４は、図１の受信回路の制御方法を示すフローチャートである。

図１は、本実施形態による受信回路の構成例を示す図である。受信回路は、例えば、集積回路チップ内又はチップ間（装置内又は装置間）でビットレートの高い信号を送受信する高速入出力Ｉ／Ｏ）回路の受信回路である。受信回路は、高データレートの入力データ信号Ｄｉを基にクロック信号及びデータを再生（ＣＤＲ：Clock and Data Recovery）する。

等化回路１０１は、等化係数Ｃｚを基に、入力データ信号Ｄｉを等化し、その等化した入力データ信号Ｄｉ１をサンプリング回路１０２に出力する。受信回路は、送信回路から伝送路を介して、入力データ信号Ｄｉを入力する。送信回路が２値のパルス信号を送信すると、伝送路の特性により、受信回路は、パルス信号の立ち上がり速度及び立ち下がり速度が遅い入力データ信号Ｄｉを入力する。等化回路１０１は、伝送路の特性を除去するように、入力データ信号Ｄｉを等化することにより、送信回路の送信パルス信号に近付けた入力データ信号Ｄｉ１を出力する。入力データ信号Ｄｉ１は、入力データ信号Ｄｉに対して、立ち上がり速度及び／又は立ち下がり速度が速い信号である。

図２は、図１の等化回路１０１の構成例を示す回路図である。図１はシングルエンド信号の例を示すが、図２の等化回路１０１は差動信号の例を示す。差動入力データ信号Ｄｉ及び／Ｄｉは、相互に位相が反転した信号である。差動入力データ信号Ｄｉ１及び／Ｄｉ１は、相互に位相が反転した信号である。等化回路１０１は、差動入力データ信号Ｄｉ及び／Ｄｉを入力し、差動入力データ信号Ｄｉ１及び／Ｄｉ１を出力する。

抵抗２０１は、電源電圧ノード及び入力データ信号／Ｄｉ１のノード間に接続される。抵抗２０２は、電源電圧ノード及び入力データ信号Ｄｉ１のノード間に接続される。ｎチャネル電界効果トランジスタ２０３は、ドレインが入力データ信号／Ｄｉ１のノードに接続され、ゲートが入力データ信号Ｄｉのノードに接続される。ｎチャネル電界効果トランジスタ２０４は、ドレインが入力データ信号Ｄｉ１のノードに接続され、ゲートが入力データ信号／Ｄｉのノードに接続される。可変抵抗２０５は、トランジスタ２０３のソース及びトランジスタ２０４のソース間に接続され、等化係数Ｃｚに応じて抵抗値が変化する。可変容量２０６は、トランジスタ２０３のソース及びトランジスタ２０４のソース間に接続され、等化係数Ｃｚに応じて容量値が変化する。定電流源２０７は、トランジスタ２０３及び２０４のソースの相互接続点とグランド電位ノードとの間に接続される。

図２では、等化回路１０１の例として、ＣＴＬＥ（Continuous Time Linear Equalizer）回路を示す。この回路は、差動入力トランジスタ２０３及び２０４のソース間の可変抵抗２０５により、低周波成分の利得を下げ、等価的に高周波成分を強調し、入力データ信号の高周波成分を復元する。強調する利得や周波数特性は、等化係数Ｃｚにより可変容量２０６の容量値及び／又は可変抵抗２０５の抵抗値を変えることにより調整される。

図１のサンプリング回路１０２は、入力データ信号Ｄｉ１に対して、第１のクロック信号ＣＫ１に同期してバウンダリデータＢｓをサンプリングし、第２のクロック信号ＣＫ２に同期してセンタデータＤｓ及びエラー用データＥｓをサンプリングする。

図３は、図１のサンプリング回路１０２の構成例を示す回路図である。スイッチ３０２は、第１のクロック信号ＣＫ１がハイレベルになると、入力データ信号Ｄｉ１のノードを容量３０４に接続し、第１のクロック信号ＣＫ１がローレベルになると、入力データ信号Ｄｉ１のノードを容量３０４から切り離す。スイッチ３０１は、第２のクロック信号ＣＫ２がハイレベルになると、入力データ信号Ｄｉ１のノードを容量３０３に接続し、第２のクロック信号ＣＫ２がローレベルになると、入力データ信号Ｄｉ１のノードを容量３０３から切り離す。オペアンプ３０６は、容量３０４の電圧を増幅して、バウンダリデータＢｓを出力する。オペアンプ３０５は、容量３０３の電圧を増幅して、センタデータＤｓ及びエラー用データＥｓを出力する。センタデータＤｓ及びエラー用データＥｓは、相互に同一のデータである。

クロック信号ＣＫ１及びＣＫ２は、相互に位相が反転した信号である。サンプリング回路１０２は、クロック信号ＣＫ１及びＣＫ２によりインターリーブ動作する。図４（Ａ）に示すように、サンプリング回路１０２は、クロック信号ＣＫ１の立ち上がりエッジに同期して、入力データ信号Ｄｉ１をタイミングＰ１でサンプリングすることによりバウンダリデータ４０１（Ｂｓ）を出力し、クロック信号ＣＫ２の立ち上がりエッジに同期して、入力データ信号Ｄｉ１をタイミングＰ２でサンプリングすることによりセンタデータＤｓを出力する。なお、インターリーブ数は、２に限定されるものではなく、２×ｎ（ｎは整数）での構成が可能であり、回路の動作速度に応じて決定される。また、図４（Ａ）では、２相クロック信号ＣＫ１及びＣＫ２の例を示したが、その周波数を１／２にした４相クロック信号を用いてもよい。

図４（Ａ）において、入力データ信号Ｄｉ１の波形は、横軸が時間を表し、縦軸が振幅値を示す。横軸の時間は、ユニットインターバル（ＵＩ）で示す。１ＵＩは、入力データ信号Ｄｉ１の１ビット時間であり、隣接する２個のデータバウンダリ時刻（データ遷移時刻）の間の時間である。１［ＵＩ］の周期のデータは、「１０１０１０・・・」のデータ遷移状態を示す。２［ＵＩ］の周期のデータは、「１１００１１００・・・」のデータ遷移状態を示す。タイミングＰ１は、隣接する２個のデータの境界のタイミングを示すバウンダリデータタイミングである。タイミングＰ２は、１個のデータのセンタのタイミングを示すセンタデータタイミングである。タイミングＰ１及びＰ２は、相互に０．５［ＵＩ］の位相差を有する。

図１の判定帰還等化回路（ＤＦＥ：Decision Feedback Equalizer）１０３は、等化係数Ｃｄを用いて、サンプリング回路１０２によりサンプリングされたセンタデータＤｓを等化及び２値判定し、２値のセンタデータＤｄを出力する。センタデータＤｄは、「０」又は「１」の２値である。例えば、データ「１」は振幅値が正のデータであり、データ「０」は振幅値が負のデータである。等化回路１０１は一次等化回路であり、判定帰還等化回路１０３は二次等化回路である。

図５は、図１の判定帰還等化回路１０３の構成例を示す図である。判定帰還等化回路１０３は、等化係数Ｃｄを入力し、第１の等化係数「＋Ｃｄ」を比較回路５０１に与え、第２の等化係数「−Ｃｄ」を比較回路５０２に与える。比較回路５０１は、センタデータＤｓと第１の等化係数「＋Ｃｄ」との比較結果を出力する。具体的には、比較回路５０１は、センタデータＤｓが第１の等化係数「＋Ｃｄ］より大きい場合にはデータ「１」を出力し、センタデータＤｓが第１の等化係数「＋Ｃｄ］より小さい場合にはデータ「０」を出力する。比較回路５０２は、センタデータＤｓと第２の等化係数「−Ｃｄ」との比較結果を出力する。具体的には、比較回路５０２は、センタデータＤｓが第２の等化係数「−Ｃｄ］より大きい場合にはデータ「１」を出力し、センタデータＤｓが第２の等化係数「−Ｃｄ］より小さい場合にはデータ「０」を出力する。セレクタ５０３は、フリップフロップ回路５０４に記憶されているデータが「１」の場合には、比較回路５０１の出力データを選択し、フリップフロップ回路５０４に記憶されているデータが「０」の場合には、比較回路５０２の出力データを選択し、２値データＤｄを出力する。フリップフロップ回路５０４は、セレクタ５０３の出力データＤｄを記憶する。すなわち、セレクタ５０３は、フリップフロップ回路５０４に記憶されている前回の出力データＤｄに応じて、比較回路５０１又は５０２の出力データを選択する。

図６（Ａ）は、図４（Ａ）に対応する図である。データ遷移６０１は、「１１００１１００・・・」のデータパターンにおいて、前回のデータ「１」から今回のデータ「１」又は「０」への遷移を示す。この場合、データ遷移６０１の中心振幅値４１１は、振幅値「０」より上に位置する。したがって、前回のデータが「１」の場合には、比較回路５０１は、第１の等化係数４１１（＝「＋Ｃｄ」）より大きい場合にはデータ「１」を出力し、第１の等化係数４１１（＝「＋Ｃｄ」）より小さい場合にはデータ「０」を出力する。

データ遷移６０２は、「１１００１１００・・・」のデータパターンにおいて、前回のデータ「０」から今回のデータ「１」又は「０」への遷移を示す。この場合、データ遷移６０２の中心振幅値４１３は、振幅値「０」より下に位置する。したがって、前回のデータが「０」の場合には、比較回路５０２は、第２の等化係数４１３（＝「−Ｃｄ」）より大きい場合にはデータ「１」を出力し、第２の等化係数４１３（＝「−Ｃｄ」）より小さい場合にはデータ「０」を出力する。

図５の判定帰還等化回路１０３は、１タップの判定帰還等化回路である。セレクタ５０３は、前回の出力データＤｄに応じて選択することにより、高速処理が可能になる。なお、判定帰還等化回路１０３は、１タップに限定されるものではなく、複数タップでも実現可能である。例えば、２タップの判定帰還等化回路１０３の場合は、４個の比較回路５０１，５０２等を設け、１ビット前と２ビット前の出力データＤｄに応じて、４個の比較回路５０１，５０２等の出力データのうちの１個を選択する。同様に、ｍタップの判定帰還等化回路１０３の場合は、２^m個の比較回路５０１及び５０２等が必要となる。

図６（Ａ）はサンプリング回路１０２の出力データを示す図であり、図６（Ｂ）は判定帰還等化回路１０３の出力データを示す図である。図６（Ｂ）に示すように、判定帰還等化回路１０３は、振幅値「０」の閾値４１２を用いて、データ遷移６０１及び６０２のデータを判定していることと等価になる。図６（Ａ）のタイミングＰ１のデータ４０１は、バウンダリデータＢｓである。図６（Ｂ）のタイミングＰ２のデータ４０３は、センタデータＤｄである。図６（Ａ）のセンタデータタイミングＰ２は、データのセンタ位相に位置するが、図６（Ｂ）のセンタデータタイミングＰ２のデータ４０３は、データのセンタ位相より遅れた位置（右側の位置）にずれている。これは、判定帰還等化回路１０３の等化処理によるものである。判定帰還等化回路１０３は、データのセンタ位相のサンプリングデータを判定すれば判定エラー率が低くなるが、ずれたタイミングＰ２のサンプリングデータ４０３を判定すれば判定エラー率が増加してしまう。そこで、センタデータ４０３のサンプリングタイミングＰ２を調整することにより、判定帰還等化回路１０３の判定エラー率を低減する方法を、以下、説明する。

図１の第１の比較回路１０４は、サンプリング回路１０２によりサンプリングされたバウンダリデータＢｓを２値判定し、２値のバウンダリデータを出力する。具体的には、第１の比較回路１０４は、バウンダリデータＢｓの振幅値が「０」より大きい場合には「１」を出力し、バウンダリデータＢｓの振幅値が「０」より小さい場合には「０」を出力する。

第２の比較回路１０５は、サンプリング回路１０２によりサンプリングされたエラー用データＥｓ（＝センタデータＤｓ）を閾値Ｃｅと比較し、２値のエラー用データを出力する。具体的には、第２の比較回路１０５は、エラー用データＥｓの絶対値が閾値Ｃｅより小さい場合にはエラー用データ「１」を出力し、エラー用データＥｓの絶対値が閾値Ｃｅより大きい場合にはエラー用データ「０」を出力する。

逆多重化回路１０６は、判定帰還等化回路１０３、第１の比較回路１０４及び第２の比較回路１０５の出力データを逆多重化し、それぞれセンタデータＤｏ、バウンダリデータＢｓ１及びエラー用データＥｓ１を出力する。すなわち、逆多重化回路１０６は、高周波数のシリアル信号を低周波数のパラレル信号に変換する。逆多重化回路１０６の出力データは、データレートが低くなるので、その後段の位相検出回路１０７、位相差演算回路１０９及び適応ロジック回路１１３は低速処理が可能になる。センタデータＤｏは、受信回路の出力データとなる。

図１の適応ロジック回路１１３は、センタデータＤｏ及びエラー用データＥｓ１を基に等化係数Ｃｚ、閾値Ｃｅ及び等化係数Ｃｄを演算し、等化係数Ｃｚ、閾値Ｃｅ及び等化係数Ｃｄを出力する。適応ロジック回路１１３は、例えばＬＭＳ（Least Mean Square）アルゴリズムなどで逐次的に等化係数Ｃｄなどの最適化を行う。例えば、適応ロジック回路１１３は、次式により、ｎ−１番目のサンプリングデータの等化係数Ｃｄ（ｎ−１）、ｎ番目のサンプリングデータのエラー用データＥｓ（ｎ）及びｎ−１番目のセンタデータＤｏ（ｎ−１）を用いて、ｎ番目のサンプリングデータの等化係数Ｃｄ（ｎ）を導出することができる。ここで、μは、ステップを示す。また、適応ロジック回路１１３は、等化係数Ｃｄと同様に、等化係数Ｃｚを演算する。
Ｃｄ（ｎ）＝Ｃｄ（ｎ−１）−μ×Ｅｓ１（ｎ）×Ｄｏ（ｎ−１）

図７（Ａ）は、図６（Ａ）に対応し、サンプリング回路１０２の出力を示す図である。バウンダリデータ４０１は、データ遷移６０１及び６０２が振幅値「０」でクロスするゼロクロス点の位相に位置する。そのゼロクロス点付近のデータ遷移６０１及び６０２の実線部分は、直線に近似することができる。ここで、第１の等化係数４１１は、等化係数Ｃｄであり、既知の値である。ここで、データ遷移６０１及び６０２の実線部分の直線の傾きは、スルーレート（波形の傾き）である。したがって、その直線の傾きが分かれば、その直線の傾き及び等化係数Ｃｄを基に位相差７０２を算出することができる。

図７（Ｂ）は、図６（Ｂ）に対応し、判定帰還等化回路１０３の出力を示す図であり、センタデータ４０３は、上記のように、判定帰還等化回路１０３の等化処理により、データのセンタ位相に対して位相差７０２のずれを有する。この位相差７０２は、上記のように、直線の傾き及び等化係数Ｃｄを基に算出することができる。センタデータ４０３の位相を位相差７０２だけ早めることにより、データのセンタ位相のセンタデータ４０２を得ることが可能になる。判定帰還等化回路１０３は、データセンタ位相のセンタデータ４０２を判定することにより、判定エラー率を低減することができる。

図１の位相差演算回路１０９は、上記の位相差７０２を演算する。具体的には、位相差演算回路１０９は、判定帰還等化回路１０３の等化係数Ｃｄ、エラー用データＥｓ１及びセンタデータＤｏを基に、判定帰還等化回路１０３の出力データの位相差Ｓｈを演算する。位相差Ｓｈは、図７（Ｂ）の位相差７０２に対応する。

図８は、図７（Ａ）に対応し、図１の位相差演算回路１０９の演算方法を説明するための図である。位相差演算回路１０９は、サンプリングタイミングＰ２において、データ遷移６０１及び６０２の直線近似のクロスポイント８０１及び８０２を検出する。タイミングＰ２の０．５［ＵＩ］後では、データ遷移６０１及び６０２が振幅値「０」でクロスする。データ遷移６０１及び６０２の上記のクロスポイント８０１及び８０２を通る実線部分は、直線に近似することができる。適応ロジック回路１１３が閾値Ｃｅを変化させ、第２の比較回路１０５がエラー用データＥｓ（センタデータＤｓ）の絶対値と閾値Ｃｅとの比較を行い、位相差演算回路１０９は第２の比較回路１０５の比較結果を入力する。その結果、位相差演算回路１０９は、タイミングＰ２のセンタデータＤｓが＋Ｃｓ〜−Ｃｓの範囲内にあるか否かを知ることができる。閾値Ｃｓを変えることにより、位相差演算回路１０９は、クロスポイント８０１及び８０２の振幅値を知ることができる。閾値Ｃｓは、適応ロジック回路１１３のエラーモニタ用の閾値と併用可能である。

例えば、クロスポイント８０１の振幅値は、「０．４２」として検出される。また、位相差演算回路１０９は、適応ロジック回路１１３から等化係数Ｃｄとして「０．２２」を入力する。この場合、クロスポイント８０１及びその０．５［ＵＩ］後のゼロクロスポイントを結ぶ実線の直線のスルーレート（傾き）は、０．４２／０．５＝０．８４として、位相差演算回路１０９により演算される。次に、位相差演算回路１０９は、０．２２／０．８４＝０．２６の演算により位相差７０２（Ｓｈ）を演算する。

具体的には、位相差演算回路１０９は、例えば以下の演算を行うことにより、位相差Ｓｈを導出する。ここで、Ｃｄは等化係数であり、ＡＣはクロスポイント８０１又は８０２の振幅値の絶対値である。
Ｓｈ＝Ｃｄ／（２×ＡＣ）

図１の位相検出回路１０７は、センタデータＤｏ及びバウンダリデータＢｓ１を入力し、センタデータＤｏ及びバウンダリデータＢｓ１を基に入力データ信号Ｄｉの位相情報ＵＤを検出して出力する。

図９（Ａ）は、図１の位相検出回路１０７の構成例を示す回路図である。位相検出回路１０７は、排他的論理和（ＸＯＲ）回路９０１及び９０２を有する。図９（Ｃ）及び（Ｄ）に示すように、センタデータＤｏ［０］は、第１のサイクルのセンタデータＤｏである。センタデータＤｏ［１］は、その次の第２のサイクルのセンタデータＤｏである。バウンダリデータＢｓ１［０］は、センタデータＤｏ［０］及びＤｏ［１］の間のバウンダリデータＢｓ１である。排他的論理和回路９０１は、センタデータＤｏ［１］及びバウンダリデータＢｓ１［０］の排他的論理和データをビットＵＰとして出力する。排他的論理和回路９０２は、センタデータＤｏ［０］及びバウンダリデータＢｓ１［０］の排他的論理和データをビットＤＮとして出力する。位相検出回路１０７は、図９（Ｂ）に示すように、データＤｏ［０］、Ｄｏ［１］及びＢｓ１［０］を入力し、２ビット位相データＵＰ及びＤＮを出力する。２ビット位相データＵＰ及びＤＮは、図１の位相情報ＵＤに対応する。

図９（Ｃ）は、ダウンダリデータＢｓ１［０］の位相がバウンダリ位相（データ遷移位相）より早い場合の例を示す図である。例えば、センタデータＤｏ［０］及びバウンダリデータＢｓ１［０］が「１」であり、その次のセンタデータＤｏ［１］が「０」である。この場合は、ダウンダリデータＢｓ１［０］の位相がバウンダリ位相（データ遷移位相）より早いので、サンプリング位相を遅らせるため、「１」のダウンビットＤＮが出力される。

図９（Ｄ）は、ダウンダリデータＢｓ１［０］の位相がバウンダリ位相（データ遷移位相）より遅い場合の例を示す図である。例えば、センタデータＤｏ［０］が「０」であり、バウンダリデータＢｓ１［０］及びその次のセンタデータＤｏ［１］が「１」である。この場合は、ダウンダリデータＢｓ１［０］の位相がバウンダリ位相（データ遷移位相）より遅いので、サンプリング位相を早めるため、「１」のアップビットＵＰが出力される。

以上のように、位相検出回路１０７は、データ値の変化があったときにバウンダリデータＢｓ１［０］がその前のセンタデータＤｏ［０］又はその後のセンタデータＤｏ［１］のどちらと同じかにより位相のずれを検出する。なお、図９（Ａ）〜（Ｄ）では、連続する２ビットデータ間の構成のみ示しているが、実際には逆多重化回路１０６により複数ビットのデータとなっており、それぞれのデータ間で位相検出を行う。

図１のフィルタ１０８は、ローパスフィルタであり、位相検出回路１０７により検出された位相情報ＵＤをローパスフィルタリングし、位相情報Ｐｈを出力する。フィルタ１０８は、高周波ノイズを除去し、平均化した位相情報Ｐｈを出力することができる。フィルタ１０８を用いることにより、位相情報Ｐｈの急激な変化を防止し、位相情報Ｐｈの変化を緩やかにすることができる。

第１の位相調整回路１１１は、位相情報Ｐｈに応じて、基準クロック信号ＣＫを用いて第１のクロック信号ＣＫ１の位相を調整する。上記のアップビットＵＰが「１」である場合には、第１のクロック信号ＣＫ１の位相が早くなるように制御される。上記のダウンビットＤＮが「１」である場合には、第１のクロック信号ＣＫ１の位相が遅くなるように制御される。これにより、図９（Ｃ）及び（Ｄ）のバウンダリデータＢｓ１［０］の位相がバウンダリ位相（データ遷移位相）に一致するように制御される。

減算器１１０は、位相情報Ｐｈと０．５［ＵＩ］とを加算し、その加算結果から位相差Ｓｈを減算することにより、位相情報Ｐｈ１を出力する。第２の位相調整回路１１２は、位相情報Ｐｈ１に応じて、基準クロック信号ＣＫを用いて第２のクロック信号ＣＫ２の位相を調整する。上記と同様に、上記のアップビットＵＰが「１」である場合には、第２のクロック信号ＣＫ２の位相が早くなるように制御される。上記のダウンビットＤＮが「１」である場合には、第２のクロック信号ＣＫ２の位相が遅くなるように制御される。また、図４（Ａ）に示すように、センタデータ位相Ｐ２は、バウンダリデータ位相Ｐ１に対して０．５［ＵＩ］遅れた位相であるので、減算器１１０は０．５［ＵＩ］を加算する。また、位相差Ｓｈは、図７（Ｂ）の位相差７０２に対応する。図７（Ｂ）に示すように、減算器１１０は位相差７０２（Ｓｈ）減算することにより、センタデータ４０３の位相を適切なセンタデータ４０２の位相に変更することができる。

図４（Ａ）において、第１のクロック信号ＣＫ１及び第２のクロック信号ＣＫ２は位相調整前のクロック信号の例を示し、第１のクロック信号ＣＫ１ａ及び第２のクロック信号ＣＫ２ａは位相調整後のクロック信号の例を示す。位相調整前では、第２のクロック信号ＣＫ２は、第１のクロック信号ＣＫ１に対して０．５［ＵＩ］遅れている。ここで、位相差演算回路１０９により位相差Ｓｈが演算された場合、位相調整後の第１のクロック信号ＣＫ１ａは、位相調整前の第１のクロック信号ＣＫ１と位相が同じである。これに対し、位相調整後の第２のクロック信号ＣＫ２ａは、位相調整前の第２のクロック信号ＣＫ２に対して位相差Ｓｈ進んだ位相に調整される。位相調整後、サンプリング回路１０２は、第１のクロック信号ＣＫ１ａの立ち上がり位相Ｐ１に同期してバウンダリデータＢｓをサンプリングし、第２のクロック信号ＣＫ２ａの立ち上がり位相Ｐ３に同期してセンタデータＤｓ及びエラー用データＥｓをサンプリングする。

図４（Ｂ）は、図７（Ｂ）に対応し、位相調整後の第１のクロック信号ＣＫ１ａ及び第２のクロック信号ＣＫ２ａによりサンプリングした場合の判定帰還等化回路１０３の出力例を示す図である。判定帰還等化回路１０３は、位相Ｐ３でサンプリングされたセンタデータ４０２の判定を行う。センタデータ４０２は、センタ位相Ｐ３に調整されているので、判定帰還等化回路１０３の判定エラー率を低減することができる。

図１０は、図１の第１の位相調整回路１１１の構成例を示す回路図である。第１の位相調整回路１１１は、可変遅延回路により構成される。複数のバッファの直列接続回路１００１は、遅延回路であり、基準クロック信号ＣＫを遅延する。セレクタ１００２は、位相情報Ｐｈに応じて、複数のバッファ１００１のうちのいずれかの出力信号を選択し、第１のクロック信号ＣＫ１を出力する。第１のクロック信号ＣＫ１は、位相情報Ｐｈに応じた遅延時間だけ基準クロック信号ＣＫを遅延した信号になる。

図１１は、図１の第１の位相調整回路１１１の他の構成例を示す回路図である。第１の位相調整回路１１１は、位相補間回路により構成される。４相基準クロック信号ＣＫ０，ＣＬ９０，ＣＬ１８０，ＣＬ２７０は、図１の基準クロック信号ＣＫに対応する。クロック信号ＣＫ０は０度の位相のクロック信号であり、クロック信号ＣＬ９０は９０度の位相のクロック信号であり、クロック信号ＣＬ１８０は１８０度の位相のクロック信号であり、クロック信号ＣＬ２７０は２７０度の位相のクロック信号である。差動アンプ１１０１は、電流源１１０３に接続され、差動クロック信号ＣＬ０及びＣＬ１８０を増幅し、ノードＮ１及びＮ２の差動クロック信号を出力する。差動アンプ１１０２は、電流源１１０４に接続され、差動クロック信号ＣＬ９０及びＣＬ２７０を増幅し、ノードＮ１及びＮ２の差動クロック信号を出力する。差動アンプ１１０５は、ノードＮ１及びＮ２の差動クロック信号を増幅し、差動クロック信号ＣＫ１及び／ＣＫ１を出力する。差動クロック信号ＣＫ１及び／ＣＫ１は、相互に位相が反転した信号であり、図１の第１のクロック信号ＣＫ１に対応する。

電流源１１０３及び１１０４は、位相情報Ｐｈに応じて、電流比が制御される。この電流比に応じた重み付けで、差動アンプ１１０１の出力信号と差動アンプ１１０２の出力信号とがノードＮ１及びＮ２で加算される。

電流源１１０３及び１１０４の電流比が１：０の場合、第１のクロック信号ＣＫ１は、０度のクロック信号ＣＬ０と同じ位相になる。また、第１のクロック信号／ＣＫ１は、１８０度のクロック信号ＣＬ１８０と同じ位相になる。

また、電流源１１０３及び１１０４の電流比が０：１の場合、第１のクロック信号ＣＫ１は、９０度のクロック信号ＣＬ９０と同じ位相になる。また、第１のクロック信号／ＣＫ１は、２７０度のクロック信号ＣＬ２７０と同じ位相になる。

上記のように、位相情報Ｐｈに応じて、電流源１１０３及び１１０４の電流比を制御することにより、０度〜３６０度の任意の位相の第１のクロック信号ＣＫ１又は／ＣＫ１を生成することができる。

上記では、第１の位相調整回路１１１の構成を例に説明したが、第２の位相調整回路１１２の構成も第１の位相調整回路１１１の構成と同様である。

図１２（Ａ）〜（Ｃ）は、図１の受信回路の収束性を説明するための図である。図１２（Ａ）は判定帰還等化回路１０３の等化係数Ｃｄが小さい場合を示し、図１２（Ｂ）は判定帰還等化回路１０３の等化係数Ｃｄが最適値である場合を示し、図１２（Ｃ）は判定帰還等化回路１０３の等化係数Ｃｄが大きい場合を示す。等化係数Ｃｄは、サンプリング位相において、データ遷移６０１及び６０２で囲まれる領域の振幅方向の開口が最大となるように調整される。すなわち、サンプリング位相毎に収束する等化係数Ｃｄが異なる。逆に言えば、等化係数Ｃｄ毎に収束する位相が異なるとも言える。等化係数Ｃｄが収束する位相を係数収束位相１２０１として示す。位相１２０２は、その時のスルーレートから計算され、シフトされたサンプリング位相を示す。図１２（Ａ）の等化係数Ｃｄが小さい時、データ遷移６０２の波形の立ち上がりのスルーレートが小さく、サンプリング位相１２０２が係数収束位相１２０１より左となり、等化係数Ｃｄがアップ方向に制御される。図１２（Ｃ）の等化係数Ｃｄが大きい時は、その逆で、データ遷移６０１の波形の立ち下がりのスルーレートが小さく、サンプリング位相１２０２が係数収束位相１２０１より右となり、等化係数Ｃｄがダウン方向に制御される。最終的には、図１２（Ｂ）のように、データ遷移６０２の波形の立ち上がりとデータ遷移６０１の波形の立ち下がりのスルーレートが等しくなる位相１２０１及び１２０２に収束するので、安定的に動作する。図１２（Ｂ）では、データ遷移６０１及び６０２で囲まれる領域の開口の面積が最大となる位相１２０２及び等化係数Ｃｄに収束する。

図１３（Ａ）〜（Ｆ）は、図１２（Ａ）〜（Ｃ）に対応し、図１の受信回路の収束性のシミュレーション結果を示す図であり、それぞれ等化係数Ｃｄが０、０．１、０．２、０．３、０．４、０．５の場合を示す。係数収束位相ＡＡでサンプリングすると、等化係数ＣｄのアップＵＰ及びダウンＤＮの遷移確率が等しくなり、収束する。位相差演算回路１０９を設けない場合、図１３（Ｃ）の等化係数Ｃｄが０．２の状態で収束する。この場合、図６（Ｂ）と同様に、係数収束位相ＡＡがセンタ位相より遅れているので、判定エラー率が高くなってしまう。

これに対し、位相差演算回路１０９を設けた場合には、図１３（Ａ）〜（Ｄ）の等化係数Ｃｄが０．１〜０．３の場合には、等化係数ＣｄがアップＵＰに制御され、図１３（Ｆ）の等化係数が０．５の場合には、等化係数ＣｄがダウンＤＮに制御される。等化係数Ｃｄが小さいときのサンプリング位相では、等化係数ＣｄはアップＵＰに制御され、等化係数Ｃｄが大きい時のサンプリング位相では、等化係数ＣｄはダウンＤＮに制御される。最終的には、図１３（Ｅ）の等化係数Ｃｄが０．４の状態に収束し、図４（Ｂ）のように、判定エラー率が低くなる。

図１４は、図１の受信回路の制御方法を示すフローチャートである。ステップＳ１４０１では、受信回路の電源がオンになる。次に、ステップＳ１４０２では、適応ロジック回路１１３は、等化回路１０１の等化係数Ｃｚの最適化のためのフィードバック処理により、等化回路１０１の等化係数Ｃｚを収束させる。この時、適応ロジック回路１１３は、位相差演算回路１０９のスルーレート計算用にモニタするデータにおいて線形性がよくなるように等化係数を収束させることにより、位相差Ｓｈの検出精度を向上させることができる。なお、等化回路１０１の等化は、上記の直線近似の精度をより向上させるために、「１０１０」の周期のデータの等化精度までは必要ないが、「００１１」及び「１１００」の周期のデータの等化精度があることが好ましい。

等化係数Ｃｚの収束後、ステップＳ１４０３では、位相差演算回路１０９は、スルーレートの計算を行う。その後、ステップＳ１４０４では、適応ロジック回路１１３は、判定帰還等化回路１０３の等化係数Ｃｄの最適化処理を開始し、等化係数Ｃｄを生成する。

等化係数Ｃｄが更新されると、ステップＳ１４０５では、第２の位相調整回路１１２は、位相差演算回路１０９により演算された位相差Ｓｈに応じて、第２のクロック信号ＣＫ２の位相を調整し、サンプリング回路１０２はセンタデータＤｓ及びエラー用データＥｓのサンプリング位相を変更する。その後、ステップＳ１４０４の処理に戻る。

ステップＳ１４０４において、適応ロジック回路１１３が等化回路１０１の等化係数Ｃｚを更新した場合、ステップＳ１４０２の処理に戻る。

本実施形態の制御方法は、上記の制御方法に限定されない。例えば、ステップＳ１４０２の等化回路１０１の等化係数Ｃｚの最適化処理は初期動作時に行い、それ以降はエラーが発生するまで等化回路１０１の等化係数Ｃｚの更新を行わないようにしてもよい。適応ロジック回路１１３は、ステップＳ１４０４の判定帰還等化回路１０３の等化係数Ｃｄの最適化処理において、エラーが発生した場合には、ステップＳ１４０２に戻り、等化回路１０１の等化係数Ｃｚの更新を行う。

また、初期動作時に、トレーニングシーケンスとして、等化回路１０１は、「００１１」又は「１１００」の特定データパターンを含む入力データ信号Ｄｉを入力することが好ましい。入力データ信号Ｄｉとして、スルーレートの検出に有利な「００１１」又は「１１００」のデータパターンを多く入力することにより、初期動作のキャリブレーションに要する時間を短縮することができる。入力データ信号Ｄｉは、検出精度を向上させるために特定のデータパターンを多く含むことが好ましいが、これに限定されるものではない。

本実施形態によれば、位相差演算回路１０９により演算された位相差Ｓｈを基に第２のクロック信号ＣＫ２の位相を調整することにより、適切な位相のセンタデータＤｓに対して判定を行うことができ、判定エラー率を低減することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０１ 等化回路
１０２ サンプリング回路
１０３ 判定帰還等化回路
１０４ 第１の比較回路
１０５ 第２の比較回路
１０６ 逆多重化回路
１０７ 位相検出回路
１０８ フィルタ
１０９ 位相差演算回路
１１０ 減算器
１１１ 第１の位相調整回路
１１２ 第２の位相調整回路
１１３ 適応ロジック回路

Claims (9)

1. 入力データ信号に対して、第１のクロック信号に同期してバウンダリデータをサンプリングし、第２のクロック信号に同期してセンタデータをサンプリングするサンプリング回路と、
   等化係数を用いて、前記サンプリング回路によりサンプリングされたセンタデータを等化及び２値判定する判定帰還等化回路と、
   前記サンプリング回路によりサンプリングされたバウンダリデータを２値判定する第１の比較回路と、
   前記判定帰還等化回路及び前記第１の比較回路の出力データを基に前記入力データ信号の位相情報を検出する位相検出回路と、
   前記判定帰還等化回路の等化係数を基に前記判定帰還等化回路の出力データの位相差を演算する位相差演算回路と、
   前記位相検出回路により検出された位相情報を基に前記第１のクロック信号の位相を調整する第１の位相調整回路と、
   前記位相検出回路により検出された位相情報及び前記位相差演算回路により演算された位相差を基に前記第２のクロック信号の位相を調整する第２の位相調整回路と
   を有することを特徴とする受信回路。
2. さらに、前記サンプリング回路によりサンプリングされたセンタデータを閾値と比較する第２の比較回路を有し、
   前記位相差演算回路は、前記判定帰還等化回路の等化係数及び前記第２の比較回路の比較結果を基に前記判定帰還等化回路の出力データの位相差を演算することを特徴とする請求項１記載の受信回路。
3. 前記等化係数は、第１の等化係数及び第２の等化係数を有し、
   前記判定帰還等化回路は、前回の出力データに応じて、前記サンプリング回路によりサンプリングされたセンタデータと前記第１の等化係数との比較結果、又は前記サンプリング回路によりサンプリングされたセンタデータと前記第２の等化係数との比較結果を出力することを特徴とする請求項１又は２記載の受信回路。
4. 初期動作時に、前記サンプリング回路は、特定データパターンを含む入力データ信号を入力することを特徴とする請求項１〜３のいずれか１項に記載の受信回路。
5. さらに、入力データ信号を等化する等化回路を有し、
   前記サンプリング回路は、前記等化回路により等化された入力データ信号を入力することを特徴とする請求項１〜４のいずれか１項に記載の受信回路。
6. さらに、前記位相検出回路により検出された位相情報をフィルタリングするフィルタを有し、
   前記第１の位相調整回路は、前記フィルタによりフィルタリングされた位相を基に前記第１のクロック信号の位相を調整し、
   前記第２の位相調整回路は、前記フィルタによりフィルタリングされた位相及び前記位相差演算回路により演算された位相差を基に前記第２のクロック信号の位相を調整することを特徴とする請求項１〜５のいずれか１項に記載の受信回路。
7. さらに、前記判定帰還等化回路の出力データを基に前記判定帰還等化回路の等化係数を演算する適応ロジック回路を有することを特徴とする請求項１〜６のいずれか１項に記載の受信回路。
8. さらに、前記判定帰還等化回路及び前記第１の比較回路の出力データを逆多重化する逆多重化回路を有し、
   前記位相検出回路は、前記逆多重化回路の出力データを基に前記入力データ信号の位相情報を検出することを特徴とする請求項１〜７のいずれか１項に記載の受信回路。
9. 入力データ信号に対して、第１のクロック信号に同期してバウンダリデータをサンプリングし、第２のクロック信号に同期してセンタデータをサンプリングするサンプリング回路と、
   等化係数を用いて、前記サンプリング回路によりサンプリングされたセンタデータを等化及び２値判定する判定帰還等化回路と、
   前記サンプリング回路によりサンプリングされたバウンダリデータを２値判定する第１の比較回路と、
   前記判定帰還等化回路及び前記第１の比較回路の出力データを基に前記入力データ信号の位相情報を検出する位相検出回路とを有する受信回路の制御方法であって、
   前記判定帰還等化回路の等化係数を基に前記判定帰還等化回路の出力データの位相差を演算し、
   前記位相検出回路により検出された位相情報を基に前記第１のクロック信号の位相を調整し、
   前記位相検出回路により検出された位相情報及び前記演算された位相差を基に前記第２のクロック信号の位相を調整することを特徴とする受信回路の制御方法。

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