TWI542156B

TWI542156B - 時脈資料回復電路與方法以及等化訊號分析電路與方法

Info

Publication number: TWI542156B
Application number: TW103116492A
Authority: TW
Inventors: 吳佩熹
Original assignee: 瑞昱半導體股份有限公司
Priority date: 2014-05-09
Filing date: 2014-05-09
Publication date: 2016-07-11
Also published as: US9225504B2; TW201543819A; US20150326384A1

Description

時脈資料回復電路與方法以及等化訊號分析電路與方法

本發明是關於時脈資料回復（clock data recovery，CDR）電路與方法以及等化訊號分析電路與方法，尤其是關於基於輸入訊號的振幅極大值，來完成時脈資料回復以及分析訊號等化器之等化訊號的電路與方法。

請參閱圖1A及圖1B，其係習知利用時脈clk取樣輸入訊號D_in 之波形示意圖。圖1A及圖1B中時脈clk對輸入訊號D_in 的每筆輸入資料產生2個取樣結果，理想的情況是，時脈clk的上升緣（rising edge）取樣在輸入訊號D_in 的每一個單元間隔（unit interval，UI）（每一單元間隔對應一筆輸入資料）的中間位置，而下降緣（falling edge）則取樣在單元間隔的邊緣位置，如此一來便可得到相對準確的取樣結果。傳統上會以亞力山大相位偵測器（Alexander phase detector）來判斷時脈clk相較於輸入訊號D_in 為領先或者落後。如圖1A所示，時脈clk的其中一個上升緣取樣得到資料D＜n＞，n為正整數，但是其緊鄰的下降緣卻未取樣在單元間隔的邊緣，而是取樣在下一個單元間隔，因此亞力山大相位偵測器經由邏輯判斷及低通濾波器取平均值後，可判斷出時脈clk落後（late）於輸入訊號D_in ，所以必須提前時脈clk的相位；另一種情況，如圖1B所示，時脈clk的其中一個上升緣取樣得到資料D＜n＞，但是其緊鄰的下降緣卻未取樣在單元間隔的邊緣，而是取樣在同一個單元間隔，此時亞力山大相位偵測器判斷出時脈clk領先（early）於輸入訊號D_in ，所以必須延遲時脈clk的相位。請參閱圖2，其係習知輸入資料之眼圖（eye diagram）與時脈clk之關係圖。經調整後，時脈clk與輸入訊號D_in 已達到理想之相位關係，也就是時脈clk的上升緣取樣在輸入訊號D_in 的一個單元間隔的中心位置，而時脈clk的下降緣取樣在輸入訊號D_in 的一個單元間隔的邊緣位置，理論上此時所取樣到的資料為相對準確的資料。然而，大多數的時候，由於資料接收端受到干擾，導致取樣電路所看到的輸入訊號D_in 的波形並非對稱，也就是每一單元間隔所對應的一筆輸入資料，其振幅的極大值並非落於該單元間隔的中間位置，導致時脈clk的上升緣並非取樣在輸入訊號D_in 的振幅極大處。舉例來說，如圖2所示，每筆輸入資料的極大振幅落於該單元間隔的偏右位置（如圖中的虛線框選所示），如此一來即便時脈clk取樣在每個單元間隔的中間位置，但卻不是如理想中的取樣在輸入訊號D_in 的振幅極大處，造成取樣正確率降低、位元錯誤率（bit error rate，BER）上升。

請參閱圖3，其係習知判斷輸入訊號D_in 之振幅極大值位置的示意圖。在正規的取樣位置（取樣值h(τ)）之前後各距離時間T_b 處再取樣一次，而分別得到取樣值h(τ-T_b )及h(τ+T_b )，T_b 為連續兩個取樣點時間間隔的一半，藉由比較兩取樣值即可得知取樣時脈與輸入訊號D_in 的對應關係。當h(τ-T_b )=h(τ+T_b )時，代表取樣時脈的取樣點對準輸入訊號D_in 的振幅極大處；若h(τ-T_b )＞h(τ+T_b )，代表取樣時脈落後，必須提前取樣時脈才能取樣在輸入訊號D_in 的振幅極大處；若h(τ-T_b )＜h(τ+T_b )，代表取樣時脈領先，必須延遲取樣時脈才能取樣在輸入訊號D_in 的振幅極大處。此種架構每筆資料需要比較多的振幅資訊，通常需要使用2位元（四個準位）以上，甚至一般應用常取到4位元以上，因而大幅增加電路的面積及複雜度，使電路更加耗電。再者，當輸入訊號D_in 受到干擾而呈現非對稱的波形時，此方法便無法找到振幅的極大處，最終也會導致位元錯誤率上升。

鑑於先前技術之不足，本發明之一目的在於提供一種時脈資料回復電路與方法以及一種等化訊號分析電路與方法，以降低位元錯誤率以及提升等化器之功效。

本發明揭露了一種時脈資料回復電路，用來依據一參考時脈取樣一輸入訊號以產生複數取樣結果，包含：一時脈產生電路，用來依據該參考時脈產生一第一取樣時脈及一第二取樣時脈，該第一取樣時脈及該第二取樣時脈之相位差大於零且小於該輸入訊號之一單元間隔的二分之一，每一單元間隔對應一輸入資料；一取樣電路，耦接該時脈產生電路及該輸入訊號，用來依據該第一取樣時脈及該第二取樣時脈對該輸入訊號之連續單元間隔做取樣，每一單元間隔分別對應該第一取樣時脈及該第二取樣時脈產生一第一取樣結果及一第二取樣結果；一比較電路，耦接該取樣電路，用來比較該第一取樣結果及該第二取樣結果以產生一比較結果；以及一判斷電路，耦接該比較電路，用來依據該比較結果及該輸入資料產生一調整訊號；其中，該時脈產生電路依據該調整訊號調整該第一取樣時脈及該第二取樣時脈，使每一單元間隔之兩筆取樣結果的至少其中之一實質上對應該輸入訊號於該單元間隔之振幅極大處。

本發明另揭露了一種時脈資料回復方法，用來依據一參考時脈取樣一輸入訊號以產生複數取樣結果，包含：依據該參考時脈產生一第一取樣時脈及一第二取樣時脈，該第一取樣時脈及該第二取樣時脈之相位差大於零且小於該輸入訊號之一單元間隔的二分之一，每一單元間隔對應一輸入資料；依據該第一取樣時脈及該第二取樣時脈對該輸入訊號之連續單元間隔做取樣，每一單元間隔分別對應該第一取樣時脈及該第二取樣時脈產生一第一取樣結果及一第二取樣結果；比較該第一取樣結果及該第二取樣結果以產生一比較結果；依據該比較結果及該輸入資料產生一調整訊號；以及依據該調整訊號調整該第一取樣時脈及該第二取樣時脈，使每一單元間隔之兩筆取樣結果的至少其中之一實質上對應該輸入訊號於該單元間隔之振幅極大處。

本發明另揭露了一種等化訊號分析電路，用來判斷一等化器所產生之一等化訊號以產生一判斷結果，該判斷結果反應該等化器之等化程度，該等化訊號分析電路包含：一時脈產生電路，用來依據一參考時脈產生一第一取樣時脈及一第二取樣時脈，該第一取樣時脈及該第二取樣時脈之相位差大於零且小於該等化訊號之一單元間隔的二分之一，每一單元間隔對應一輸入資料；一取樣電路，耦接該時脈產生電路及該等化訊號，用來依據該第一取樣時脈及該第二取樣時脈對該等化訊號之連續單元間隔做取樣，每一單元間隔分別對應該第一取樣時脈及該第二取樣時脈產生一第一取樣結果及一第二取樣結果；一比較電路，耦接該取樣電路，用來比較該第一取樣結果及該第二取樣結果以產生一比較結果；以及一判斷電路，耦接該比較電路，用來依據該比較結果及該輸入資料產生該判斷結果。

本發明另揭露了一種等化訊號分析方法，用來判斷一等化器所產生之一等化訊號以產生一判斷結果，該判斷結果反應該等化器之等化程度，該等化訊號分析電路包含：依據一參考時脈產生一第一取樣時脈及一第二取樣時脈，該第一取樣時脈及該第二取樣時脈之相位差大於零且小於該等化訊號之一單元間隔的二分之一，每一單元間隔對應一輸入資料；依據該第一取樣時脈及該第二取樣時脈對該等化訊號之連續單元間隔做取樣，每一單元間隔分別對應該第一取樣時脈及該第二取樣時脈產生一第一取樣結果及一第二取樣結果；比較該第一取樣結果及該第二取樣結果以產生一比較結果；以及依據該比較結果及該輸入資料產生該判斷結果。

本發明之時脈資料回復電路與方法能夠基於輸入訊號D_in 的極大振幅來取樣，以降低位元錯誤率。相較於習知技術，本發明的時脈資料回復電路與方法動態調整取樣的位置，藉由取樣在輸入訊號D_in 的振幅極大處，以得到較高的取樣準確度，進而降低位元錯誤率。另一方面，本發明的等化訊號分析電路與方法能夠分析經等化處理後的訊號是否有等化過度（over-equalized）或等化不足（under-equalized）的情形，進而產生分析結果供等化器據以調整增益。

有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。

以下說明內容之技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。

本發明之揭露內容包含時脈資料回復電路與方法以及等化訊號分析電路與方法。該裝置與方法可應用於資料訊號之接收端，在實施為可能的前提下，本技術領域具有通常知識者能夠依本說明書之揭露內容來選擇等效之元件或步驟來實現本發明，亦即本發明之實施並不限於後敘之實施例。由於本發明之時脈資料回復電路以及等化訊號分析電路所包含之部分元件單獨而言可能為已知元件，因此在不影響該裝置發明之充分揭露及可實施性的前提下，以下說明對於已知元件的細節將予以節略。此外，本發明之時脈資料回復方法可藉由本發明之時脈資料回復電路或其等效裝置來執行，以及本發明之等化訊號分析方法可藉由本發明之等化訊號分析電路或其等效裝置來執行，在不影響該方法發明之充分揭露及可實施性的前提下，以下方法發明之說明將著重於步驟內容而非硬體。

請參閱圖4，其係本發明時脈資料回復電路之一實施例的功能方塊圖。時脈資料回復電路400包含時脈產生電路410、取樣電路420、比較電路430以及判斷電路440。時脈產生電路410依據參考時脈clk產生取樣時脈clka及取樣時脈clkb。取樣電路420耦接時脈產生電路410，利用取樣時脈clka及取樣時脈clkb對輸入訊號D_in 取樣，分別產生取樣結果E＜n＞及取樣結果D＜n＞，n為正整數。比較電路430耦接取樣電路420，比較取樣結果E＜n＞及取樣結果D＜n＞的大小關係並產生比較結果A＜n＞。判斷電路440耦接比較電路430及輸入訊號D_in ，依據比較結果A＜n＞及輸入訊號D_in 產生調整訊號Ctrl，時脈產生電路410再依據調整訊號Ctrl調整參考時脈clk，以使得取樣時脈clka及取樣時脈clkb的相位提前或延遲。

請參閱圖5，其係本發明時脈產生電路410之一實施例的電路圖。時脈產生電路410包含相位調整電路510、反相器（Inverter，或稱反閘（NOT gate））520、522、530及532以及電容524及534。相位調整電路510依據調整訊號Ctrl調整參考時脈clk，以提前或延遲參考時脈clk的相位，調整後的參考時脈clk經過上下兩路的延遲後分別產生取樣時脈clka及取樣時脈clkb。上面一路串接的反相器520及522，訊號經過連續兩個反相器後與原本的準位相同，而反相器520及反相器522中間透過電容524（具有電容值C_a ）耦接至地，訊號對電容524充電時便產生延遲；下方一路包含相同的元件，但電容534的電容值C_b 與電容524的電容值C_a 不相等，因此時脈產生電路410的上下兩路對訊號的延遲時間不同，造成取樣時脈clka及取樣時脈clkb產生相位差。接下來將以取樣時脈clka領先取樣時脈clkb為例對本發明做說明。在一個較佳的實施例中，取樣時脈clka及取樣時脈clkb的相位差大於零且小於輸入訊號D_in 的一個單元間隔的二分之一。請參閱圖6，其係取樣時脈clka、取樣時脈clkb與輸入訊號D_in 的關係圖。取樣時脈clka領先取樣時脈clkb，兩者在一個單元間隔中分別取樣得到取樣結果E＜n＞及D＜n＞（下一個單元間隔得到E＜n+1＞及D＜n+1＞，以此類推），因此取樣結果E＜n＞早於取樣結果D＜n＞。在另一個較佳的實施例中，取樣時脈clka及取樣時脈clkb的相位差可以設計為儘可能地小，但仍必須大於零，通常以硬體所能實現的最小差異為設計原則。在其他的實施例中，時脈產生電路410可以以相位調整電路510搭配一個相位內插器（phase interpolator）來實作，相位內插器的動作原理為本技術領域具有通常知識者所熟知，故不贅述。

取樣電路420可以使用開關元件搭配電容來實作。請參閱圖7，其係本發明取樣電路420之一實施例的電路圖。取樣電路420包含開關元件710及730以及電容720及740。開關元件710依據取樣時脈clka的週期呈現導通與不導通狀態，開關元件730依據取樣時脈clkb的週期呈現導通與不導通狀態。當開關元件710導通時，電容720的端電壓反應當時輸入訊號D_in 的電壓（即取樣結果E＜n＞），而當開關元件710不導通時，電容720可繼續反應取樣結果E＜n＞，直至開關元件710於取樣時脈clka的下一週期再度導通。下方路徑的開關元件730與電容740的功能與上方路徑相同，差別僅在於開關元件730依據取樣時脈clkb作動。更明確地說，取樣結果E＜n＞及取樣結果D＜n＞為類比訊號，兩者的差值代表輸入訊號D_in 於極短的時間間隔（亦即取樣時脈clka及取樣時脈clkb之相位差或時間差）內之變化量。之後比較電路430比較取樣結果D＜n＞及E＜n＞，且輸出比較結果A＜n＞。比較電路430可以例如利用運算放大器（optional amplifier，OP）來比較取樣結果D＜n＞及E＜n＞，並且更包含一個耦接在運算放大器輸出端的取樣電路，利用取樣時脈clka來取樣運算放大器的輸出，而得到比較結果A＜n＞。取樣電路可以以前述的開關元件或是D型正反器實作，但不以此為限，而比較結果A＜n＞為數位訊號，具有邏輯值0或1。

判斷電路440耦接比較電路430、輸入訊號D_in 以及取樣時脈clkb。判斷電路440包含一個取樣電路，利用取樣時脈clkb取樣輸入訊號D_in ，而得到取樣結果D＜n＞。更明確地說，判斷電路440所得到的取樣結果D＜n＞為經過決策後的數位資料，其代表輸入訊號D_in 於該單元間隔之輸入資料，一般而言為邏輯值1或0。取樣電路可以利用D型正反器（D flip flop）實作，但不以此為限。在另一個實施例中，如圖8所示，判斷電路840耦接取樣電路420，直接接收其輸出的取樣結果D＜n＞，在這種情形下，判斷電路840不需另包含額外的取樣電路，只需將取樣結果D＜n＞經過決策後轉換為數位資料。不論是判斷電路440或是判斷電路840，其主要目的在於利用取樣結果D＜n＞所對應的輸入資料及比較結果A＜n＞來判斷取樣時脈clka及clkb的取樣點是否接近或等於輸入訊號D_in 的振幅極大處，並產生調整訊號Ctrl，時脈產生電路410依據調整訊號Ctrl調整參考時脈clk，進而使取樣時脈clka或clkb的取樣點接近或等於輸入訊號D_in 的振幅極大處。依據比較電路430實作方式的不同，判斷電路440或判斷電路840也有相對應的判斷方式。

在一個較佳的實施例中，比較電路430判斷取樣結果D＜n＞及E＜n＞的絕對值，而比較結果A＜n＞與取樣結果D＜n＞及E＜n＞的關係如表一所示：判斷電路440或判斷電路840再依據取樣結果D＜n＞所對應的輸入資料與比較結果A＜n＞來產生調整訊號Ctrl。需注意的是，當取樣結果D＜n＞或E＜n＞所對應的單元間隔，與其相鄰之單元間隔具有不同的輸入資料時，判斷電路440或判斷電路840才輸出調整訊號Ctrl。更詳細地說，當判斷電路440或判斷電路840取比較結果A＜n＞作判斷，而只有當D＜n-1＞ ≠ D＜n＞或是D＜n＞ ≠ D＜n+1＞時（也就是當(D＜n-1＞ XOR D＜n＞)=1或是(D＜n＞ XOR D＜n+1＞)=1時，XOR代表互斥或運算子），判斷電路440或判斷電路840才輸出調整訊號Ctrl，而調整訊號Ctrl與比較結果A＜n＞及取樣結果D＜n＞的關係如表二所示：

請參閱圖9A及圖9B，其係本發明輸入訊號D_in 與取樣結果E＜n＞及D＜n＞之關係圖。圖9A及圖9B的輸入訊號D_in 相同，並且各顯示兩個單元間隔，較早的單元間隔對應輸入資料為邏輯值1（或高準位），較遲的單元間隔對應輸入資料為邏輯值0（或低準位），因此取樣結果D＜n＞或E＜n＞經判斷後得到邏輯值0，而取樣結果及D＜n+1＞或E＜n+1＞經判斷後得到邏輯值1。在圖9A的例子中，因為|E＜n＞|小於|D＜n＞|，所以由表一可得比較結果A＜n＞=0，而且因為(D＜n＞ XOR D＜n+1＞)=1，所以由表二可得調整訊號Ctrl為Dn（代表應延遲取樣時脈clka及clkb的相位），以使取樣時脈clka及clkb更接近該單元間隔中輸入訊號D_in 的振幅極大值處（圖中虛線圈選處）。同理，因為|E＜n+1＞|小於|D＜n+1＞|，而且D＜n+1＞對應的邏輯值與D＜n＞對應的邏輯值不同（亦即滿足表二的(D＜n-1＞ XOR D＜n＞)=1），因此依據表一及表二同樣可得調整訊號Ctrl為Dn。在圖9B的例子中，因為|E＜n＞|大於|D＜n＞|（或|E＜n+1＞|大於|D＜n+1＞|），且(D＜n＞ XOR D＜n+1＞)=1（或(D＜n-1＞ XOR D＜n＞)=1），因此依據表一及表二，可得調整訊號Ctrl為Up（代表應提前取樣時脈clka及clkb的相位），以使取樣時脈clka及clkb更接近該單元間隔中輸入訊號D_in 的振幅極大值處（圖中虛線圈選處）。

而在另一個較佳的實施例中，比較電路430判斷取樣結果D＜n＞及E＜n＞，而比較結果A＜n＞與取樣結果D＜n＞及E＜n＞的關係如表三所示：而判斷電路440或判斷電路840再依據取樣結果D＜n＞所對應的輸入資料與比較結果A＜n＞來產生調整訊號Ctrl。需注意的是，與上一個實施例相同，當取樣結果D＜n＞或E＜n＞所對應的單元間隔，與其相鄰之單元間隔具有不同的輸入資料時，判斷電路440或判斷電路840才輸出調整訊號Ctrl，也就是只有當D＜n-1＞≠D＜n＞或是D＜n＞≠D＜n+1＞時（亦即(D＜n-1＞ XOR D＜n＞)=1或是(D＜n＞ XOR D＜n+1＞)=1時），判斷電路440或判斷電路840才輸出調整訊號Ctrl，而調整訊號Ctrl與比較結果A＜n＞及取樣結果D＜n＞的關係如表四所示：

在本實施例中，若以圖9A所示的取樣結果為例，在較早的單元間隔中，取樣結果E＜n＞小於D＜n＞，因此依據表三可得比較結果A＜n＞為0，而依據表四，A＜n＞=0及D＜n＞所對應的邏輯值為1，可得調整訊號Ctrl為Dn；在較遲的單元間隔中，取樣結果E＜n+1＞大於D＜n+1＞（因為此時E＜n+1＞及D＜n+1＞皆為負值），因此依據表三可得比較結果A＜n＞為1，而依據表四，A＜n＞=1及D＜n＞所對應的邏輯值為0可得調整訊號Ctrl為Dn。另一方面，以圖9B所示的取樣結果為例，在較早的單元間隔中，取樣結果E＜n＞大於D＜n＞，因此依據表三可得比較結果A＜n＞為1，而依據表四，A＜n＞=1及D＜n＞所對應的邏輯值為1，可得調整訊號Ctrl為Up；在較遲的單元間隔中，取樣結果E＜n+1＞小於D＜n+1＞（因為此時E＜n+1＞及D＜n+1＞皆為負值），因此依據表三可得比較結果A＜n＞為0，而依據表四，A＜n＞=0及D＜n＞所對應的邏輯值為0，可得調整訊號Ctrl為Up。

綜上所述，判斷電路440或840依據比較結果A＜n＞以及D＜n＞所對應的輸入資料來產生調整訊號Ctrl，以決定應提前或延遲參考時脈clk。提前或延遲參考時脈clk將順勢提前或延遲取樣時脈clka及clkb，使得在每次的調整後，兩者之至少其中之一的取樣時間點更接近輸入訊號D_in 的振幅極大處，經過一段時間後時脈資料回復電路400或800將漸漸收斂，調整訊號Ctrl於Up及Dn間來回振盪，而此時取樣結果D＜n＞或E＜n＞所對應的輸入資料即為基於輸入訊號D_in 的振幅極大值所取樣。事實證明如此的取樣方式可以有效降低位元錯誤率，因此後級的處理電路可以取得更準確的輸入資料。

請參閱圖10，其係本發明之時脈資料回復方法之一實施例的流程圖。除前述之時脈資料回復電路外，本發明亦相對應地揭露了一種時脈資料回復方法，能使資料的取樣時間點更接近輸入訊號D_in 的振幅極大處，以降低位元錯誤率。本方法由前揭時脈資料回復電路400或其等效裝置來執行。如圖10所示，本發明時脈資料回復方法之一實施例包含下列步驟：步驟S1010：依據參考時脈clk產生第一取樣時脈clka及第二取樣時脈clkb。藉由將參考時脈clk延遲不同的時間（或相位）來產生第一取樣時脈clka及第二取樣時脈clkb，第一取樣時脈clka及第二取樣時脈clkb的相位差大於零且小於輸入訊號D_in 的一個單元間隔的二分之一；步驟S1020：依據第一取樣時脈clka及第二取樣時脈clkb對輸入訊號D_in 之連續單元間隔做取樣，以分別產生第一取樣結果E＜n＞及第二取樣結果D＜n＞。如圖6所示，一個單元間隔產生兩個取樣結果E＜n＞及D＜n＞，下一個單元間隔產生另兩個取樣結果E＜n+1＞及D＜n=1＞；步驟S1030：比較第一取樣結果E＜n＞及第二取樣結果D＜n＞以產生比較結果A＜n＞。比較的方法有兩種，第一種方法為比較第一取樣結果及第二取樣結果的絕對值，第二種為直接取第一取樣結果及第二取樣結果作比較。更明確地說，步驟S1020所產生的第一取樣結果E＜n＞及第二取樣結果D＜n＞為類比訊號，其經決策判斷後對應相同的輸入資料，例如圖9A的第一取樣結果E＜n＞及第二取樣結果D＜n＞對應邏輯值1的輸入資料，而下一個單元間隔的第一取樣結果E＜n+1＞及第二取樣結果D＜n+1＞對應邏輯值0的輸入資料。第一種比較方法可以依據上揭的表一來得到比較結果A＜n＞，第二種比較方法可以依據上揭的表三來得到比較結果A＜n＞。因應不同的比較方法，步驟S1040產生調整訊號的方法也不同；步驟S1040：依據比較結果A＜n＞及輸入訊號D_in 產生調整訊號Ctrl。若步驟S1030以第一個方法產生比較結果A＜n＞，則此步驟依據表二產生調整訊號Ctrl，若步驟S1030以第二個方法產生比較結果A＜n＞，則此步驟依據表四產生調整訊號Ctrl。值得注意的是，不論是依據表二或表四產生調整訊號Ctrl，此步驟只有在以下的條件成立時才產生調整訊號Ctrl ：(D＜n-1＞ XOR D＜n＞)=1 或 (D＜n＞ XOR D＜n+1＞)=1，也就是目前的單元間隔的輸入資料與相鄰的單元間隔的輸入資料不同時，才產生調整訊號Ctrl。此處的D＜n＞（D＜n-1＞、D＜n+1＞同）為該單元間隔所對應的輸入資料，為數位的邏輯值1或0，等同於該單元間隔的取樣結果（E＜n＞或D＜n＞）經決策判斷後的邏輯值；以及步驟S1050：依據調整訊號Ctrl調整第一取樣時脈clka及第二取樣時脈clkb。調整訊號Ctrl指示應將第一取樣時脈clka及第二取樣時脈clkb的相位提前（Up）或延遲（Dn），目的在於使第一取樣時脈clka及/或第二取樣時脈clkb的取樣時間點趨近或等於輸入訊號D_in 在該單元間隔中的振幅極大處。

反覆進行上述的步驟，最後調整訊號Ctrl將達到收斂，也就是在提前與延遲間來回振盪，此時代表第一取樣時脈clka及/或第二取樣時脈clkb的取樣時間點已經非常接近或等於輸入訊號D_in 在該單元間隔中的振幅極大處，因此不論依據第一取樣時脈clka或第二取樣時脈clkb所得的取樣結果的位元錯誤率較低。

本發明之電路與方法除了可應用於時脈資料回復之外，亦可應用於分析等化訊號，以判斷等化器之增益是否不足或過大。請參閱圖11，其係輸入訊號D_in 於連續三個單元間隔之準位變化之理想波形圖。曲線1110代表輸入訊號D_in 於此三個單元間隔之輸入資料為1、0、0，曲線1120則代表0、1、1。然而經過傳輸後，因為通道衰減及干擾等因素，輸入訊號D_in 的不同頻率成份所受的衰減程度不一，反應在時域上則呈現訊號轉折處（即圖11中的中間單元間隔處）的變化不夠明顯，等化器的目的便在於對不同的頻率成份做補償。請參閱圖12A及圖12B，其係本發明之輸入訊號D_in 與取樣結果E＜n＞及D＜n＞之另一關係圖。圖12A及圖12B中的實線曲線皆為經過等化器補償之等化訊號，很明顯的，圖12A為等化不足的情況（等化器的增益太低），圖12B為等化過度的情況（等化器的增益太高），本發明亦提供了等化訊號分析電路與方法來判斷等化器之補償結果是否理想。實作上，只要修改圖4所示之時脈資料回復電路400的判斷電路440以及圖8所示之時脈資料回復電路800的判斷電路840的判斷邏輯，即可將時脈資料回復電路400及時脈資料回復電路800應用於分析等化訊號。請注意，應用於分析等化訊號時，判斷電路440及判斷電路840產生判斷結果G而非調整訊號Ctrl，因此判斷電路440及判斷電路840不再耦接時脈產生電路410，而是將判斷結果G輸出至等化器。

在此實施例中，比較電路430依據第一種方法比較取樣結果E＜n＞及D＜n＞，也就是比較取樣結果E＜n＞及D＜n＞的絕對值，並且依據表一來產生比較結果A＜n＞。而判斷電路440及判斷電路840依據比較結果A＜n＞及輸入訊號D_in 或取樣結果D＜n＞來產生判斷結果G，判斷結果G反應等化器等化過度或不足。判斷電路440及判斷電路840只有在以下的狀況才會產生判斷結果G：當D＜n-1＞ ≠ D＜n＞且D＜n＞ = D＜n+1＞時（也就是當(D＜n-1＞ XOR D＜n＞)=1且(D＜n＞ XNOR D＜n+1＞)=1時，XNOR代表反互斥或運算子），也就是說，當取樣結果E＜n＞及D＜n＞所對應之單元間隔，與其前一單元間隔具有不同的輸入資料，且與其後一單元間隔具有相同的輸入資料時。而判斷結果G與比較結果A＜n＞及取樣結果D＜n＞的關係如表五所示：

如圖12A所示，不論是曲線1210或是曲線1220，|E＜n＞|皆小於|D＜n＞|，因此比較電路430依據表一將輸出比較結果A＜n＞為0，而判斷電路440及840依據表五產生的判斷結果G為Up（表示等化器等化不足）；相對的，在圖12B中，不論是曲線1230或是曲線1240，|E＜n＞|皆大於|D＜n＞|，因此比較電路430依據表一將輸出比較結果A＜n＞為1，而判斷電路440及840依據表五產生的判斷結果G為Dn（表示等化器等化過度）。

請參閱圖13，其係本發明之等化訊號分析方法之一實施例的流程圖。基本上步驟S1310~S1340與圖10中對應的步驟S1010~S1040相似，差別在於步驟S1330只採用第一種比較方法，而相對應的，步驟S1340只有一種判斷方式，也就是依據表五產生判斷結果G。而且在步驟S1340中，只有當(D＜n-1＞ XOR D＜n＞)=1且(D＜n＞ XNOR D＜n+1＞)=1時，才輸出判斷結果G。同樣的，此處的D＜n＞（D＜n-1＞、D＜n+1＞同）為該單元間隔所對應的輸入資料，為數位的邏輯值1或0，等同於該單元間隔的取樣結果（E＜n＞或D＜n＞）經決策判斷後的邏輯值。

綜上所述，本發明的等化訊號分析電路及方法可以簡單地利用取樣結果E＜n＞及D＜n＞，以及單元間隔所對應的輸入資料來判斷等化器的等化程度。在一個較佳的實施例中，前揭的輸入訊號D_in 即為經過等化器等化的訊號，也就是說，判斷電路440及840可以依據表二或表四的判斷邏輯來產生調整訊號Ctrl，並且同時依據表五的判斷邏輯來產生判斷結果G。因此當本發明的電路或方法應用於訊號的接收端時，可以使訊號接收端調整取樣時脈的取樣位置至輸入訊號的振幅極大處，且一併調整等化器的增益，因此可以更準確地還原輸入資料。

由於本技術領域具有通常知識者可藉由圖4至圖8之裝置發明的揭露內容來瞭解圖10及圖13之方法發明的實施細節與變化，因此，為避免贅文，在不影響該方法發明之揭露要求及可實施性的前提下，重複之說明在此予以節略。請注意，前揭圖示中，元件之形狀、尺寸、比例以及步驟之順序等僅為示意，係供本技術領域具有通常知識者瞭解本發明之用，非用以限制本發明。另外，本技術領域人士可依本發明之揭露內容及自身的需求選擇性地實施任一實施例之部分或全部技術特徵，或者選擇性地實施複數個實施例之部分或全部技術特徵之組合，藉此增加本發明實施時的彈性。

雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

400、800‧‧‧時脈資料回復電路
410‧‧‧時脈產生電路
420‧‧‧取樣電路
430‧‧‧比較電路
440、840‧‧‧判斷電路
510‧‧‧相位調整電路
520、522、530、532‧‧‧反相器
524、534、720、740‧‧‧電容
710、730‧‧‧開關元件
S1010～S1050、S1310～S1340‧‧‧步驟
1210、1220、1230、1240‧‧‧曲線

［圖1A］及［圖1B］為習知利用時脈clk取樣輸入訊號D_in 之波形示意圖；［圖2］為習知輸入資料之眼圖與時脈clk之關係圖；［圖3］為習知判斷輸入訊號D_in 之振幅極大值位置的示意圖；［圖4］為本發明時脈資料回復電路之一實施例的功能方塊圖；［圖5］為本發明時脈產生電路之一實施例的電路圖；［圖6］為取樣時脈clka、取樣時脈clkb與輸入訊號D_in 的關係圖；［圖7］為本發明取樣電路之一實施例的電路圖；［圖8］為本發明時脈資料回復電路之另一實施例的功能方塊圖；［圖9A］及［圖9B］為本發明輸入訊號D_in 與取樣結果E＜n＞及D＜n＞之關係圖；［圖10］為本發明之時脈資料回復方法之一實施例的流程圖；［圖11］為輸入訊號D_in 於連續三個單元間隔之準位變化之理想波形圖；［圖12A］及［圖12B］為本發明之輸入訊號D_in 與取樣結果E＜n＞及D＜n＞之另一關係圖；以及［圖13］為本發明之等化訊號分析方法之一實施例的流程圖。

S1010~S1050‧‧‧步驟

Claims

一種時脈資料回復電路，用來依據一參考時脈取樣一輸入訊號以產生複數取樣結果，包含：一時脈產生電路，用來依據該參考時脈產生一第一取樣時脈及一第二取樣時脈，該第一取樣時脈及該第二取樣時脈之相位差大於零且小於該輸入訊號之一單元間隔（unit interval，UI）的二分之一，每一單元間隔對應一輸入資料；一取樣電路，耦接該時脈產生電路及該輸入訊號，用來依據該第一取樣時脈及該第二取樣時脈對該輸入訊號之連續單元間隔做取樣，每一單元間隔分別對應該第一取樣時脈及該第二取樣時脈產生一第一取樣結果及一第二取樣結果；一比較電路，耦接該取樣電路，用來比較該第一取樣結果及該第二取樣結果以產生一比較結果；以及一判斷電路，耦接該比較電路，用來依據該比較結果及該輸入資料產生一調整訊號；其中，該時脈產生電路依據該調整訊號調整該第一取樣時脈及該第二取樣時脈，使每一單元間隔之兩筆取樣結果的至少其中之一實質上對應該輸入訊號於該單元間隔之振幅極大處。
如申請專利範圍第1項所述之時脈資料回復電路，其中該比較電路比較該第一取樣結果之絕對值及該第二取樣結果之絕對值，並且該判斷電路於該第一取樣結果及該第二取樣結果所對應之單元間隔，與其相鄰之單元間隔具有不同的輸入資料時才輸出該調整訊號，該第一取樣時脈領先該第二取樣時脈，且當該比較結果指示該第一取樣結果之絕對值大於該第二取樣結果之絕對值，該調整訊號令該時脈產生電路提前該第一取樣時脈及該第二取樣時脈之相位。
如申請專利範圍第1項所述之時脈資料回復電路，其中該比較電路比較該第一取樣結果之絕對值及該第二取樣結果之絕對值，並且該判斷電路於該第一取樣結果及該第二取樣結果所對應之單元間隔，與其相鄰之單元間隔具有不同的輸入資料時才輸出該調整訊號，該第一取樣時脈領先該第二取樣時脈，且當該比較結果指示該第一取樣結果之絕對值小於該第二取樣結果之絕對值，該調整訊號令該時脈產生電路延遲該第一取樣時脈及該第二取樣時脈之相位。
如申請專利範圍第1項所述之時脈資料回復電路，其中該比較電路比較該第一取樣結果及該第二取樣結果，並且該判斷電路於該第一取樣結果及該第二取樣結果所對應之單元間隔，與其相鄰之單元間隔具有不同的輸入資料時才輸出該調整訊號，該第一取樣時脈領先該第二取樣時脈，且當以下情況之一發生時，該判斷電路所輸出之該調整訊號令該時脈產生電路提前該第一取樣時脈及該第二取樣時脈之相位：當該比較結果指示該第一取樣結果大於該第二取樣結果且該第一或第二取樣結果指示其所對應之單元間隔之輸入資料為高準位時；以及當該比較結果指示該第一取樣結果小於該第二取樣結果且該第一或第二取樣結果指示其所對應之單元間隔之輸入資料為低準位時。
如申請專利範圍第1項所述之時脈資料回復電路，其中該比較電路比較該第一取樣結果及該第二取樣結果，並且該判斷電路於該第一取樣結果及該第二取樣結果所對應之單元間隔，與其相鄰之單元間隔具有不同的輸入資料時才輸出該調整訊號，該第一取樣時脈領先該第二取樣時脈，且當以下情況之一發生時，該判斷電路所輸出之該調整訊號令該時脈產生電路延遲該第一取樣時脈及該第二取樣時脈之相位：當該比較結果指示該第一取樣結果大於該第二取樣結果且該第一或第二取樣結果指示其所對應之單元間隔之輸入資料為低準位時；以及當該比較結果指示該第一取樣結果小於該第二取樣結果且該第一或第二取樣結果指示其所對應之單元間隔之輸入資料為高準位時。
如申請專利範圍第1項所述之時脈資料回復電路，其中該時脈產生電路包含：一相位調整電路，耦接該參考時脈，用來調整該參考時脈之相位；一第一反相器，其輸入端耦接該相位調整電路；一第一電容，耦接於該第一反相器之輸出端與一參考準位之間；一第二反相器，其輸入端耦接該第一反相器之輸出端，其輸出端輸出該第一取樣時脈；一第三反相器，其輸入端耦接該相位調整電路；一第二電容，耦接於該第三反相器之輸出端與該參考準位之間；以及一第四反相器，其輸入端耦接該第三反相器之輸出端，其輸出端輸出該第二取樣時脈；其中該第一電容與該第二電容之電容值不相等。
一種時脈資料回復方法，用來依據一參考時脈取樣一輸入訊號以產生複數取樣結果，包含：依據該參考時脈產生一第一取樣時脈及一第二取樣時脈，該第一取樣時脈及該第二取樣時脈之相位差大於零且小於該輸入訊號之一單元間隔的二分之一，每一單元間隔對應一輸入資料；依據該第一取樣時脈及該第二取樣時脈對該輸入訊號之連續單元間隔做取樣，每一單元間隔分別對應該第一取樣時脈及該第二取樣時脈產生一第一取樣結果及一第二取樣結果；比較該第一取樣結果及該第二取樣結果以產生一比較結果；依據該比較結果及該輸入資料產生一調整訊號；以及依據該調整訊號調整該第一取樣時脈及該第二取樣時脈，使每一單元間隔之兩筆取樣結果的至少其中之一實質上對應該輸入訊號於該單元間隔之振幅極大處。
如申請專利範圍第7項所述之時脈資料回復方法，其中該比較該第一取樣結果及該第二取樣結果之步驟係比較該第一取樣結果之絕對值及該第二取樣結果之絕對值，並且該依據該比較結果及該輸入資料產生該調整訊號之步驟係於該第一取樣結果及該第二取樣結果所對應之單元間隔，與其相鄰之單元間隔具有不同的輸入資料時才輸出該調整訊號，該第一取樣時脈領先該第二取樣時脈，且當該比較結果指示該第一取樣結果之絕對值大於該第二取樣結果之絕對值，該依據該調整訊號調整該第一取樣時脈及該第二取樣時脈之步驟依據該調整訊號提前該第一取樣時脈及該第二取樣時脈之相位。
如申請專利範圍第7項所述之時脈資料回復方法，其中該比較該第一取樣結果及該第二取樣結果之步驟係比較該第一取樣結果之絕對值及該第二取樣結果之絕對值，並且該依據該比較結果及該輸入資料產生該調整訊號之步驟係於該第一取樣結果及該第二取樣結果所對應之單元間隔，與其相鄰之單元間隔具有不同的輸入資料時才輸出該調整訊號，該第一取樣時脈領先該第二取樣時脈，且當該比較結果指示該第一取樣結果之絕對值小於該第二取樣結果之絕對值，該依據該調整訊號調整該第一取樣時脈及該第二取樣時脈之步驟依據該調整訊號延遲該第一取樣時脈及該第二取樣時脈之相位。
如申請專利範圍第7項所述之時脈資料回復方法，其中該比較該第一取樣結果及該第二取樣結果之步驟係比較該第一取樣結果及該第二取樣結果，並且該依據該比較結果及該輸入資料產生該調整訊號之步驟係於該第一取樣結果及該第二取樣結果所對應之單元間隔，與其相鄰之單元間隔具有不同的輸入資料時才輸出該調整訊號，該第一取樣時脈領先該第二取樣時脈，且當以下情況之一發生時，該依據該調整訊號調整該第一取樣時脈及該第二取樣時脈之步驟提前該第一取樣時脈及該第二取樣時脈之相位：當該比較結果指示該第一取樣結果大於該第二取樣結果且該第一或第二取樣結果指示其所對應之單元間隔之輸入資料為高準位時；以及當該比較結果指示該第一取樣結果小於該第二取樣結果且該第一或第二取樣結果指示其所對應之單元間隔之輸入資料為低準位時。
如申請專利範圍第7項所述之時脈資料回復方法，其中該比較該第一取樣結果及該第二取樣結果之步驟係比較該第一取樣結果及該第二取樣結果，並且該依據該比較結果及該輸入資料產生該調整訊號之步驟係於該第一取樣結果及該第二取樣結果所對應之單元間隔，與其相鄰之單元間隔具有不同的輸入資料時才輸出該調整訊號，該第一取樣時脈領先該第二取樣時脈，且當以下情況之一發生時，該依據該調整訊號調整該第一取樣時脈及該第二取樣時脈之步驟延遲該第一取樣時脈及該第二取樣時脈之相位：當該比較結果指示該第一取樣結果大於該第二取樣結果且該第一或第二取樣結果指示其所對應之單元間隔之輸入資料為低準位時；以及當該比較結果指示該第一取樣結果小於該第二取樣結果且該第一或第二取樣結果指示其所對應之單元間隔之輸入資料為高準位時。
一種等化訊號分析電路，用來判斷一等化器所產生之一等化訊號以產生一判斷結果，該判斷結果反應該等化器之等化程度，該等化訊號分析電路包含：一時脈產生電路，用來依據一參考時脈產生一第一取樣時脈及一第二取樣時脈，該第一取樣時脈及該第二取樣時脈之相位差大於零且小於該等化訊號之一單元間隔的二分之一，每一單元間隔對應一輸入資料；一取樣電路，耦接該時脈產生電路及該等化訊號，用來依據該第一取樣時脈及該第二取樣時脈對該等化訊號之連續單元間隔做取樣，每一單元間隔分別對應該第一取樣時脈及該第二取樣時脈產生一第一取樣結果及一第二取樣結果；一比較電路，耦接該取樣電路，用來比較該第一取樣結果及該第二取樣結果以產生一比較結果；以及一判斷電路，耦接該比較電路，用來依據該比較結果及該輸入資料產生該判斷結果。
如申請專利範圍第12項所述之等化訊號分析電路，其中該比較電路比較該第一取樣結果之絕對值及該第二取樣結果之絕對值，並且該判斷電路於該第一取樣結果及該第二取樣結果所對應之單元間隔，與其前一單元間隔具有不同的輸入資料，且與其後一單元間隔具有相同的輸入資料時才產生該判斷結果，該第一取樣時脈領先該第二取樣時脈，且當該比較結果指示該第一取樣結果之絕對值大於該第二取樣結果之絕對值，該判斷結果反應該等化器等化過度。
如申請專利範圍第12項所述之等化訊號分析電路，其中該比較電路比較該第一取樣結果之絕對值及該第二取樣結果之絕對值，並且該判斷電路於該第一取樣結果及該第二取樣結果所對應之單元間隔，與其前一單元間隔具有不同的輸入資料，且與其後一單元間隔具有相同的輸入資料時才產生該判斷結果，該第一取樣時脈領先該第二取樣時脈，且當該比較結果指示該第一取樣結果之絕對值小於該第二取樣結果之絕對值，該判斷結果反應該等化器等化不足。
如申請專利範圍第12項所述之等化訊號分析電路，其中該時脈產生電路包含：一相位調整電路，耦接該參考時脈，用來調整該參考時脈之相位；一第一反相器，其輸入端耦接該相位調整電路；一第一電容，耦接於該第一反相器之輸出端與一參考準位之間；一第二反相器，其輸入端耦接該第一反相器之輸出端，其輸出端輸出該第一取樣時脈；一第三反相器，其輸入端耦接該相位調整電路；一第二電容，耦接於該第三反相器之輸出端與該參考準位之間；以及一第四反相器，其輸入端耦接該第三反相器之輸出端，其輸出端輸出該第二取樣時脈；其中該第一電容與該第二電容之電容值不相等。
一種等化訊號分析方法，用來判斷一等化器所產生之一等化訊號以產生一判斷結果，該判斷結果反應該等化器之等化程度，該等化訊號分析電路包含：依據一參考時脈產生一第一取樣時脈及一第二取樣時脈，該第一取樣時脈及該第二取樣時脈之相位差大於零且小於該等化訊號之一單元間隔的二分之一，每一單元間隔對應一輸入資料；依據該第一取樣時脈及該第二取樣時脈對該等化訊號之連續單元間隔做取樣，每一單元間隔分別對應該第一取樣時脈及該第二取樣時脈產生一第一取樣結果及一第二取樣結果；比較該第一取樣結果及該第二取樣結果以產生一比較結果；以及依據該比較結果及該輸入資料產生該判斷結果。
如申請專利範圍第16項所述之等化訊號分析方法，其中該比較該第一取樣結果及該第二取樣結果之步驟係比較該第一取樣結果之絕對值及該第二取樣結果之絕對值，並且該依據該比較結果及該輸入資料產生該判斷結果之步驟係於該第一取樣結果及該第二取樣結果所對應之單元間隔，與其前一單元間隔具有不同的輸入資料，且與其後一單元間隔具有相同的輸入資料時才產生該判斷結果，該第一取樣時脈領先該第二取樣時脈，且當該比較結果指示該第一取樣結果之絕對值大於該第二取樣結果之絕對值，該判斷結果反應該等化器等化過度。
如申請專利範圍第16項所述之等化訊號分析方法，其中該比較該第一取樣結果及該第二取樣結果之步驟係比較該第一取樣結果之絕對值及該第二取樣結果之絕對值，並且該依據該比較結果及該輸入資料產生該判斷結果之步驟係於該第一取樣結果及該第二取樣結果所對應之單元間隔，與其前一單元間隔具有不同的輸入資料，且與其後一單元間隔具有相同的輸入資料時才產生該判斷結果，該第一取樣時脈領先該第二取樣時脈，且當該比較結果指示該第一取樣結果之絕對值小於該第二取樣結果之絕對值，該判斷結果反應該等化器等化不足。