JP6133523B1 - 高速シリアライザ／デシリアライザのために正確なクロック位相信号を生成するための回路 - Google Patents

Abstract

正確なタイミング関係性を有するクロック位相信号を生成するためのシステム及び方法が開示される。例えば、９０度離間されている４つのクロック信号が、差動ＣＭＬクロック信号から生成されることができる。ＣＭＬ／ＣＭＯＳ変換器は、差動ＣＭＬクロック信号を差動ＣＭＯＳクロック信号に変換し、デューティサイクル補正を提供する。遅延セルは、差動ＣＭＯＳクロック信号から遅延クロック信号を生成する。差動ＣＭＯＳクロック信号及び遅延クロック信号は、１／４クロック期間のアクティブ時間を有する４つのクォータクロック信号を生成するために、論理的に組み合わせられる。セット−リセットラッチは、クォータクロック信号から４つのクロック信号を生成する。較正モジュールは、４つのクロック信号のタイミング関係性を調整するために、遅延セルの遅延を制御し、ＣＭＬ／ＣＭＯＳ変換器のデューティサイクル補正を制御する。４つのクロック信号は、例えば、デシリアライザで使用され得る。【選択図】図３

Description

[0001]本発明は、電子回路に関し、より具体的には、高速ＳＥＲＤＥＳのために正確なクロック位相信号を生成するための電子回路に関する。

[0002]電子システムにおける高速シリアル通信リンクの使用は、成長し続けてきた。高速シリアル通信リンクは、ユニバーサルシリアルバス（ＵＳＢ）、高精細度マルチメディアインターフェース（ＨＤＭＩ（登録商標））、シリアル先進技術アタッチメント（ＳＡＴＡ）、及び周辺構成要素相互接続エクスプレス（ＰＣＩｅ）インターフェースのような様々な規格に従って動作し得る。シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）は、送信し、シリアル通信リンクから受信するために使用される。ＳＥＲＤＥＳは一般に、その機能を実行するために複数のクロック信号を使用する。ＳＥＲＤＥＳは、例えば、クロック期間の４分の１ぶんだけ離間されている４つのクロック信号を使用し得る。ＳＥＲＤＥＳの性能は、これらクロック信号が正確な関係性を有さない場合、劣化され得る。例えば、クロック信号間の不一致のタイミングは、受信データに誤差をもたらし得る。

[0003]一態様では、正確なタイミング関係性を有する４つのクロック信号を生成するための回路が提供される。回路は、ＣＭＬクロック信号の差動対をＣＭＯＳクロック信号の差動対に変換するように構成された電流モード論理（ＣＭＬ）／相補型金属酸化膜半導体（ＣＭＯＳ）変換器と、ここにおいて、ＣＭＬ／ＣＭＯＳ変換器は、ＣＭＯＳクロック信号の差動対のデューティサイクル（信号がハイであるクロック期間のほんの一部）を制御するデューティサイクル補正機能を含む、ＣＭＯＳクロック信号の差動対から４つのクロック信号を生成するように構成された遅延ロックドループモジュールと、４つのクロック信号のタイミング関係性を調整するために、遅延ロックドループモジュールの遅延を制御し、ＣＭＬ／ＣＭＯＳ変換器のデューティサイクル補正を制御するように構成された較正モジュールとを含む。

[0004]一態様では、正確なタイミング関係性を有する４つのクロック信号を生成するための方法が提供される。方法は、ＣＭＯＳクロック信号の差動対のデューティサイクルを調整することを含む、ＣＭＬクロック信号の差動対の論理レベルをＣＭＯＳクロック信号の差動対に変換することと、遅延クロック信号を生成するためにＣＭＯＳクロック信号の差動対の各々を遅延させることと、４つのクロック信号を生成するためにＣＭＯＳクロック信号の差動対と遅延クロック信号とを組み合わせることと、４つのクロック信号のタイミング関係性を調整するために、遅延クロック信号の遅延及びＣＭＯＳクロック信号の差動対のデューティサイクルの調整を較正するととを含む。

[0005]一態様では、正確なタイミング関係性を有する４つのクロック信号を生成するための装置が提供される。装置は、ＣＭＯＳクロック信号の差動対のデューティサイクルを制御するデューティサイクル補正機能を含む、ＣＭＬクロック信号の差動対をＣＭＯＳクロック信号の差動対に変換するための手段と、ＣＭＯＳクロック信号の差動対の各々を遅延させることを含む、ＣＭＯＳクロック信号の差動対から４つのクロック信号を生成するための手段と、ＣＭＯＳクロック信号の差動対の各々を遅延することの遅延を制御すること及びデューティサイクル補正機能を制御することを含む、４つのクロック信号のタイミング関係性を較正するための手段とを含む。

[0006]本発明の他の特徴及び利点は、例によって、本発明の態様を例示する以下の説明から明らかであるべきである。

[0007]本発明の詳細は、その構造及び動作の両方について、一部は、同様の参照番号が同様の箇所を指す添付の図面の検討によって収集され得る。

[0008]図１は、デシリアライザの機能ブロック図である。 [0009]図２は、前のデシリアライザの機能ブロック図である。 [0010]図３は、本明細書で開示される実施形態に係る、デシリアライザの機能ブロック図である。 [0011]図４は、本明細書で開示される実施形態に係る、図３のデシリアライザの遅延ロックドループモジュール及び較正モジュールを実装するために使用され得る回路の機能ブロック図である。 [0012]図５は、図４の回路の動作を例示する波形図である。 [0013]図６は、本明細書で開示される実施形態に係る、遅延セルの概略図である。 [0014]図７は、図６の遅延セルの動作を例示する波形図である。 [0015]図８は、本明細書で開示される実施形態に係る、ＣＭＬ／ＣＭＯＳ変換器の概略図である。 [0016]図９は、本明細書で開示される実施形態に係る、比較器の概略図である。 [0017]図１０は、本明細書で開示される実施形態に係る、正確なタイミング関係性を有する４つのクロック信号を生成するためのプロセスのフローチャートである。

発明の詳細な説明

[0018]添付の図面に関連して以下に示される詳細な説明は、様々な構成の説明を意図しており、本明細書で説明される概念が実施され得る唯一の構成を表すことを意図したものではない。詳細な説明は、様々な概念の完全な理解を提供するために特定の詳細を含む。しかしながら、これらの概念がこれらの特定の詳細なしに実施され得ることは当業者には明らかであろう。幾つかの事例では、そのような概念を曖昧にしないために、周知の構造及び構成要素は、簡略化された形式で示される。

[0019]図１は、デシリアライザ（クロック及びデータ再生回路又はＣＤＲとも呼ばれる）の機能ブロック図である。デシリアライザは、デシリアライザで使用されるクロック信号の周波数がデータレートの半分である「ハーフレート」設計である。デシリアライザは、データのシリアルストリームを含むシリアルデータ信号ＲＸを受ける。データのシリアルストリームの各ビットは、ビット時間と呼ばれ得る時間インターバルにわたる。デシリアライザは、シリアルデータ信号からデータを再生し、データのタイミングを示すクロック信号を再生するように動作する。

[0020]デシリアライザは、受信信号の振幅を調整することができる可変利得増幅器１０２を含む。可変利得増幅器１０２の出力は、周波数依存型の損失を補償するために受信信号を均等化することができるイコライザ１０４によって受領される。サンプラモジュール１１１は、増幅及び等化された信号を、１ビット時間につき２回（１クロック期間につき４回）サンプリングする。サンプルのタイミングは、位相補間器１２１から受けたクロック信号に基づく。

[0021]位相補間器１２１は、公称で９０度（１／４クロック期間（one-quarter clock period））離間されている４つのクロック信号を生成する。クロック信号は、それらの相対的なタイミングに従って、０，９０，１８０，及び２７０度のクロック信号と呼ばれ得る。位相補間器１２１は、同相及び直交クロック信号（例えば、位相ロックドループから受領された）の間を補間することでクロック信号を生成する。同相（Ｉ）クロック信号及び直交（Ｑ）クロック信号は、各々差動信号であり、直交クロック信号は、同相クロック信号から９０度シフトされている。

[0022]デシリアライザは、タイミング復元のためにループフィルタ１３１を使用する。ループフィルタ１３１は、位相補間器１２１の位相を制御するデジタル信号を供給する。ループフィルタ１３１は、０及び１８０度のクロック信号を、受信データのビット時間の中心に置き、９０及び２７０度のクロック信号を、受信データのビット時間のエッジに置くように動作する。次に、０度及び１８０度のクロック信号は、再生されたデータを生成するための受信データ信号をサンプリングするために使用される。９０及び２７０度のクロック信号もまた、受信データ信号をサンプリングするために使用される。これらサンプルの全てが、タイミング再生のためにループフィルタ１３１によって使用され得る。

[0023]データデシリアライザモジュール１４１は、サンプラモジュール１１１からのデータサンプルを直列フォーマットから並列フォーマットに変換する。例えば、データデシリアライザモジュール２４１は、０度及び１８０度のクロック信号を使用してサンプリングされた受信データ信号のサンプルの５つのセットを組み合わせて、１０ビットの並列出力（ＤＡＴＡ）を生成し得る。

[0024]図２は、前のデシリアライザの機能ブロック図である。図２のデシリアライザは、図１のデシリアライザと類似しており、同様の参照要素は、説明される違いを除き同様の方式で動作する。

[0025]図２のデシリアライザは、同相及び直交クロック信号をフィルタリングして、クロック位相の相対的なタイミングを改善するための多相フィルタ２２０を含む。２つの位相補間器２２１，２２２は、多相フィルタからの信号を補間する。位相補間器は、９０度離された位相に補間し、デジタルループフィルタ２３１によって制御される。各位相補間器は、出力信号の差動対を生成する。第１の位相補間器２２１からの出力信号の差動対は、０度及び１８０度のクロック信号を生成するために使用される。第２の位相補間器２２２からの出力信号の差動対は、９０度及び２７０度のクロック信号を生成するために使用される。ループフィルタ２３１及びデータデシリアライザモジュール２４１は、ループフィルタ１３１及びデータデシリアライザモジュール１４１と同様に動作することができる。

[0026]多相フィルタ及び位相補間器は、電流モード論理（ＣＭＬ）を使用する。位相補間器の各々の後に、位相補間器からのＣＭＬクロック信号をＣＭＯＳクロック信号に変換するＣＭＬ／ＣＭＯＳ変換器２２５，２２６が続く。ＣＭＬ信号は、関連電源電圧よりも小さい電圧振幅を有する差動信号である。ＣＭＯＳ信号は一般に、（レール・ツー・レール（rail-to-rail)）とも呼ばれる）関連電源電圧と等しい電圧振幅を有する。ＣＭＯＳクロック信号は、受信データ信号をサンプリングするために、サンプラモジュール２１１において使用される。

[0027]ＣＭＯＳクロック信号間の位相誤差の原因には、２つの位相補間器における不一致、同相及び直交クロック信号における不一致（これは、周波数の狭帯域に対してだけであるが多相フィルタによって実質的に低減される）、並びにＣＭＬ／ＣＭＯＳ変換器における不一致及びスキューが含まれる。追加的に、位相補間器及びＣＭＬ／ＣＭＯＳ変換器は、大量の集積回路面積を占め、高い電力消費を有し得る。多相フィルタは、同相及び直交クロック信号を減衰させることによってこれを悪化させ得る。

[0028]図３は、本明細書で開示される実施形態に係る、デシリアライザの機能ブロック図である。図３のデシリアライザは、図１のデシリアライザと類似しており、同様の参照要素は、説明される違いを除き同様の方式で動作する。図２のデシリアライザとは対照的に、図３のデシリアライザは、多相フィルタを使用することなくクロック位相信号生成を実行し、１つの位相補間器だけ（及び、１つのＣＭＬ／ＣＭＯＳ変換器だけ）を使用する。

[0029]デシリアライザは、同相及び直交クロック信号から補間されたＣＭＬクロック信号の差動対を生成するために位相補間器３２１を使用する。信号の差動対のコンポーネント信号は、正の信号及び負の信号と称され得る。図３の実施形態では、同相及び直交クロック信号と位相補間器との間に多相フィルタは存在しておらず、故に、このデシリアライザは、広周波数範囲にわたって動作することができる。位相補間器３２１は、ループフィルタ３３１からの位相制御信号に基づいて位相について補間する。位相補間器３２１は、受け、ＣＭＬ信号を生成する。ＣＭＬ／ＣＭＯＳ変換器３２５は、位相補間器３２１からのＣＭＬクロック信号の差動対を、ＣＭＯＳクロック信号の差動対（相補）（φ０，φ１８０）に変換する。ＣＭＬ／ＣＭＯＳ変換器３２５は、デューティサイクル補正（ＤＣＣ）機能を含む。デューティサイクル補正機能は、ＣＭＯＳクロック信号の差動対を、これら信号のエッジが１８０度離されるよう調整するために使用される。

[0030]遅延ロックドループ（ＤＬＬ）モジュール３５５は、ＣＭＬ／ＣＭＯＳ変換器３２５からＣＭＯＳクロック信号の差動対を受け、０，９０，１８０，及び２７０度のクロック信号（Φ０，Φ９０，Φ１８０，Φ２７０）を生成するために遅延セル（又は、遅延線）を使用する。０，９０，１８０，及び２７０度のクロック信号は、サンプラモジュール３１１によるタイミングのために使用される。受信データ信号がサンプラモジュール３１１においてサンプリングされる前に、これは、可変利得増幅器３０２によって増幅され、エコライザ３０４によって等化され得る。受信データ信号がサンプリングされた後に、データデシリアライザモジュール３４１は、これらサンプルを直列フォーマットから並列フォーマットに変換することができる。従って、０，９０，１８０，及び２７０度のクロック信号は、サンプリングクロック信号と呼ばれ得る。ＤＬＬモジュール３５５はまた、０，９０，１８０，及び２７０度のクロック信号の相対的なタイミングにおける誤差を示す誤差信号（Ｅｒｒｏｒs）を生成する。

[0031]較正モジュール３５９は、ＤＬＬモジュール３５５から誤差信号を受ける。較正モジュール３５９は、誤差信号を評価し、ＣＭＬ／ＣＭＯＳ変換器３２５のための及びＤＬＬモジュール３５５のための制御信号を生成する。較正モジュール３５９からＣＭＬ／ＣＭＯＳ変換器３２５へのＤＣＣ制御信号（ＤＣＣ＿ｃｏｄｅ）は、デューティサイクル補正を調整するために使用される。ＤＬＬモジュール３５５への遅延制御信号（Ｄｅｌａｙ＿ｃｏｄｅ）は、遅延セルの遅延を調整するために使用される。様々な実施形態では、較正モジュール３５９は、複数のＤＣＣ制御信号を生成し得、複数の遅延制御信号を生成し得る。

[0032]図３のデシリアライザは、従来のデシリアライザに優る幾つかの利点を有し得る。デシリアライザは、較正モジュール３５９を使用して、サンプリングクロック信号のタイミングを改善し、それによって、デシリアライザの性能を改善すること、例えば、デシリアライザのタイミングマージンを改善すること、ができる。較正モジュール３５９は、ＰＬＬからの同相クロック信号と直交クロック信号との間の不一致、ＰＬＬからのクロック信号におけるデューティサイクル誤差、並びにプロセス、電圧、及び温度による回路不一致及び変動を補正し得る。図３のデシリアライザにおける多相フィルタの欠如は、デシリアライザが、広範囲のデータレートにわたって動作することを可能にし得る。

[0033]追加的に、図３のデシリアライザはまた、従来のデシリアライザよりも少ない集積回路面積を占め、それよりも少ない電力を消費し得る。更に、較正モジュール３５９は、デジタルに動作し、デシリアライザが、より少ない数の重要なアナログ回路を有することを可能にし、これは、製造を改善し、設計を新しいプロセス技法に移行するのを簡略化することができる。追加的に、較正モジュール３５９は、デジタル制御値を保存しておき、それらの値を起動時にリロードすることで、高速スタートアップを提供することができる。

[0034]図４は、本明細書で開示される実施形態に係る、図３のデシリアライザのＤＬＬモジュール及び較正モジュールを実装するために使用され得る回路の機能ブロック図である。回路は、ＣＭＬ／ＣＭＯＳ変換器３２５から、一対の差動ＣＭＯＳクロック信号（正のクロック信号「Ｃｌｏｃｋ」及び負のクロック信号「Ｃｌｏｃｋｂ」）を受ける。正のクロック信号は、正の遅延クロック信号「Ｃｌｏｃｋ＿ｄｅｌ」を生成するために、第１の遅延セル４１１によって遅延される。負のクロック信号は、負の遅延クロック信号「Ｃｌｏｃｋｂ＿ｄｅｌ」を生成するために、第２の遅延セル４１２によって遅延される。遅延セルの遅延は、クロック期間の４分の１の遅延を有するように較正モジュールによって調整される。

[0035]論理回路４２０は、正のクロック信号、負のクロック信号、正の遅延クロック信号、及び負の遅延クロック信号を論理的に組み合わせて、４つのクォータクロック信号（quarter clock signal）生成する。正のクロック信号は、第１のクォータクロック信号「Ｑ１」を生成するために、第１のＡＮＤゲート４２１によって正の遅延クロック信号の相補と論理積がとられる。正の遅延クロック信号は、第２のクォータクロック信号「Ｑ２」を生成するために、第２のＡＮＤゲート４２２によって負のクロック信号の相補と論理積がとられる。負のクロック信号は、第３のクォータクロック信号「Ｑ３」を生成するために、第３のＡＮＤゲート４２３によって負の遅延クロック信号の相補と論理積がとられる。負の遅延クロック信号は、第４のクォータクロック信号「Ｑ４」を生成するために、第４のＡＮＤゲート４２４によって正のクロック信号の相補と論理積がとられる。

[0036]クォータクロック信号は、クロック期間の４分の１の間ハイ（アクティブ）であり、クロック期間の残りの間ローである。第１のクォータクロック信号は、クロック期間の第１の４分の１の間ハイである。第２のクォータクロック信号は、第１のクォータクロック信号から、クロック期間の４分の１ぶんだけ遅延される。第３のクォータクロック信号は、第２のクォータクロック信号から、クロック期間の４分の１ぶんだけ遅延される。第４のクォータクロック信号は、第３のクォータクロック信号から、クロック期間の４分の１ぶんだけ遅延される。これらのタイミング関係性は、較正後であり、小さな誤差（例えば、１％）が、これらタイミング関係性に存在し得る。

[0038]図５は、図４の回路の動作を例示する波形図である。時間５０１において、正のクロック信号が上昇し、負のクロック信号が下降する。時間５０１から間もなくして、第１のクォータクロック信号が上昇し、第４のクォータクロック信号が下降する。その後間もなくして、第１のセット−リセットラッチ４６１が第１のクォータクロック信号によってセットされることに基づいて、０度のクロック信号が上昇し、１８０度のクロック信号が下降する。正のクロック信号の遷移から第１のクォータクロック信号及び第２のクォータクロック信号の遷移までの遅延は、論理回路４２０の切り替えのためのものである。第１のクォータクロック信号の遷移から０及び１８０度のクロック信号の遷移までの遅延は、第１のセット−リセットラッチ４６１の切り替えのためのものである。

[0039]時間５０２において、負の遅延クロック信号が下降する。負のクロック信号の下降と負の遅延クロック信号の下降との間の遅延は、第２の遅延セル４１２の遅延である。負の遅延クロック信号の下降が、０，９０，１８０，又は２７０度のクロック信号の遷移を引き起こさないため、この遅延は、回路の性能にとってそれほど重要でない。

[0040]時間５０３において、正の遅延クロック信号が上昇する。正のクロック信号の上昇と正の遅延クロック信号の上昇との間の遅延は、第１の遅延セル４１１の制御される遅延である。時間５０３から間もなくして、第１のクォータクロック信号が下降し、第２のクォータクロック信号が上昇する。その後間もなくして、第２のセット−リセットラッチ４６２が第２のクォータクロック信号によってセットされることに基づいて、９０度のクロック信号が上昇し、２７０度のクロック信号が下降する。正の遅延クロック信号の遷移から第１のクォータクロック信号及び第２のクォータクロック信号の遷移までの遅延は、論理回路４２０の切り替えのためのものである。第２のクォータクロック信号の遷移から９０及び２７０度のクロック信号の遷移までの遅延は、第２のセット−リセットラッチ４６２の切り替えのためのものである。

[0041]時間５０５において、正のクロック信号が下降し、負のクロック信号が上昇する。時間５０５から間もなくして、第２のクォータクロック信号が下降し、第３のクォータクロック信号が上昇する。その後間もなくして、第１のセット−リセットラッチ４６１が第３のクォータクロック信号によってリセットされることに基づいて、０度のクロック信号が下降し、１８０度のクロック信号が上昇する。負のクロック信号の遷移から第２のクォータクロック信号及び第３のクォータクロック信号の遷移までの遅延は、論理回路４２０の切り替えのためのものである。第３のクォータクロック信号の遷移から０及び１８０度のクロック信号の遷移までの遅延は、第１のセット−リセットラッチ４６１の切り替えのためのものである。

[0042]時間５０６において、正の遅延クロック信号が下降する。正のクロック信号の下降と正の遅延クロック信号の下降との間の遅延は、第１の遅延セル４１１の遅延である。正の遅延クロック信号の下降が、０，９０，１８０，又は２７０度のクロック信号の遷移を引き起こさないため、この遅延は、回路の性能にとってそれほど重要でない。

[0043]時間５０７において、負の遅延クロック信号が上昇する。負のクロック信号の上昇と負の遅延クロック信号の上昇との間の遅延は、第２の遅延セル４１２の制御される遅延である。時間５０７から間もなくして、第３のクォータクロック信号が下降し、第４のクォータクロック信号が上昇する。その後間もなくして、第２のセット−リセットラッチ４６２が第４のクォータクロック信号によってリセットされることに基づいて、９０度のクロック信号が下降し、２７０度のクロック信号が上昇する。負の遅延クロック信号の遷移から第３のクォータクロック信号及び第４のクォータクロック信号の遷移までの遅延は、論理回路４２０の切り替えのためのものである。第４のクォータクロック信号の遷移から９０及び２７０度のクロック信号の遷移までの遅延は、第２のセット−リセットラッチ４６２の切り替えのためのものである。

[0044]時間５０９において、正のクロック信号が再度上昇し、負のクロック信号が再度下降する。別のクロック期間が開始し、時間５０１について説明された遷移が繰り返される。

[0045]０度のクロック信号から９０度のクロック信号までの時間遅延は、距離Ａ（ＴＡ）と呼ばれ、９０度のクロック信号から１８０度のクロック信号までの時間遅延は、距離Ｂ（ＴＢ）と呼ばれ、１８０度のクロック信号から２７０度のクロック信号までの時間遅延は、距離Ｃ（ＴＣ）と呼ばれ、２７０度のクロック信号から（次のクロック期間の）０度のクロック信号までの時間遅延は、距離Ｄ（ＴＤ）と呼ばれる。

[0046]図４に戻り、３つの比較器及び３つの積分器を使用する３つの制御ループは、クロック位相信号の較正を提供する。制御ループは、クォータクロック信号のローパスフィルタが掛けられたバージョンを使用する。第１のローパルフィルタ４３１は、第１のクォータクロック信号をフィルタに掛け、第２のローパルフィルタ４３２は、第２のクォータクロック信号をフィルタに掛け、第３のローパルフィルタ４３３は、第３のクォータクロック信号をフィルタに掛け、第４のローパルフィルタ４３４は、第４のクォータクロック信号をフィルタに掛ける。図４の実施形態におけるローパルフィルタは、抵抗器―キャパシタ（ＲＣ）フィルタを使用する。ローパスフィルタが掛けられたクォータクロック信号は、電源電圧の約４分の１であり、例えば、１Ｖの電源の場合、ローパスフィルタが掛けられた信号は、約２５０ｍＶとなるだろう。

[0047]第１の制御ループは、第１の遅延セル４１１の遅延を調整する。第１の制御ループは、第１の比較器４４１及び第１の積分器４５１を含む。第１の比較器４４１は、ローパスフィルタが掛けられた第１のクォータクロック信号を、ローパルフィルタが掛けられた第２のクォータクロック信号と比較する。ローパスフィルタが掛けられた第１のクォータクロック信号は、タイミング距離Ａ（図５のＴＡ）に比例する。ローパスフィルタが掛けられた第２のクォータクロック信号は、タイミング距離Ｂ（図５のＴＢ）に比例する。第１の比較器４４１からの結果は、ローパスフィルタが掛けられた第１のクォータクロック信号が、ローパスフィルタが掛けられた第２のクォータクロック信号よりも大きいかどうかを示し、これは、タイミング距離Ａがタイミング距離Ｂよりも大きいかどうかを示す。

[0048]第１の積分器４５１は、第１の比較器４４１からの比較信号を、符号付きの誤差信号（例えば、＋１，−１）として解釈し、この誤差信号を積分して、第１の遅延セル４１１のための遅延制御Ｄｅｌａｙ＿ｃｏｄｅ＿１を生成する。第１のクォータクロック信号が終了し第２のクォータクロック信号が開始するときを第１の遅延セル４１１が調整するため、第１の比較器４４１、第１の積分器４５１、及び第１の遅延セル４１１を通る第１の制御ループは、タイミング距離Ａ及びタイミング距離Ｂが等しくなるように遅延を調整する。

[0049]第２の制御ループは、第２の遅延セル４１２の遅延を調整する。第２の制御ループは、第２の比較器４４２及び第２の積分器４５２を含む。第２の比較器４４２は、ローパスフィルタが掛けられた第３のクォータクロック信号を、ローパルフィルタが掛けられた第４のクォータクロック信号と比較する。ローパスフィルタが掛けられた第３のクォータクロック信号は、タイミング距離Ｃ（図５のＴＣ）に比例する。ローパスフィルタが掛けられた第４のクォータクロック信号は、タイミング距離Ｄ（図５のＴＤ）に比例する。第２の比較器４４２からの結果は、ローパスフィルタが掛けられた第３のクォータクロック信号が、ローパスフィルタが掛けられた第４のクォータクロック信号よりも大きいかどうかを示し、これは、タイミング距離Ｃがタイミング距離Ｄよりも大きいかどうかを示す。

[0050]第２の積分器４５２は、第２の比較器４４２からの比較信号を、符号付きの誤差信号として解釈し、この誤差信号を積分して、第２の遅延セル４１２のための遅延制御Ｄｅｌａｙ＿ｃｏｄｅ＿２を生成する。第３のクォータクロック信号が終了し第４のクォータクロック信号が開始するときを第２の遅延セル４１２が調整するため、第２の比較器４４２、第２の積分器４５２、及び第２の遅延セル４１２を通る第２の制御ループは、タイミング距離Ｃ及びタイミング距離Ｄが等しくなるように遅延を調整する。

[0051]第３の制御ループは、ＣＭＬ／ＣＭＯＳ変換器３２５のＤＣＣを調整する。第３の制御ループは、第３の比較器４４３及び第３の積分器４５３を含む。第３の比較器４４３は、ローパスフィルタが掛けられた第２のクォータクロック信号を、ローパルフィルタが掛けられた第４のクォータクロック信号と比較する。ローパスフィルタが掛けられた第２のクォータクロック信号は、タイミング距離Ｂ（図５のＴＢ）に比例する。ローパスフィルタが掛けられた第４のクォータクロック信号は、タイミング距離Ｄ（図５のＴＤ）に比例する。第３の比較器４４３からの結果は、ローパスフィルタが掛けられた第２のクォータクロック信号が、ローパスフィルタが掛けられた第４のクォータクロック信号よりも大きいかどうかを示し、これは、タイミング距離Ｂがタイミング距離Ｄよりも大きいかどうかを示す。

[0052]第３の積分器４５３は、第３の比較器４４３からの比較信号を、符号付きの誤差信号として解釈し、この誤差信号を積分して、ＤＣＣ制御信号（ＤＣＣ＿ｃｏｄｅ）を生成し、ＣＭＬ／ＣＭＯＳ変換器３２５からのＣＭＯＳクロック信号の差動対（Ｃｌｏｃｋ、Ｃｌｏｃｋｂ）のデューティサイクルを調整する。第３のクォータクロック信号が開始するとき（第２のクォータクロック信号が終了するとき）及び第１のクォータクロック信号が開始するとき（第４のクォータクロック信号が終了するとき）をＣＭＬ／ＣＭＯＳ変換器３２５のＤＣＣ制御が調整するため、第３の比較器４４３、第３の積分器４５３、及びＣＭＬ／ＣＭＯＳ変換器３２５を通る第３の制御ループは、タイミング距離Ｂ及びタイミング距離Ｃが等しくなるようにデューティサイクルを調整する。

[0053]第１の制御ループは、タイミング距離Ａをタイミング距離Ｂと等しくなるように機能し、第２の制御ループは、タイミング距離Ｃをタイミング距離Ｄと等しくするように機能し、第３の制御ループは、タイミング距離Ｂをタイミング距離Ｄと等しくするように機能する。推移的な等化により、全てのタイミング距離を等しくなるようにするためにこれら制御ループが組み合わせられる。４つのタイミング距離の合計が１つのクロック期間と等しいため、これらタイミング距離の各々は、１／４クロック期間と等しい。故に、これら４つのクロック信号は、９０度の相対的な位相を有するだろう。

[0054]比較器４３１，４３２，４３３は、較正クロック信号Ｃａｌ＿ｃｌｏｃｋによってクロックされる。比較器は、較正クロック信号の各サイクルで、それらのそれぞれの入力信号を比較する。積分器４５１，４５２，４５３もまた、較正クロック信号によってクロックされる。積分器は、比較器からの誤差信号を積分し、較正クロック信号の各サイクルで、それらのそれぞれの制御出力を更新することができる。較正クロック信号は、例えば、１０Ｇｈｚデータレートを受け入れるデシリアライザにおいては１９．２Ｍｈｚ信号であり得る。他の周波数も使用され得る。較正が、温度のような、ゆっくりと変化する効果を追跡するように機能するため、較正が実行されるレートは、高い必要はない。追加的に、較正クロック信号は、ＣＭＬクロック信号（及び、他のクロック信号）の差動対に非同期的であることができる。

[0055]ＣＭＬ／ＣＭＯＳ変換器３２５及びＤＬＬ、並びに、図４の回路によって提供されるデジタル較正ループモジュールは、入力クロック信号の差動対から、正確なタイミング関係性を有する４つのクロック位相信号を生成することができる。デシリアライザでの使用に加えて、同一又は同様の回路が、他のアプリケーションにおいて、例えば、シリアライザにおいて、又は、時間インターリーブされたナログ／デジタル変換器において使用され得る。

[0056]図６は、本明細書で開示される実施形態に係る、遅延セルの概略図である。遅延セルは、図４の回路の遅延セル４１１，４１２として使用され得る。遅延セルは、その遅延を生じるために、制御キャパシタの充電及び放電の単一の遅延段を使用する。遅延段は、遅延セルの出力Ｃｌｏｃｋ＿ｄｅｌを駆動するインバータ６３１を含む。

[0057]遅延セルの入力Ｃｌｏｃｋ＿ｉｎは、ｐチャネルトランジスタ６１１のゲートに接続される。ｐチャネルトランジスタ６１１は、スイッチとして機能することができ、スイッチと称され得る。ｐチャネルトランジスタ６１１のソースは、電圧電源に接続され、ｐチャネルトランジスタ６１１のドレインは、遅延セルの中間点Ｍｉｄに接続される。中間点は、インバータ６３１の入力に接続される。電流モードデジタル／アナログ変換器６２１は、遅延セルの中間点から電流を吸収する。キャパシタ６２５もまた、遅延セルに含まれ得る。幾つかの実施形態では、キャパシタは、遅延セルの他の素子のキャパシタンンス（これは、寄生キャパシタンスと称され得る）（例えば、インバータ６３１の入力キャパシタンス、ｐチャネルトランジスタ６１１のソースキャパシタンス、電流モードＤＡＣ６２１の出力キャパシタンス、中間点ノードの配線（wiring）のキャパシタンス）によって提供される。

[0058]図７は、図６の遅延セルの動作を例示する波形図である。遅延セルへの入力がハイに切り替わると（時間７０１）、ｐチャネルトランジスタ６１１は、オフになり、電流モードＤＡＣ６２１は、中間点をローに引き下げる。中間点が、インバータ６３１の閾値未満に放電されると（時間７０２）、出力は、ハイに切り替わる。

[0059]中間点を放電する際の遅延は、電流モードＤＡＣ６２１によって吸収される電流及び中間点上のキャパシタンスに依存して変動するだろう。ローからハイへの遷移のための遅延セルを通る遅延は、相応して、ＤＡＣによって吸収される電流に比例する。電流モードＤＡＣ６２１の電流は、遅延制御信号ＤＡＣ＿ｃｏｄｅによってセットされる。電流モードＤＡＣ６２１もまた、基準電流又は電圧を供給するバイアス電流信号（Ｂｉａｓ）を受ける。図４のＤＬＬモジュールでは、第１の遅延セル４１１のためのＤＡＣ電流が、第１の積分器４５１からの遅延制御信号によってセットされ、第２の遅延セル４１２のためのＤＡＣ電流が、第２の積分器４５２からの遅延制御信号によってセットされる。１０Ｇｂｐｓデータレートで動作するデシリアライザでは、ＤＡＣ電流は、遅延制御信号における変化の１つのＬＳＢが、遅延において略１ｐｓの変化を引き起こすようにセットされ得る。

[0060]遅延セルへの入力がローに切り替わると（時間７０３）、ｐチャネルトランジスタ６１１はオンになり、中間点をハイに引き上げる。中間点は、ｐチャネルトランジスタ６１１からの電流により迅速にハイに切り替わり得る。中間点がハイに切り替わることは、インバータ６３１に、遅延セルの出力をローに切り替えさせる。遅延セルを通した遅延は、相応して、ハイからローへの遷移の場合、小さいだろう。

[0061]図６の遅延セルは、立ち上がり遷移（rising transition）及び立ち下がり遷移（falling transition）について、非対称（不等）の遅延を有し得る。特に、立ち下がり遷移の遅延は、pチャネルトランジスタ６１１の電流に大きく依存し、立ち上がり遷移の遅延は、電流モードＤＡＣ６２１の電流に大きく依存する。図４の回路では、立ち下がり遷移についての遅延セル４１１，４１２の遅延は、重要ではない。ＤＡＣ電流によって制御される、立ち上がり遷移についての遅延セルの遅延は、クロック位相信号のタイミングを調整する際に使用される遅延である。

[0062]図８は、本明細書で開示される実施形態に係る、ＣＭＬ／ＣＭＯＳ変換器の概略図である。ＣＭＬ／ＣＭＯＳ変換器は、図３のデシリアライザにおけるＣＭＬ／ＣＭＯＳ変換器３２５として使用され得る。図８のＣＭＬ／ＣＭＯＳ変換器は、デューティサイクル補正機能を含む。デューティサイクル補正機能は、ＤＣＣ制御信号によって制御される。図８のＣＭＬ／ＣＭＯＳ変換器におけるＤＣＣ制御信号は、符号絶対値表現（sign-magnitude representation）を使用する。ＤＣＣ符号信号（ＤＣＣ＿ｓｉｇｎ及びその相補ＤＣＣ＿ｓｉｇｎ＿ｂ）は、デューティサイクル補正の方向を制御し、ＤＣＣ振幅信号ＤＣＣ＿ｃｏｄｅは、デューティサイクル補正の量を制御する。ＤＣＣ振幅信号は、図４の較正モジュールの第３の積分器４５３からの積分された誤差信号の振幅であり得、ＤＣＣ符号信号は、積分された誤差信号の符号である。同様に、図８のＣＭＬ／ＣＭＯＳ変換器が、図３のデシリアライザにおけるＣＭＬ／ＣＭＯＳ変換器３２５として使用されるとき、ＤＣＣ制御信号は、ＤＣＣ制御信号（ＤＣＣ＿ｃｏｄｅ）である。

[0063]ＣＭＬ／ＣＭＯＳ変換器は、一対の差動ＣＭＬ入力信号（正の入力信号ＩＮｐ及び負の入力信号ＩＮｍ）を受ける。図８のＣＭＬ／ＣＭＯＳ変換器が、図３のデシリアライザにおけるＣＭＬ／ＣＭＯＳ変換器３２５として使用されるとき、差動ＣＭＬ入力信号は、位相補間器３２１から受ける。入力信号は、事前増幅器８２１において増幅され得る。事前増幅器８２１の出力は、キャパシタ８３１，８５１によって自己バイアス増幅器８３０，８５０に容量結合（ＡＣ結合）される。自己バイアス増幅器８３０，８５０は、調整可能なＤＣ点を有する。自己バイアス増幅器８３０，８５０のＤＣ点を調整することは、閾値レベルを効率的に変更し、それによって、ＣＭＬ／ＣＭＯＳ変換器のデューティサイクルを変更する。

[0064]自己バイアス増幅器８３０，８５０の出力は、ＣＭＬ／ＣＭＯＳ変換器の出力信号（ＣＭＯＳクロック信号の差動対Ｃｌｏｋ，Ｃｌｏｋｂ）を駆動するために、インバータによってバッファされる。図８のＣＭＬ／ＣＭＯＳ変換器が、図３のデシリアライザにおけるＣＭＬ／ＣＭＯＳ変換器３２５として使用されるとき、出力信号は、ＣＭＯＳクロック信号の差動対（φ０，φ１８０）であり、これらは、ＤＬＬモジュール３５５に供給される。インバータ８４１は、第１の自己バイアス増幅器８３０の出力からのＣＭＯＳクロック信号の差動対の正の信号を駆動する。インバータ８４２は、第２の自己バイアス増幅器８５０の出力からのＣＭＯＳクロック信号の差動対の負の信号を駆動する。ＣＭＬ／ＣＭＯＳ変換器は、ＣＭＯＳクロック信号の差動対の正の信号と負の信号との間で交差結合されたインバータ８４５及びインバータ８４６を含み得る。

[0065]第１の自己バイアス増幅器８３０は、第１のインバータ８３５を含み、第２の自己バイアス増幅器８５０は、第２のインバータ８５５を含む。２つの直列抵抗器８３３，８３４は、第１のインバータ８３５の入力から出力に結合され、２つの直列抵抗器８５３，８５４は、第２のインバータ８５５の入力から出力に結合される。電流は、ＤＣ点及び閾値レベルを調整するために、直列抵抗器の中間点に供給されるか、又はそこから吸収される。

[0066]バイアスモジュール８１０は、自己バイアス増幅器８３０，８５０の閾値レベルを調整する。バイアスモジュール８１０は、電流を供給することができる２つの電流モードＤＡＣ８１１，８１２を含む。バイアスモジュール８１０は、電流を吸収することができる２つの電流モードＤＡＣ８１３，８１４を含む。代替的に、複数の出力を有する組み合わせられたＤＡＣ又は単一のＤＡＣが使用され得る。

[0067]例示された実施形態では、電流モードＤＡＣ８１１，８１２は、ｐバイアス信号ＢＩＡＳｐによってバイアスがかけられ、電流モードＤＡＣ８１３，８１４は、ｎバイアス信号ＢＩＡＳｎによってバイアスがかけられる。バイアス信号は、電圧基準又は電流基準であり得る。ＤＡＣによって供給又は吸収される電流のレベルは、ＤＣＣ振幅信号によって制御される。

[0068]バイアスモジュール８１０は、電流モードＤＡＣを自己バイアス増幅器８３０，８５０に選択的に結合するための４つのスイッチを含む。第１のスイッチ８１５は、ＤＣＣ符号信号が正のとき、電流モードＤＡＣ８１１を第１の自己バイアス増幅器８３０に結合し、第２のスイッチ８１６は、ＤＣＣ符号信号が負のとき、電流モードＤＡＣ８１２を第２の自己バイアス増幅器８５０に結合し、第３のスイッチ８１７は、ＤＣＣ符号信号が負のとき、電流モードＤＡＣ８１３を第１の自己バイアス増幅器８３０に結合し、第４のスイッチ８１８は、ＤＣＣ符号信号が正のとき、電流モードＤＡＣ８１４を第２の自己バイアス増幅器８５０に結合する。第１のスイッチ８１５及び第２のスイッチ８１６は、例えば、ｐチャネルトランジスタが実装され得、第３のスイッチ８１７及び第４のスイッチ８１８は、例えば、ｎチャネルトランジスタが実装され得る。

[0069]バイアスモジュール８１０が、その閾値を増加させるために、第１の自己バイアス増幅器８３０に電流を供給するとき、バイアスモジュール８１０はまた、その閾値を減少させるために、第２の自己バイアス増幅器８５０から電流を吸収する。これは、ＣＭＬ／ＣＭＯＳ変換器の出力信号のデューティサイクルを増加させる。バイアスモジュール８１０が、その閾値を減少させるために、第１の自己バイアス増幅器８３０から電流を吸収するとき、バイアスモジュール８１０はまた、その閾値を増加させるために、第２の自己バイアス増幅器８５０に電流を供給する。これは、ＣＭＬ／ＣＭＯＳ変換器の出力信号のデューティサイクルを減少させる。

[0070]図９は、本明細書で開示される実施形態に係る、比較器の概略図である。比較器は、図４の回路における比較器４４１，４４２，４４３として使用され得る。図９の比較器は、自動ゼロ化を有するスイッチドキャパシタタイプの比較器である。他のタイプの比較器も使用され得る。比較器は、それが比較する２つの入力信号Ｉｎ１及びＩｎ２を受け得る。比較器は、これらの入力信号のうちのどちらがより大きいかを示す出力信号Ｏｕｔを生成する。比較器は、２つのクロック位相信号ＣＫ１，ＣＫ２によってクロックされる。２つのクロック位相信号は、重複しない。比較器は、カスケード式のインバータ段を使用して、その利得を増加させる。

[0071]リセット段階中、第１のインバータ９２３の入力及び出力は、スイッチ９２５によって接続され、第２のインバータ９３３の入力及び出力は、スイッチ９３５によって接続される。追加的に、スイッチ９１１は、第１の入力信号を、第１のキャパシタ９２１の第１の端子に接続し、その第２の端子は、第１のインバータ９２３の入力に接続される。第２のキャパシタ９３１は、第１のインバータ９２３の出力と、第２のインバータ９３３の入力との間に接続される。リセット位相は、第１のキャパシタ９２１及び第２のキャパシタ９３１をゼロオフセット誤差電圧まで充電する。

[0072]比較段階中、スイッチ９２５、スイッチ９３５、及びスイッチ９１１はディセーブルにされ、スイッチ９１２は、第２の入力を第１のキャパシタ９２１の第１の端子に接続する。第２の入力信号が、第１の入力信号よりも大きいとき、第１のキャパシタ９２１の第１のノード上の電圧は、比較段階中に増加するだろう。これは、第１のキャパシタ９２１を介して、増幅される第１のインバータ９２３の入力上の電圧を増加させ、第１のインバータの出力上の電圧をより大きく減少させる。これは、第２のキャパシタ９３１を介して、増幅される第２のインバータ９３３の入力上の電圧を減少させ、第２のインバータ９３３の出力（比較器の出力）上の電圧を更に大きく増加させる。第２の入力信号が第１の入力信号よりも小さいとき、同様のしかしながら相補的な動作が起こる。

[0073]スイッチ９１１，９１２，９２５，９３５は、例えば、ｎチャネルトランジスタが実装され得る。スイッチはまた、ｐチャネルトランジスタ又はトランジスタの相補的なペアが実装され得る。

[0074]図９の比較器は、小さい集積回路面積及び低い電力消費によって高精度を達成することができる。例えば、比較器は、略２．５ｍＶの感度を達成することができる。１０ＧＨｚのデシリアライザの場合、２．５ｍＶは、クロック信号における略１ｐｓの変動に相当する。

[0075]図１０は、本明細書で開示される実施形態に係る、正確なタイミング関係性を有する４つのクロック信号を生成するためのプロセスのフローチャートである。プロセスは、例えば、図３のデシリアライザ、図４の回路、図６の遅延セル、図８のＣＭＬ／ＣＭＯＳ変換器、及び図９の比較器を使用して実装され得る。

[0076]ステップ１０１０において、プロセスは、変換されたクロック信号のデューティサイクルを調整しつつ、入力クロック信号の論理レベルを変換する。図８のＣＭＬ／ＣＭＯＳ変換器は、例えば、補正されたデューティサイクルで、ＣＭＬクロック信号の差動対をＣＭＯＳクロック信号の差動対に変換するために、ステップ１０１０に使用され得る。

[0077]ステップ１０２０において、プロセスは、遅延クロック信号を生成するために、変換されたクロック信号を遅延させる。図６の遅延セルのうち２つは、例えば、ステップ１０２０を実行するために使用され得る。

[0078]ステップ１０３０において、プロセスは、変換されたクロック信号及び遅延クロック信号に基づいて４つのクロック信号を生成する。図４の論理回路４２０及びセット−リセットラッチ４６１，４６２は、例えば、ＣＭＯＳクロック信号の差動対並びに正及び負の遅延クロック信号に基づいてクォータクロック信号を生成し、次いで、これらクォータクロック信号に基づいて０，９０，１８０，及び２７０度のクロック信号を生成するために使用され得る。

[0079]ステップ１０４０において、プロセスは、ステップ１０２０のデューティサイクル及びステップ１０３０の遅延を調整することで４つのクロック信号のタイミング関係性を較正する。図４の３つの制御ループは、例えば、第１の遅延セル４１１の遅延、第２の遅延セル４１２の遅延、ＣＭＬ／ＣＭＯＳ変換器３２５のＤＣＣを制御するために使用され得る。

[0080]図１０のプロセスは、例えば、ステップを追加又は変更することで修正され得る。例えば、補間ステップは、同相及び直交クロック信号から入力クロック信号を補間し得る。追加的に、複数のステップが同時に実行され得る。

[0081]本発明の実施形態は、特定の実施形態について上述されたが、本発明の多数の変更例が可能であり、例えば、異なる信号極性及びトランジスタタイプを有するものを含む。追加的に、ＣＭＬ及びＣＭＯＳ以外の技術及び信号レベルが使用され得る。幾つかの機能は削除され得、例えば、ＣＭＬ／ＣＭＯＳ変換器は、ある実施形態では、レベル変換なしにデューティサイクルを調整するだけであり得る。更に、１つのモジュールによって実行されるとして説明された機能は、別のモジュールに移動されるか又は、複数のモジュール間に分散され得る。他の変形例は、異なる数のクロック信号、例えば、４５度離間された８つのクロック信号、を生成し得る。追加的に、様々な実施形態の特徴は、上述されたものとは異なる組み合わせで組み合わせられ得る。

[0082]開示された実施形態についての以上の説明は、当業者が本発明を製造又は使用できるように提供されている。これらの実施形態に対する様々な変更は、当業者には容易に明らかであり、本明細書で説明された包括的な原理は、本発明の精神又は範囲から逸脱することなく、他の実施形態に適用され得る。故に、本明細書で提示された説明及び図面が、本発明の現時点で好ましい実施形態を表し、よって、本発明によって広く想定される主題を代表することは理解されるべきである。本発明の範囲が、当業者に自明となり得る他の実施形態を完全に包含すること、及び、本発明の範囲が、相応して、添付の特許請求の範囲以外のものによって限定されないことは更に理解される。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
正確なタイミング関係性を有する４つのクロック信号を生成するための回路であって、
電流モード論理（ＣＭＬ）クロック信号の差動対をＣＭＯＳクロック信号の差動対に変換するように構成されたＣＭＬ／ＣＭＯＳ変換器と、ここにおいて、前記ＣＭＬ／ＣＭＯＳ変換器は、前記ＣＭＯＳクロック信号の差動対の前記デューティサイクルを制御するデューティサイクル補正機能を含む、
前記ＣＭＯＳクロック信号の差動対から前記４つのクロック信号を生成するように構成された遅延ロックドループモジュールと、
前記４つのクロック信号の前記タイミング関係性を調整するために、前記遅延ロックドループモジュールの遅延を制御し、前記ＣＭＬ／ＣＭＯＳ変換器の前記デューティサイクル補正を制御するように構成された較正モジュールと
を備える回路。
［Ｃ２］
前記遅延ロックドループモジュールは、
前記ＣＭＯＳクロック信号の差動対の正の信号から正の遅延クロック信号を生成するように構成された第１の遅延セルと、
前記ＣＭＯＳクロック信号の差動対の負の信号から負の遅延クロック信号を生成するように構成された第２の遅延セルと、
前記ＣＭＯＳクロック信号の差動対と前記遅延クロック信号とを組み合わせて、１／４クロック期間のアクティブ時間を有する４つのクォータクロック信号を生成するように構成された論理回路と、
前記クォータクロック信号から前記４つのクロック信号を生成するように構成されたセット−リセットラッチと
を含む、Ｃ１に記載の回路。
［Ｃ３］
前記論理回路は、
前記ＣＭＯＳクロック信号の差動対の前記正の信号及び前記正の遅延クロック信号の前記相補に結合された入力と、前記クォータクロック信号のうちの第１のクォータクロック信号に結合された出力とを有する第１のＡＮＤゲートと、
前記ＣＭＯＳクロック信号の差動対の前記負の信号の前記相補及び前記正の遅延クロック信号に結合された入力と、前記クォータクロック信号のうちの第２のクォータクロック信号に結合された出力とを有する第２のＡＮＤゲートと、
前記ＣＭＯＳクロック信号の差動対の前記負の信号及び前記負の遅延クロック信号の前記相補に結合された入力と、前記クォータクロック信号のうちの第３のクォータクロック信号に結合された出力とを有する第３のＡＮＤゲートと、
前記ＣＭＯＳクロック信号の差動対の前記正の信号の前記相補及び前記負の遅延クロック信号に結合された入力と、前記クォータクロック信号のうちの第４のクォータクロック信号に結合された出力とを有する第４のＡＮＤゲートと
を備える、Ｃ２に記載の回路。
［Ｃ４］
前記セット−リセットラッチは、
前記クォータクロック信号のうちの前記第１のクォータクロック信号に結合されたセット入力と、前記クォータクロック信号のうちの前記第３のクォータクロック信号に結合されたリセット入力とを有し、前記４つのクロック信号のうちの第１のクロック信号に結合された真の出力と、前記４つのクロック信号のうちの第３のクロック信号に結合された相補出力とを有する第１のセット−リセットラッチと、
前記クォータクロック信号のうちの前記第３のクォータクロック信号に結合されたセット入力と、前記クォータクロック信号の前記第４のクォータクロック信号に結合されたリセット入力とを有し、前記４つのクロック信号のうちの第２のクロック信号に結合された真の出力と、前記４つのクロック信号のうちの第４のクロック信号に結合された相補出力とを有する第２のセット−リセットラッチと
を備える、Ｃ３に記載の回路。
［Ｃ５］
前記第１の遅延セル及び前記第２の遅延セルは、上昇遷移及び下降遷移に対して非対称的な遅延を有する、Ｃ２に記載の回路。
［Ｃ６］
前記遅延セルの各々は、単一の遅延段から成る、Ｃ２に記載の回路。
［Ｃ７］
前記遅延段は、
前記ＣＭＯＳクロック信号の差動対の信号に結合されたゲートと、電圧電源に結合されたソースと、前記遅延段の中間点に結合されたドレインとを有するｐチャネルトランジスタと、
前記遅延段の前記中間点に結合された電流モードデジタル／アナログ変換器と、ここにおいて、前記電流モードデジタル／アナログ変換器の電流は、前記遅延段の遅延を制御する、
前記遅延段の前記中間点に結合された入力と、前記遅延クロック信号のうちのそれぞれ１つに結合された出力とを有するインバータと
を含む、Ｃ６に記載の回路。
［Ｃ８］
前記較正モジュールは、
前記クォータクロック信号の各々をフィルタに掛け、フィルタを掛けられたクォータクロック信号を生成するように構成されたローパルフィルタと、
前記フィルタが掛けられたクォータクロック信号の対を比較し、誤差信号を生成するように構成された比較器と、
前記第１の遅延セル及び前記第２の遅延セルの前記遅延並びに前記ＣＭＬ／ＣＭＯＳ変換器の前記デューティサイクルを制御するための制御信号を生成するために、前記比較器からの前記誤差信号を積分するように構成された積分器と
を含む、Ｃ２に記載の回路。
［Ｃ９］
前記ローパルフィルタの各々は、抵抗器―キャパシタフィルタを含む、Ｃ８に記載の回路。
［Ｃ１０］
前記比較器のうちの第１の比較器は、前記フィルタが掛けられたクォータクロック信号のうちの第１のフィルタが掛けられたクォータクロック信号及び前記フィルタが掛けられたクォータクロック信号の第２のフィルタが掛けられたクォータクロック信号を受け、前記誤差信号のうちの第１の誤差信号を生成し、
前記積分器のうちの第１の積分器は、前記誤差信号のうちの前記第１の誤差信号を受け、前記第１の遅延セルの前記遅延に対する前記制御を生成し、
前記比較器のうちの第２の比較器は、前記フィルタが掛けられたクォータクロック信号のうちの第３のフィルタが掛けられたクォータクロック信号及び前記フィルタが掛けられたクォータクロック信号のうちの第４のフィルタが掛けられたクォータクロック信号を受け、前記誤差信号のうちの第２の誤差信号を生成する、
前記積分器のうちの第２の積分器は、前記誤差信号のうちの前記第２の誤差信号を受け、前記第２の遅延セルの前記遅延に対する前記制御を生成し、
前記比較器のうちの第３の比較器は、前記フィルタが掛けられたクォータクロック信号の前記第２のフィルタが掛けられたクォータクロック信号及び前記フィルタが掛けられたクォータクロック信号のうちの前記第４のフィルタが掛けられたクォータクロック信号を受け、前記誤差信号のうちの第３の誤差信号を生成し、
前記積分器のうちの第３の積分器は、前記誤差信号のうちの前記第３の誤差信号受け、前記ＣＭＬ／ＣＭＯＳ変換器の前記デューティサイクル補正機能に対する前記制御を生成する、
Ｃ８に記載の回路。
［Ｃ１１］
前記比較器及び前記積分器は、前記ＣＭＬクロック信号の差動対に非同期である較正クロック信号によってクロックされる、Ｃ８に記載の回路。
［Ｃ１２］
前記比較器は、スイッチドキャパシタ比較器である、Ｃ８に記載の回路。
［Ｃ１３］
前記ＣＭＬ／ＣＭＯＳ変換器は、
前記ＣＭＬクロック信号の差動対に容量結合された入力と、前記ＣＭＯＳクロック信号の差動対に結合された出力とを有する自己バイアス増幅器
を含み、
前記デューティサイクル補正機能は、前記自己バイアス増幅器の閾値レベルを制御する、Ｃ１に記載の回路。
［Ｃ１４］
前記自己バイアス増幅器の各々は、インバータ及び前記インバータの入力と前記インバータの出力との間に接続された直列抵抗器を含み、
前記デューティサイクル補正機能は、前記直列抵抗器の中間点に電流を供給すること又はそこから電流を吸収することで、前記自己バイアス増幅器の前記閾値レベルを制御する、Ｃ１３に記載の回路。
［Ｃ１５］
複数のスイッチによって前記直列抵抗器の前記中間点に結合された複数の電流モードデジタル／アナログ変換器を備えるバイアスモジュールを更に備える、Ｃ１４に記載の回路。
［Ｃ１６］
前記自己バイアス増幅器の前記入力は、前記ＣＭＬクロック信号の差動対に事前増幅器を通して容量結合される、Ｃ１３に記載の回路。
［Ｃ１７］
位相制御信号に基づいて、複数の入力クロック信号からの前記ＣＭＬクロック信号の差動対を生成するように構成された位相補間器を更に備える、Ｃ１に記載の回路。
［Ｃ１８］
デシリアライザであって、
Ｃ１７に記載の回路と、
前記４つのクロック信号のエッジ上で、シリアルデータ信号をサンプリングするように構成されたサンプラモジュールと、
前記サンプラモジュールからのサンプル値に基づいて、前記位相補間器のための前記位相制御信号を生成するように構成されたループフィルタと
を備えるデシリアライザ。
［Ｃ１９］
正確なタイミング関係性を有する４つのクロック信号を生成するための方法であって、
前記ＣＭＯＳクロック信号の差動対の前記デューティサイクルを調整することを含む、ＣＭＬクロック信号の差動対の論理レベルをＣＭＯＳクロック信号の差動対に変換することと、
遅延クロック信号を生成するために、前記ＣＭＯＳクロック信号の差動対の各々を遅延させることと、
前記４つのクロック信号を生成するために、前記ＣＭＯＳクロック信号の差動対と前記遅延クロック信号とを組み合わせることと、
前記４つのクロック信号の前記タイミング関係性を調整するために、前記遅延クロック信号の前記遅延及び前記ＣＭＯＳクロック信号の差動対の前記デューティサイクルの前記調整を較正することと
を備える方法。
［Ｃ２０］
前記４つのクロック信号を生成するために、前記ＣＭＯＳクロック信号の差動対と前記遅延クロック信号とを組み合わせることは、
１／４クロック期間のアクティブ時間を有する４つのクォータクロック信号を生成するために、前記ＣＭＯＳクロック信号の差動対と前記遅延クロック信号とを論理的に組み合わせることと、
前記クォータクロック信号に基づいて前記４つのクロック信号を生成するようにラッチをセット及びリセットすることと
を含む、Ｃ１９に記載の方法。
［Ｃ２１］
遅延クロック信号を生成するために、前記ＣＭＯＳクロック信号の差動対の各々を遅延させることは、上昇遷移及び下降遷移に対して非対称的な遅延を使用することを含む、Ｃ２０に記載の方法。
［Ｃ２２］
前記遅延クロック信号の前記遅延及び前記ＣＭＯＳクロック信号の差動対の前記デューティサイクルの前記調整を較正することは、
フィルタが掛けられたクォータクロック信号を生成するために、前記クォータクロック信号の各々をローパスフィルタリングすることと、
前記フィルタが掛けられたクォータクロック信号の対を比較し、誤差信号を生成することと、
前記誤差信号を積分することと、
前記積分された誤差信号に基づいて、前記遅延クロック信号の前記遅延及び前記ＣＭＯＳクロック信号の差動対の前記デューティサイクルを制御することと
を含む、Ｃ２０に記載の方法。
［Ｃ２３］
正確なタイミング関係性を有する４つのクロック信号を生成するための装置であって、
前記ＣＭＯＳクロック信号の差動対の前記デューティサイクルを制御するデューティサイクル補正機能を含む、ＣＭＬクロック信号の差動対をＣＭＯＳクロック信号の差動対に変換するための手段と、
前記ＣＭＯＳクロック信号の差動対を遅延させることを含む、前記ＣＭＯＳクロック信号の差動対から前記４つのクロック信号を生成するための手段と、
前記ＣＭＯＳクロック信号の差動対の各々を遅延することの前記遅延を制御すること及び前記デューティサイクル補正機能を制御することを含む、前記４つのクロック信号の前記タイミング関係性を較正するための手段と
を含む、装置。
［Ｃ２４］
前記４つのクロック信号を生成するための前記手段は、
前記ＣＭＯＳクロック信号の差動対の正の信号から正の遅延クロック信号を生成するように構成された第１の遅延セルと、
前記ＣＭＯＳクロック信号の差動対の負の信号から負の遅延クロック信号を生成するように構成された第２の遅延セルと、
１／４クロック期間のアクティブ時間を有する４つのクォータクロック信号を生成するために、前記ＣＭＯＳクロック信号の差動対と前記遅延クロック信号とを組み合わせるように構成された論理回路と、
前記クォータクロック信号から前記４つのクロック信号を生成するように構成されたセット−リセットラッチと
を含む、Ｃ２３に記載の装置。
［Ｃ２５］
前記第１の遅延セル及び前記第２の遅延セルは、上昇遷移及び下降遷移に対して非対称的な遅延を有する、Ｃ２４に記載の装置。
［Ｃ２６］
前記遅延セルの各々は、単一の遅延段から成る、Ｃ２４に記載の装置。
［Ｃ２７］
較正するための前記手段は、
前記クォータクロック信号の各々をフィルタリングし、フィルタが掛けられたクォータクロック信号を生成するように構成されたローパスフィルタと、
前記フィルタが掛けられたクォータクロック信号の対を比較し、誤差信号を生成するように構成された比較器と、
前記遅延セルの遅延及び前記デューティサイクル補正機能を制御するための制御を生成するために、前記比較器からの前記誤差信号を積分するように構成された積分器と
を含む、Ｃ２４に記載の装置。
［Ｃ２８］
前記ＣＭＬクロック信号の差動対を前記ＣＭＯＳクロック信号の差動対に変換するための前記手段は、
前記ＣＭＬクロック信号の差動対に容量結合された入力と、前記ＣＭＯＳクロック信号の差動対に結合された出力とを有する自己バイアス増幅器
を含み、
前記デューティサイクル補正機能は、前記自己バイアス増幅器の閾値レベルを制御する、Ｃ２３に記載の装置。
［Ｃ２９］
前記自己バイアス増幅器の各々は、インバータ及び前記インバータの入力と前記インバータの出力との間に接続された直列抵抗器を含み、
前記デューティサイクル補正機能は、前記直列抵抗器の中間点に電流を供給すること又はそれから電流を吸収することで、前記自己バイアス増幅器の前記閾値レベルを制御する、Ｃ２８に記載の装置。
［Ｃ３０］
前記ＣＭＬクロック信号の差動対を生成するために、位相制御信号に基づいて複数の入力クロック信号から補間するための手段を更に備える、Ｃ２３に記載の装置。

Claims (30)

1. 正確なタイミング関係性を有する４つのクロック信号を生成するための回路であって、
   電流モード論理（ＣＭＬ）クロック信号の差動対をＣＭＯＳクロック信号の差動対に変換するように構成されたＣＭＬ／ＣＭＯＳ変換器と、ここにおいて、前記ＣＭＬ／ＣＭＯＳ変換器は、前記ＣＭＯＳクロック信号の差動対のデューティサイクルを制御するデューティサイクル補正機能を含む、
   前記ＣＭＯＳクロック信号の差動対の正の信号から正の遅延クロック信号を生成するように構成された第１の遅延セル、及び
   前記ＣＭＯＳクロック信号の差動対の負の信号から負の遅延クロック信号を生成するように構成された第２の遅延セル
   を含み、
   前記ＣＭＯＳクロック信号の差動対、前記正の遅延クロック信号、及び前記負の遅延クロック信号から前記４つのクロック信号を生成するように構成された
   遅延ロックドループモジュールと、
   前記４つのクロック信号の前記タイミング関係性を調整するために、前記第１の遅延セルの遅延を制御し、前記第２の遅延セルの遅延を制御し、前記ＣＭＬ／ＣＭＯＳ変換器の前記デューティサイクル補正機能を制御するように構成された較正モジュールと
   を備える回路。
2. 前記遅延ロックドループモジュールは、
   前記ＣＭＯＳクロック信号の差動対と、前記正の遅延クロック信号と、前記負の遅延クロック信号とを組み合わせて、１／４クロック期間のアクティブ時間を有する４つのクォータクロック信号を生成するように構成された論理回路と、
   前記クォータクロック信号から前記４つのクロック信号を生成するように構成されたセット−リセットラッチと
   を更に含む、請求項１に記載の回路。
3. 前記論理回路は、
   前記ＣＭＯＳクロック信号の差動対の前記正の信号及び前記正の遅延クロック信号の相補に結合された入力と、前記クォータクロック信号のうちの第１のクォータクロック信号に結合された出力とを有する第１のＡＮＤゲートと、
   前記ＣＭＯＳクロック信号の差動対の前記負の信号の前記相補及び前記正の遅延クロック信号に結合された入力と、前記クォータクロック信号のうちの第２のクォータクロック信号に結合された出力とを有する第２のＡＮＤゲートと、
   前記ＣＭＯＳクロック信号の差動対の前記負の信号及び前記負の遅延クロック信号の前記相補に結合された入力と、前記クォータクロック信号のうちの第３のクォータクロック信号に結合された出力とを有する第３のＡＮＤゲートと、
   前記ＣＭＯＳクロック信号の差動対の前記正の信号の前記相補及び前記負の遅延クロック信号に結合された入力と、前記クォータクロック信号のうちの第４のクォータクロック信号に結合された出力とを有する第４のＡＮＤゲートと
   を備える、請求項２に記載の回路。
4. 前記セット−リセットラッチは、
   前記クォータクロック信号のうちの前記第１のクォータクロック信号に結合されたセット入力と、前記クォータクロック信号のうちの前記第３のクォータクロック信号に結合されたリセット入力とを有し、前記４つのクロック信号のうちの第１のクロック信号に結合された真の出力と、前記４つのクロック信号のうちの第３のクロック信号に結合された相補出力とを有する第１のセット−リセットラッチと、
   前記クォータクロック信号のうちの前記第３のクォータクロック信号に結合されたセット入力と、前記クォータクロック信号のうちの前記第４のクォータクロック信号に結合されたリセット入力とを有し、前記４つのクロック信号のうちの第２のクロック信号に結合された真の出力と、前記４つのクロック信号のうちの第４のクロック信号に結合された相補出力とを有する第２のセット−リセットラッチと
   を備える、請求項３に記載の回路。
5. 前記第１の遅延セル及び前記第２の遅延セルは、上昇遷移及び下降遷移に対して非対称的な遅延を有する、請求項２に記載の回路。
6. 前記第１の遅延セル及び前記第２の遅延セルの各々は、単一の遅延段から成る、請求項１に記載の回路。
7. 前記遅延段は、
   前記ＣＭＯＳクロック信号の差動対の信号に結合されたゲートと、電圧電源に結合されたソースと、前記遅延段の中間点に結合されたドレインとを有するｐチャネルトランジスタと、
   前記遅延段の前記中間点に結合された電流モードデジタル／アナログ変換器と、ここにおいて、前記電流モードデジタル／アナログ変換器の電流は、前記遅延段の遅延を制御する、
   前記遅延段の前記中間点に結合された入力と、前記遅延クロック信号のうちのそれぞれ１つに結合された出力とを有するインバータと
   を含む、請求項６に記載の回路。
8. 前記較正モジュールは、
   前記クォータクロック信号の各々をフィルタに掛け、フィルタが掛けられたクォータクロック信号を生成するように構成されたローパルフィルタと、
   前記フィルタが掛けられたクォータクロック信号の対を比較し、誤差信号を生成するように構成された比較器と、
   前記第１の遅延セル及び前記第２の遅延セルの前記遅延並びに前記ＣＭＬ／ＣＭＯＳ変換器の前記デューティサイクルを制御するための制御信号を生成するために、前記比較器からの前記誤差信号を積分するように構成された積分器と
   を含む、請求項２に記載の回路。
9. 前記ローパルフィルタの各々は、抵抗器―キャパシタフィルタを含む、請求項８に記載の回路。
10. 前記比較器のうちの第１の比較器は、前記フィルタが掛けられたクォータクロック信号のうちの第１のフィルタが掛けられたクォータクロック信号及び前記フィルタが掛けられたクォータクロック信号のうちの第２のフィルタが掛けられたクォータクロック信号を受け、前記誤差信号のうちの第１の誤差信号を生成し、
    前記積分器のうちの第１の積分器は、前記誤差信号のうちの前記第１の誤差信号を受け、前記第１の遅延セルの前記遅延に対する前記制御を生成し、
    前記比較器のうちの第２の比較器は、前記フィルタが掛けられたクォータクロック信号のうちの第３のフィルタが掛けられたクォータクロック信号及び前記フィルタが掛けられたクォータクロック信号のうちの第４のフィルタが掛けられたクォータクロック信号を受け、前記誤差信号のうちの第２の誤差信号を生成し、
    前記積分器のうちの第２の積分器は、前記誤差信号のうちの前記第２の誤差信号を受け、前記第２の遅延セルの前記遅延に対する前記制御を生成し、
    前記比較器のうちの第３の比較器は、前記フィルタが掛けられたクォータクロック信号のうちの前記第２のフィルタが掛けられたクォータクロック信号及び前記フィルタが掛けられたクォータクロック信号のうちの前記第４のフィルタが掛けられたクォータクロック信号を受け、前記誤差信号のうちの第３の誤差信号を生成し、
    前記積分器のうちの第３の積分器は、前記誤差信号のうちの前記第３の誤差信号を受け、前記ＣＭＬ／ＣＭＯＳ変換器の前記デューティサイクル補正機能に対する前記制御を生成する、
    請求項８に記載の回路。
11. 前記比較器及び前記積分器は、前記ＣＭＬクロック信号の差動対に非同期である較正クロック信号によってクロックされる、請求項８に記載の回路。
12. 前記比較器は、スイッチドキャパシタ比較器である、請求項８に記載の回路。
13. 前記ＣＭＬ／ＣＭＯＳ変換器は、
    前記ＣＭＬクロック信号の差動対に容量結合された入力と、前記ＣＭＯＳクロック信号の差動対に結合された出力とを有する自己バイアス増幅器
    を含み、
    前記デューティサイクル補正機能は、前記自己バイアス増幅器の閾値レベルを制御する、請求項１に記載の回路。
14. 前記自己バイアス増幅器の各々は、インバータ及び前記インバータの入力と前記インバータの出力との間に接続された直列抵抗器を含み、
    前記デューティサイクル補正機能は、前記直列抵抗器の中間点に電流を供給すること又はそこから電流を吸収することで、前記自己バイアス増幅器の前記閾値レベルを制御する、請求項１３に記載の回路。
15. 複数のスイッチによって前記直列抵抗器の前記中間点に結合された複数の電流モードデジタル／アナログ変換器を備えるバイアスモジュールを更に備える、請求項１４に記載の回路。
16. 前記自己バイアス増幅器の前記入力は、前記ＣＭＬクロック信号の差動対に事前増幅器を通して容量結合される、請求項１３に記載の回路。
17. 位相制御信号に基づいて、複数の入力クロック信号からの前記ＣＭＬクロック信号の差動対を生成するように構成された位相補間器を更に備える、請求項１に記載の回路。
18. デシリアライザであって、
    請求項１７に記載の回路と、
    前記４つのクロック信号のエッジ上で、シリアルデータ信号をサンプリングするように構成されたサンプラモジュールと、
    前記サンプラモジュールからのサンプル値に基づいて、前記位相補間器のための前記位相制御信号を生成するように構成されたループフィルタと
    を備えるデシリアライザ。
19. 正確なタイミング関係性を有する４つのクロック信号を生成するための方法であって、
    ＣＭＯＳクロック信号の差動対のデューティサイクルを調整することを含む、ＣＭＬクロック信号の差動対の論理レベルを前記ＣＭＯＳクロック信号の差動対に変換することと、
    正の遅延クロック信号を生成するために、前記ＣＭＯＳクロック信号の差動対の正の信号を遅延させることと、
    負の遅延クロック信号を生成するために、前記ＣＭＯＳクロック信号の差動対の負の信号を遅延させることと、
    前記４つのクロック信号を生成するために、前記ＣＭＯＳクロック信号の差動対と、前記正の遅延クロック信号と、前記負の遅延クロック信号とを組み合わせることと、
    前記４つのクロック信号の前記タイミング関係性を調整するために、前記負の遅延クロック信号の前記遅延、前記正の遅延クロック信号の前記遅延、及び前記ＣＭＯＳクロック信号の差動対の前記デューティサイクルの前記調整を較正することと
    を備える方法。
20. 前記４つのクロック信号を生成するために、前記ＣＭＯＳクロック信号の差動対と、前記正の遅延クロック信号と、前記負の遅延クロック信号とを組み合わせることは、
    １／４クロック期間のアクティブ時間を有する４つのクォータクロック信号を生成するために、前記ＣＭＯＳクロック信号の差動対と、前記正の遅延クロック信号と、前記負の遅延クロック信号とを論理的に組み合わせることと、
    前記クォータクロック信号に基づいて前記４つのクロック信号を生成するようにラッチをセット及びリセットすることと
    を含む、請求項１９に記載の方法。
21. 前記正の遅延クロック信号を生成するために、前記ＣＭＯＳクロック信号の差動対の前記正の信号を遅延させることは、上昇遷移及び下降遷移に対して非対称的な遅延を使用することを含む、請求項２０に記載の方法。
22. 前記負の遅延クロック信号の前記遅延、前記正の遅延クロック信号の前記遅延、及び前記ＣＭＯＳクロック信号の差動対の前記デューティサイクルの前記調整を較正することは、
    フィルタが掛けられたクォータクロック信号を生成するために、前記クォータクロック信号の各々をローパスフィルタリングすることと、
    前記フィルタが掛けられたクォータクロック信号の対を比較し、誤差信号を生成することと、
    前記誤差信号を積分することと、
    前記積分された誤差信号に基づいて、前記負の遅延クロック信号の前記遅延、前記正の遅延クロック信号の前記遅延、及び前記ＣＭＯＳクロック信号の差動対の前記デューティサイクルを制御することと
    を含む、請求項２０に記載の方法。
23. 正確なタイミング関係性を有する４つのクロック信号を生成するための装置であって、
    前記ＣＭＯＳクロック信号の差動対のデューティサイクルを制御するデューティサイクル補正機能を含む、ＣＭＬクロック信号の差動対をＣＭＯＳクロック信号の差動対に変換するための手段と、
    正の遅延クロック信号を生成するために、前記ＣＭＯＳクロック信号の差動対の正の信号を遅延させることと、負の遅延クロック信号を生成するために、前記ＣＭＯＳクロック信号の差動対の負の信号を遅延させることとを含む、前記ＣＭＯＳクロック信号の差動対から前記４つのクロック信号を生成するための手段と、
    前記ＣＭＯＳクロック信号の差動対の各々を遅延させることの前記遅延を制御すること及び前記デューティサイクル補正機能を制御することを含む、前記４つのクロック信号の前記タイミング関係性を較正するための手段と
    を含む、装置。
24. 前記４つのクロック信号を生成するための前記手段は、
    前記ＣＭＯＳクロック信号の差動対の前記正の信号から前記正の遅延クロック信号を生成するように構成された第１の遅延セルと、
    前記ＣＭＯＳクロック信号の差動対の前記負の信号から前記負の遅延クロック信号を生成するように構成された第２の遅延セルと、
    １／４クロック期間のアクティブ時間を有する４つのクォータクロック信号を生成するために、前記ＣＭＯＳクロック信号の差動対と前記遅延クロック信号とを組み合わせるように構成された論理回路と、
    前記クォータクロック信号から前記４つのクロック信号を生成するように構成されたセット−リセットラッチと
    を含む、請求項２３に記載の装置。
25. 前記第１の遅延セル及び前記第２の遅延セルは、上昇遷移及び下降遷移に対して非対称的な遅延を有する、請求項２４に記載の装置。
26. 前記遅延セルの各々は、単一の遅延段から成る、請求項２４に記載の装置。
27. 較正するための前記手段は、
    前記クォータクロック信号の各々をフィルタに掛け、フィルタが掛けられたクォータクロック信号を生成するように構成されたローパスフィルタと、
    前記フィルタが掛けられたクォータクロック信号の対を比較し、誤差信号を生成するように構成された比較器と、
    前記遅延セルの遅延及び前記デューティサイクル補正機能を制御するための制御を生成するために、前記比較器からの前記誤差信号を積分するように構成された積分器と
    を含む、請求項２４に記載の装置。
28. 前記ＣＭＬクロック信号の差動対を前記ＣＭＯＳクロック信号の差動対に変換するための前記手段は、
    前記ＣＭＬクロック信号の差動対に容量結合された入力と、前記ＣＭＯＳクロック信号の差動対に結合された出力とを有する自己バイアス増幅器
    を含み、
    前記デューティサイクル補正機能は、前記自己バイアス増幅器の閾値レベルを制御する、請求項２３に記載の装置。
29. 前記自己バイアス増幅器の各々は、インバータ及び前記インバータの入力と前記インバータの出力との間に接続された直列抵抗器を含み、
    前記デューティサイクル補正機能は、前記直列抵抗器の中間点に電流を供給すること又はそれから電流を吸収することで、前記自己バイアス増幅器の前記閾値レベルを制御する、請求項２８に記載の装置。
30. 前記ＣＭＬクロック信号の差動対を生成するために、位相制御信号に基づいて複数の入力クロック信号から補間するための手段を更に備える、請求項２３に記載の装置。

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