KR20160126086A - 고속 시리얼라이저/디시리얼라이저에 대한 정확한 클럭 위상 신호들을 생성하기 위한 회로 - Google Patents
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Abstract
정확한 타이밍 관계들을 가지는 클럭 위상 신호들을 생성하기 위한 시스템들 및 방법들이 개시된다. 예를 들어, 90도만큼 이격되는 4개의 클럭 신호들은 차동 CML 클럭 신호들로부터 생성될 수 있다. CML 투 CMOS 컨버터는 차동 CML 클럭 신호들을 차동 CMOS 클럭 신호들로 변환하며, 듀티 사이클 정정을 제공한다. 지연 셀들은 차동 CMOS 클럭 신호들로부터 지연되는 클럭 신호들을 생성한다. 차동 CMOS 클럭 신호들 및 지연되는 클럭 신호들은 1/4 클럭 기간의 활성 시간들을 가지는 4개의 쿼터 클럭 신호들을 생성하도록 논리적으로 결합된다. 세트-리셋 래치들은 쿼터 클럭 신호들로부터 4개의 클럭 신호들을 생성한다. 지연 셀들의 교정 모듈 제어 지연들은 4개의 클럭 신호들의 타이밍 관계들을 조정하기 위해서 CML 투 CMOS 컨버터의 듀티 사이클 정정을 제어한다. 4개의 클럭 신호들은, 예를 들어, 디시리얼라이저에서 사용될 수 있다.
Description
[0001]
본 발명은 전자 회로들에 관한 것으로, 더 구체적으로는, 고속 SERDES에 대한 정확한 클럭 위상 신호들을 생성하기 위한 전자 회로들에 관한 것이다.
[0002]
전자 시스템들에서의 고속 직렬 통신 링크들의 사용은 계속 성장하였다. 고속 직렬 통신 링크들은 USB(Universal Serial Bus), HDMI(High-Definition Multimedia Interface), SATA(Serial Advanced Technology Attachment) 및 PCIe(Peripheral Component Interconnect Express) 인터페이스와 같은 다양한 표준들에 따라 동작할 수 있다. SERDES(serializer/deserializer)는 직렬 통신 링크로부터 수신 및 송신하는데 사용된다. SERDES는 일반적으로 그것의 기능들을 수행하기 위해서 다수의 클럭 신호들을 사용한다. SERDES는, 예를 들어, 클럭 기간의 1/4만큼 이격되는 4개의 클럭 신호들을 사용할 수 있다. 클럭 신호들이 정확한 관계들을 가지지 않으면 SERDES의 성능은 저하될 수 있다. 예를 들어, 클럭 신호들 사이의 미스매치된 타이밍은 수신된 데이터에서의 에러들을 야기할 수 있다.
[0002A]
공개된 미국 특허 출원 제2010/0085099호는 다상(multi-phase) 신호들을 생성하기 위한 다상 신호 생성기들 및 방법들에 관련된다. 클럭 생성기는 제 1 클럭 신호와 90, 180, 270 및 360도 위상 차를 가지는 것들을 포함하는 직교 클럭 신호들을 생성할 수 있다. 중간 클럭 신호들 중 하나는 모든 신호들의 록킹(locking)을 안내하기 위해서 인에이블 신호로서 사용될 수 있다. 예를 들어, 180도 클럭 신호는 단일 위상 조정 프로시저에서 초기 그리고 360도 신호들의 록킹을 안내하기 위해서 인에이블 신호로서 반전 및 사용될 수 있다. 0 및 360도 신호들은 클럭 신호들에서의 듀티 사이클 에러를 보상하기 위해서 그들의 위상이 비교되기 전에 지연될 수 있다.
[0002B]
공개된 영국 특허 출원 GB 2 446 511호는 작은-신호 차동 CML 클럭 신호들이 2개의 CMOS 출력 버퍼들을 구동하는 차동 증폭기에 의해 수신되는 정정 회로 및 CML 투 CMOS 클럭 신호 컨버터에 관련된다. 각각의 출력 버퍼는 출력 신호들의 표시-공간 비를 50%로 제어하는 제어 루프를 가진다. 이 형태의 클럭 컨버터 및 정정 회로들은 XOR/XNOR 주파수 더블러 회로에 대해, 역위상 신호들의 2개의 세트들 ― 신호 세트들은 직교함 ― 을 생성하는데 사용될 수 있다. 클럭 신호들의 2개의 세트들은 2개의 클럭 변환 및 정정 회로들의 전류 소스들에 대해 반대 방식으로 동작하는 피드백 제어 회로에 의해 직교로 유지된다.
[0003]
하나의 양상에서, 정확한 타이밍 관계들을 가지는 4개의 클럭 신호들을 생성하기 위한 회로가 제공된다. 회로는 CML 클럭 신호들의 차동 쌍을 CMOS 클럭 신호들의 차동 쌍으로 변환하도록 구성되는 CML(current-mode logic) 투 CMOS(complementary metal oxide semiconductor) 컨버터 ― CML 투 CMOS 컨버터는 CMOS 클럭 신호들의 차동 쌍의 듀티 사이클(신호가 하이(high)인 동안의 클럭 기간의 부분)을 제어하는 듀티 사이클 정정 함수를 포함함 ― ; CMOS 클럭 신호들의 차동 쌍으로부터 4개의 클럭 신호들을 생성하도록 구성되는 지연-고정(delay locked) 루프 모듈; 및 4개의 클럭 신호들의 타이밍 관계들의 타이밍 관계들을 조정하기 위해서 지연-고정 루프 모듈의 지연들을 제어하고 CML 투 CMOS 컨버터의 듀티 사이클 정정을 제어하도록 구성되는 교정 모듈을 포함한다.
[0004]
하나의 양상에서, 정확한 타이밍 관계들을 가지는 4개의 클럭 신호들을 생성하기 위한 방법이 제공된다. 방법은, CMOS 클럭 신호들의 차동 쌍의 듀티 사이클을 조정하는 것을 포함하는, CML 클럭 신호들의 차동 쌍의 로직 레벨들을 CMOS 클럭 신호들의 차동 쌍으로 변환하는 단계; 지연되는 클럭 신호를 생성하기 위해서 CMOS 클럭 신호들의 차동 쌍의 각각을 지연시키는 단계; 4개의 클럭 신호들을 생성하기 위해서 CMOS 클럭 신호들의 차동 쌍 및 지연되는 클럭 신호들을 결합하는 단계; 및 4개의 클럭 신호들의 타이밍 관계들을 조정하기 위해서 CMOS 클럭 신호들의 차동 쌍의 듀티 사이클의 조정 및 지연되는 클럭 신호들의 지연을 교정하는 단계를 포함한다.
[0005]
하나의 양상에서, 정확한 타이밍 관계들을 가지는 4개의 클럭 신호들을 생성하기 위한 장치가 제공된다. 장치는, CML 클럭 신호들의 차동 쌍을 CMOS 클럭 신호들의 차동 쌍의 듀티 사이클을 제어하는 듀티 사이클 정정 함수를 포함하는 CMOS 클럭 신호들의 차동 쌍으로 변환하기 위한 수단; CMOS 클럭 신호들의 차동 쌍 각각을 지연시키는 것을 포함하는, CMOS 클럭 신호들의 차동 쌍으로부터 4개의 클럭 신호들을 생성하기 위한 수단; 및 CMOS 클럭 신호들의 차동 쌍 각각을 지연시키는 지연들을 제어하는 것 및 상기 듀티 사이클 정정 함수를 제어하는 것을 포함하는, 4개의 클럭 신호들의 타이밍 관계들을 교정하기 위한 수단을 포함한다.
[0006]
본 발명의 다른 특징들 및 이점들은, 예로서, 본 발명의 양상들을 예시하는 다음의 설명으로부터 명백해져야 한다.
[0007]
본 발명의 세부사항들은, 구조 및 동작 둘 다에 대해, 첨부한 도면들의 연구(study)에 의해 부분적으로 수집될 수 있고, 여기서, 동일한 참조 번호들은 동일한 부분들을 지칭한다.
[0008] 도 1은 디시리얼라이저(deserializer)의 기능 블록도이다.
[0009] 도 2는 이전 디시리얼라이저의 기능 블록도이다.
[0010] 도 3은 현재 개시되는 실시예에 따른 디시리얼라이저의 기능 블록도이다.
[0011] 도 4는 현재 개시되는 실시예에 따른 도 3의 디시리얼라이저의 지연-고정 루프 모듈 및 교정 모듈을 구현하는데 사용될 수 있는 회로의 기능 블록도이다.
[0012] 도 5는 도 4의 회로의 동작을 예시하는 파형도이다.
[0013] 도 6은 현재 개시되는 실시예에 따른 지연 셀의 개략도이다.
[0014] 도 7은 도 6의 지연 셀의 동작을 예시하는 파형도이다.
[0015] 도 8은 현재 개시되는 실시예에 따른 CML 투 CMOS 컨버터의 개략도이다.
[0016] 도 9는 현재 개시되는 실시예에 따른 비교기의 개략도이다.
[0017] 도 10은 현재 개시되는 실시예에 따른 정확한 타이밍 관계들을 가지는 4개의 클럭 신호들을 생성하기 위한 프로세스의 흐름도이다.
[0008] 도 1은 디시리얼라이저(deserializer)의 기능 블록도이다.
[0009] 도 2는 이전 디시리얼라이저의 기능 블록도이다.
[0010] 도 3은 현재 개시되는 실시예에 따른 디시리얼라이저의 기능 블록도이다.
[0011] 도 4는 현재 개시되는 실시예에 따른 도 3의 디시리얼라이저의 지연-고정 루프 모듈 및 교정 모듈을 구현하는데 사용될 수 있는 회로의 기능 블록도이다.
[0012] 도 5는 도 4의 회로의 동작을 예시하는 파형도이다.
[0013] 도 6은 현재 개시되는 실시예에 따른 지연 셀의 개략도이다.
[0014] 도 7은 도 6의 지연 셀의 동작을 예시하는 파형도이다.
[0015] 도 8은 현재 개시되는 실시예에 따른 CML 투 CMOS 컨버터의 개략도이다.
[0016] 도 9는 현재 개시되는 실시예에 따른 비교기의 개략도이다.
[0017] 도 10은 현재 개시되는 실시예에 따른 정확한 타이밍 관계들을 가지는 4개의 클럭 신호들을 생성하기 위한 프로세스의 흐름도이다.
[0018]
첨부한 도면들과 관련하여 아래에서 기술되는 상세한 설명은 다양한 구성들의 설명으로서 의도되며, 본원에서 설명되는 개념들이 실시될 수 있는 유일한 구성들을 표현하는 것으로 의도되는 것은 아니다. 상세한 설명은 다양한 개념들의 철저한 이해를 제공하기 위해서 특정 세부사항들을 포함한다. 그러나, 이 개념들이 이 특정 세부사항들 없이도 실시될 수 있다는 것이 당업자들에게 명백할 것이다. 일부 예들에서, 이러한 개념들을 모호하게 하는 것을 회피하기 위해서, 잘 알려진 구조들 및 컴포넌트들은 간략화된 형태로 도시된다.
[0019]
도 1은 디시리얼라이저(클럭 및 데이터 복원 회로 또는 CDR로 또한 지칭됨)의 기능 블록도이다. 디시리얼라이저는 디시리얼라이저에서 사용되는 클럭 신호들의 주파수가 1/2 데이터 레이트인 "하프-레이트" 설계이다. 디시리얼라이저는 데이터의 직렬 스트림을 포함하는 직렬 데이터 신호 RX를 수신한다. 데이터의 직렬 스트림의 각각의 비트는 비트 시간으로 지칭될 수 있는 시간 인터벌에 걸쳐 있다. 디시리얼라이저는 직렬 데이터 신호로부터 데이터를 복원하고 데이터의 타이밍을 표시하는 클럭 신호를 복원하도록 동작한다.
[0020]
디시리얼라이저는 수신된 신호의 진폭을 조정할 수 있는 가변 이득 증폭기(102)를 포함한다. 가변 이득 증폭기(102)의 출력은 주파수-의존 손실들을 보상하기 위해서 수신된 신호를 등화할 수 있는 이퀄라이저(104)에 의해 수신된다. 샘플러 모듈(111)은 비트 시간당 2회(클럭 기간당 4회) 증폭된 그리고 등화된 신호를 샘플링한다. 샘플들의 타이밍은 위상 보간기(121)로부터 수신되는 클럭 신호들에 기초한다.
[0021]
위상 보간기(121)는 명목상 90도만큼 이격되는(1/4 클럭 기간) 4개의 클럭 신호들을 생성한다. 클럭 신호들은 그들의 상대적 타이밍에 따라 0, 90, 180, 270도 클럭 신호들로 지칭될 수 있다. 위상 보간기(121)는 (예를 들어, 위상-고정 루프로부터 수신되는) 동상(in-phase) 그리고 직교 클럭 신호들 사이에서 보간함으로써 클럭 신호들을 생성한다. 동상(I) 및 직교(Q) 클럭 신호들은 동상 클럭 신호로부터 90도 시프트되는 직교 클럭 신호를 가지는 각각의 차동 신호들이다.
[0022]
디시리얼라이저는 타이밍 복원에 대한 루프 필터(131)를 사용한다. 루프 필터(131)는 위상 보간기(121)의 위상을 제어하는 디지털 신호들을 공급한다. 루프 필터(131)는 수신된 데이터의 비트 시간들의 중심들 상에 0 및 180도 클럭 신호들을 그리고 수신된 데이터의 비트 시간들의 에지들 상에 90 및 270도 클럭 신호들을 배치하도록 동작한다. 그 다음, 0도 및 180도 클럭 신호들은 복원된 데이터를 생성하기 위해서 수신된 데이터 신호를 샘플링하는데 사용될 수 있다. 또한, 90 및 270도 클럭 신호들은 또한, 수신된 데이터 신호를 샘플링하는데 사용될 수 있다. 샘플들 모두는 타이밍 복원을 위해서 루프 필터(131)에 의해 사용될 수 있다.
[0023]
데이터 디시리얼라이저 모듈(141)은 샘플러 모듈(111)로부터의 데이터 샘플들을 직렬로부터 병렬 포맷으로 변환시킨다. 예를 들어, 데이터 디시리얼라이저 모듈(241)은 10-비트 병렬 출력(데이터)을 생성하기 위해서 0도 및 180도 클럭 신호들을 사용하여 샘플링되었던 수신된 데이터 신호의 샘플들의 5개의 세트들을 결합할 수 있다.
[0024]
도 2는 이전 디시리얼라이저의 기능 블록도이다. 도 2의 디시리얼라이저는 도 1의 디시리얼라이저와 유사하며, 여기서, 동일한 참조 엘리먼트들은 설명되는 차이들을 제외하고 동일한 방식으로 동작한다.
[0025]
도 2의 디시리얼라이저는 동상 및 직교 클럭 신호들을 필터링하고 클럭 위상들의 상대적 타이밍을 개선하기 위한 다중 위상(polyphase) 필터(220)를 포함한다. 2개의 위상 보간기들(221, 222)은 다중 위상 필터로부터의 신호들을 보간한다. 위상 보간기들은 90도만큼 위상 분리되도록 보간하며, 디지털 루프 필터(231)에 의해 제어된다. 각각의 위상 보간기는 출력 신호들의 차동 쌍을 생성한다. 제 1 위상 보간기(221)로부터의 출력 신호들의 차동 쌍은 0도 및 180도 클럭 신호들을 생성하는데 사용된다. 제 2 위상 보간기(222)로부터의 출력 신호들의 차동 쌍은 90도 및 270도 클럭 신호들을 생성하는데 사용된다. 루프 필터(231) 및 데이터 디시리얼라이저 모듈(241)은 루프 필터(131) 및 데이터 디시리얼라이저 모듈(141)과 같이 동작할 수 있다.
[0026]
다중 위상 필터 및 위상 보간기들은 CML(current-mode logic)을 사용한다. 위상 보간기들 각각은 위상 보간기들로부터의 CML 클럭 신호들을 CMOS 클럭 신호들로 변환하는 CML 투 CMOS 컨버터(225, 226)에 선행한다. CML 신호들은 연관된 공급 전압보다 적은 전압 스윙들을 가지는 차동 신호들이다. CMOS 신호들은 일반적으로 연관된 공급 전압(또한 레일-투-레일이라 칭해짐)과 동일한 전압 스윙들을 가진다. CMOS 클럭 신호들은 수신된 데이터 신호를 샘플링하기 위한 샘플러 모듈(211)에서 사용된다.
[0027]
CMOS 클럭 신호들 사이의 위상 에러들의 소스들은 2개의 위상 보간기들에서의 미스매치들, 동상 및 직교 클럭 신호들에서의 미스매치들(실질적으로 다중 위상 필터에 의해 감소될 수 있지만, 단지 협대역 주파수들 상에 있을 수 있음) 및 CML 투 CMOS 컨버터들에서의 미스매치들 및 스큐들을 포함한다. 추가적으로, 위상 보간기들 및 CML 투 CMOS 컨버터들은 많은 양의 집적 회로 영역을 점유하고, 고전력 소비를 가질 수 있다. 다중 위상 필터는 동상 및 직교 클럭 신호들을 감쇠시킴으로써 이것을 악화시킬 수 있다.
[0028]
도 3은 현재 개시되는 실시예에 따른 디시리얼라이저의 기능 블록도이다. 도 3의 디시리얼라이저는 도 1의 디시리얼라이저와 유사하고, 여기서, 동일한 참조 엘리먼트들은 설명되는 차이들을 제외하고 동일한 방식으로 동작한다. 도 2의 디시리얼라이저와는 대조적으로, 도 3의 디시리얼라이저는 다중 위상 필터를 사용하지 않고 클럭 위상 신호 생성을 수행하며, 단지 하나의 위상 보간기(및 단지 하나의 CML 투 CMOS 컨버터)를 사용한다.
[0029]
디시리얼라이저는 위상 보간기(321)를 사용하여 동상 및 직교 클럭 신호들로부터 보간되는 CML 클럭 신호들의 차동 쌍을 생성한다. 신호들의 차동 쌍의 컴포넌트 신호들은 포지티브 신호 및 네거티브 신호로 칭해질 수 있다. 도 3의 실시예에서, 동상 및 직교 클럭 신호들 사이의 다중 위상 필터 및 위상 보간기가 존재하지 않고, 따라서, 디시리얼라이저는 넓은 주파수 범위 상에서 동작할 수 있다. 위상 보간기(321)는 루프 필터(331)로부터의 위상 제어 신호에 기초하여 위상에 보간한다. 위상 보간기(321)는 CML 신호들을 수신 및 생성한다. CML 투 CMOS 컨버터(325)는 위상 보간기(321)로부터의 CML 클럭 신호들의 차동 쌍을 CMOS 클럭 신호들
의 차동 쌍(상보적)으로 변환한다. CML 투 CMOS 컨버터(325)는 듀티 사이클 정정(DCC: duty cycle correction) 함수를 포함한다. 듀티 사이클 정정 함수는 신호들의 에지들이 180도만큼 분리되도록 CMOS 클럭 신호들의 차동 쌍을 조정하는데 사용된다.
[0030]
DLL(delay-locked loop) 모듈(355)은 CML 투 CMOS 컨버터(325)로부터 CMOS 클럭 신호들의 차동 쌍을 수신하며, 지연 셀들(또는 지연 라인들)을 사용하여 0, 90, 180 및 270도 클럭 신호들
을 생성한다. 0, 90, 180 및 270도 클럭 신호들은 샘플러 모듈(311)에 의한 타이밍을 위해서 사용된다. 수신된 데이터 신호가 샘플러 모듈(311)에서 샘플링되기 이전, 그것은 가변 이득 증폭기(302)에 의해 증폭되고, 이퀼라이저(304)에 의해 등화될 수 있다. 수신된 데이터 신호가 샘플링된 이후, 데이터 디시리얼라이저 모듈(341)은 샘플들을 직렬로부터 병렬 포맷으로 변환할 수 있다. 따라서, 0, 90, 180 및 270도 클럭 신호들은 샘플링 클럭 신호들로 지칭될 수 있다. DLL 모듈(355)은 또한, 0, 90, 180 및 270도 클럭 신호들의 상대적 타이밍에서의 에러들을 표시하는 에러 신호들(Errors)을 생성한다.
[0031]
교정 모듈(359)은 DLL 모듈(355)로부터 에러 신호들을 수신한다. 교정 모듈(359)은 에러 신호들을 평가하며, CML 투 CMOS 컨버터(325)에 대한 그리고 DLL 모듈(355)에 대한 제어 신호들을 생성한다. 교정 모듈(359)로부터 CML 투 CMOS 컨버터(325)로의 DCC 제어 신호(DCC_code)는 듀티 사이클 정정을 조정하는데 사용된다. DLL 모듈(355)로의 지연 제어 신호(Delay_code)는 지연 셀들의 지연들을 조정하는데 사용된다. 다양한 실시예들에서, 교정 모듈(359)은 다수의 DCC 제어 신호들을 생성할 수 있으며, 다수의 지연 제어 신호들을 생성할 수 있다.
[0032]
도 3의 디시리얼라이저는 이전 디시리얼라이저들보다 몇몇 이점들을 가질 수 있다. 디시리얼라이저는 교정 모듈(359)을 사용하여, 샘플링 클럭 신호들의 타이밍을 개선할 수 있으며, 그에 의해 디시리얼라이저의 성능을 개선하고, 예를 들어, 디시리얼라이저의 타이밍 마진들을 개선한다. 교정 모듈(359)은 PLL로부터의 동상 및 직교 클럭 신호들 사이의 미스매치에 대해, PLL로부터의 클럭 신호들에서의 듀티-사이클 에러들에 대해, 그리고 프로세스, 전압 및 온도에 대한 회로 미스매치들 및 변화에 대해 정정할 수 있다. 도 3의 디시리얼라이저 내의 다중 위상 필터의 부재는 디시리얼라이저가 데이터 레이트들의 넓은 범위 상에서 동작하게 할 수 있다.
[0033]
추가적으로, 도 3의 디시리얼라이저는 또한 더 적은 집적 회로 영역을 점유하고, 이전 디시리얼라이저보다 적은 전력을 소비할 수 있다. 게다가, 교정 모듈(359)은 디지털로 동작하며, 디시리얼라이저가 제조를 개선하고 새로운 프로세스 기술로의 설계의 이동을 간략화할 수 있는 더 적은 임계 아날로그 회로들을 가지게 한다. 추가적으로, 교정 모듈(359)은 디지털 제어 값들을 저장하고 스타트업 상에 값들 리로딩(reload)함으로써 빠른 스타트업을 제공할 수 있다.
[0034]
도 4는 현재 개시되는 실시예에 따른 도 3의 디시리얼라이저의 DLL 모듈 및 교정 모듈을 구현하는데 사용될 수 있는 회로의 기능 블록도이다. 회로는 CML 투 CMOS 컨버터(325)로부터 차동 CMOS 클럭 신호들의 쌍(포지티브 클럭 신호 "Clock" 및 네거티브 클럭 신호 "Clockb")을 수신한다. 포지티브 클럭 신호는 지연되는 포지티브 클럭 신호 "Clock_del"을 생성하기 위해서 제 1 지연 셀(411)에 의해 지연된다. 네거티브 클럭 신호는 지연되는 네거티브 클럭 신호 "Clockb_del"을 생성하기 위해서 제 2 지연 셀(412)에 의해 지연된다. 지연 셀들의 지연들은 클럭 기간의 1/4의 지연들을 가지기 위해서 교정 모듈에 의해 조정된다.
[0035]
로직 회로(420)는 4개의 쿼터 클럭 신호들을 생성하기 위해서 포지티브 클럭 신호, 네거티브 클럭 신호, 지연되는 포지티브 클럭 신호 및 지연되는 네거티브 클럭 신호를 논리적으로 결합한다. 포지티브 클럭 신호는 제 1 쿼터 클럭 신호 "Q1"을 생성하기 위해서 제 1 AND 게이트(421)에 의해 지연되는 포지티브 클럭 신호의 보수(complement)와 AND된다. 지연되는 포지티브 클럭 신호는 제 2 쿼터 클럭 신호 "Q2"를 생성하기 위해서 제 2 AND 게이트(422)에 의해 네거티브 클럭 신호의 보수와 AND된다. 네거티브 클럭 신호는 제 3 쿼터 클럭 신호 "Q3"을 생성하기 위해서 제 3 AND 게이트(423)에 의해 지연되는 네거티브 클럭 신호의 보수와 AND된다. 지연되는 네거티브 클럭 신호는 제 4 쿼터 클럭 신호 "Q4"를 생성하기 위해서 제 4 AND 게이트(424)에 의해 포지티브 클럭 신호의 보수와 AND된다.
[0036]
쿼터 클럭 신호들은 클럭 기간의 1/4 동안 하이(활성)이며, 클럭 기간의 나머지 동안 로우(low)이다. 제 1 쿼터 클럭 신호는 클럭 기간의 제 1의 1/4 동안 하이이다. 제 2 쿼터 클럭 신호는 클럭 기간의 1/4만큼 제 1 쿼터 클럭 신호로부터 지연된다. 제 3 쿼터 클럭 신호는 클럭 기간의 1/4만큼 제 2 쿼터 클럭 신호로부터 지연된다. 제 4 쿼터 클럭 신호는 클럭 기간의 1/4만큼 제 3 쿼터 클럭 신호로부터 지연된다. 이 타이밍 관계들은 교정 이후에 있고, 작은 에러들(예를 들어, 1%)은 타이밍 관계들에 존재할 수 있다.
[0037]
2개의 세트-리셋 래치들은 쿼터 클럭 신호들에 기초하여 0, 90, 180 및 270도 클럭 신호들을 생성한다. 제 1 세트-리셋 래치(461)는 제 1 쿼터 클럭 신호에 연결된 그것의 세트 입력(S)을 가지며 그에 의해 세팅되고, 제 3 쿼터 클럭 신호에 연결된 그것의 리셋 입력(R)을 가지며 그에 의해 리셋된다. 제 1 세트-리셋 래치(461)의 트루(true) 출력(Q)은 0도 클럭 신호를 제공하고, 보수 출력(
)은 180도 클럭 신호를 제공한다. 제 2 세트-리셋 래치(462)는 제 2 쿼터 클럭 신호에 연결된 그것의 세트 입력(S)을 가지며 그에 의해 세팅되고, 제 4 쿼터 클럭 신호에 연결된 그것의 리셋 입력(R)을 가지며 그에 의해 리셋된다. 제 2 세트-리셋 래치(462)의 트루 출력(Q)은 90도 클럭 신호를 제공하고, 보수 출력(
)은 270도 클럭 신호를 제공한다. 세트-리셋 래치들은 작은 지연들을 가지고, 지연들에서의 미스매치들은 또한 작아질 것이다. 따라서, 쿼터 클럭 신호들의 교정은 0, 90, 180 및 270도 클럭 신호들의 정확한 교정을 초래할 것이다.
[0038]
도 5는 도 4의 회로의 동작을 예시하는 파형도이다. 시간(501)에서, 포지티브 클럭 신호는 상승하고, 네거티브 클럭 신호는 하강한다. 시간(501) 직후, 제 1 쿼터 클럭 신호는 상승하고, 제 4 쿼터 클럭 신호는 하강한다. 그 직후, 제 1 세트-리셋 래치(461)가 제 1 쿼터 클럭 신호에 의해 세팅되는 것에 기초하여, 0도 클럭 신호는 상승하고 180도 클럭 신호는 하강한다. 포지티브 클럭 신호의 트랜지션으로부터 제 1 쿼터 클럭 신호 및 제 2 쿼터 클럭 신호의 트랜지션으로의 지연은 로직 회로(420)의 스위칭을 위한 것이다. 제 1 쿼터 클럭 신호의 트랜지션으로부터 0 및 180도 클럭 신호들의 트랜지션들로의 지연은 제 1 세트-리셋 래치(461)의 스위칭을 위한 것이다.
[0039]
시간(502)에서, 지연되는 네거티브 클럭 신호는 하강한다. 네거티브 클럭 신호의 하강과 지연되는 네거티브 클럭 신호의 하강 사이의 지연은 제 2 지연 셀(412)의 지연이다. 지연되는 네거티브 클럭 신호의 하강이 0, 90, 180 또는 270도 클럭 신호들의 트랜지션들을 야기하지 않기 때문에, 이 지연은 회로의 성능에 중요하지 않다.
[0040]
시간(503)에서, 지연되는 포지티브 클럭 신호는 상승한다. 포지티브 클럭 신호의 상승과 지연되는 포지티브 클럭 신호의 상승 사이의 지연은 제 1 지연 셀(411)의 제어되는 지연이다. 시간(503) 직후, 제 1 쿼터 클럭 신호는 하강하고, 제 2 쿼터 클럭 신호는 상승한다. 그 직후, 제 2 세트-리셋 래치(462)가 제 2 쿼터 클럭 신호에 의해 세팅되는 것에 기초하여 90도 클럭 신호는 상승하고 270도 클럭 신호는 하강한다. 지연되는 포지티브 클럭 신호의 트랜지션으로부터 제 1 쿼터 클럭 신호 및 제 2 쿼터 클럭 신호의 트랜지션들로의 지연은 로직 회로(420)의 스위칭을 위한 것이다. 제 2 쿼터 클럭 신호의 트랜지션으로부터 90 및 270도 클럭 신호들의 트랜지션들로의 지연은 제 2 세트-리셋 래치(462)의 스위칭을 위한 것이다.
[0041]
시간(505)에서, 포지티브 클럭 신호는 하강하고, 네거티브 클럭 신호는 상승한다. 시간(505) 직후, 제 2 쿼터 클럭 신호는 하강하고, 제 3 쿼터 클럭 신호는 상승한다. 그 직후, 제 1 세트-리셋 래치(461)가 제 3 쿼터 클럭 신호에 의해 리셋되는 것에 기초하여, 0도 클럭 신호는 하강하고 180도 클럭 신호는 상승한다. 네거티브 클럭 신호의 트랜지션으로부터 제 2 쿼터 클럭 신호 및 제 3 쿼터 클럭 신호의 트랜지션으로의 지연은 로직 회로(420)의 스위칭을 위한 것이다. 제 3 쿼터 클럭 신호의 트랜지션으로부터 0 및 180도 클럭 신호들의 트랜지션들로의 지연은 제 1 세트-리셋 래치(461)의 스위칭을 위한 것이다.
[0042]
시간(506)에서, 지연되는 포지티브 클럭 신호는 하강한다. 포지티브 클럭 신호의 하강과 지연되는 포지티브 클럭 신호의 하강 사이의 지연은 제 1 지연 셀(411)의 지연이다. 지연되는 포지티브 클럭 신호의 하강이 0, 90, 180 또는 270도 클럭 신호들의 트랜지션들을 야기하지 않기 때문에, 이 지연은 회로의 성능에 중요하지 않다.
[0043]
시간(507)에서, 지연되는 네거티브 클럭 신호는 상승한다. 네거티브 클럭 신호의 상승과 지연되는 네거티브 클럭 신호의 상승 사이의 지연은 제 2 지연 셀(412)의 제어된 지연이다. 시간(507) 직후, 제 3 쿼터 클럭 신호는 하강하고, 제 4 쿼터 클럭 신호는 상승한다. 그 직후, 제 2 세트-리셋 래치(462)가 제 4 쿼터 클럭 신호에 의해 리셋되는 것에 기초하여, 90도 클럭 신호는 하강하고 270도 클럭 신호는 상승한다. 지연되는 네거티브 클럭 신호의 트랜지션으로부터 제 3 쿼터 클럭 신호 및 제 4 쿼터 클럭 신호의 트랜지션들로의 지연은 로직 회로(420)의 스위칭을 위한 것이다. 제 4 쿼터 클럭 신호의 트랜지션으로부터 90 및 270도 클럭 신호들의 트랜지션들로의 지연은 제 2 세트-리셋 래치(462)의 스위칭을 위한 것이다.
[0044]
시간(509)에서, 포지티브 클럭 신호는 다시 상승하고, 네거티브 클럭 신호는 다시 하강한다. 또 다른 클럭 기간이 시작되고, 시간(501)에 대해 설명되는 트랜지션들이 반복된다.
[0045]
0도 클럭 신호로부터 90도 클럭 신호로의 시간 지연은 거리 A(TA)로 지칭되고, 90도 클럭 신호로부터 180도 클럭 신호로의 시간 지연은 거리 B(TB)로 지칭되고, 180도 클럭 신호로부터 270도 클럭 신호로의 시간 지연은 거리 C(TC)로 지칭되고, 270도 클럭 신호로부터 (다음 클럭 기간의) 0도 클럭 신호로의 시간 지연은 거리 D(TD)로 지칭된다.
[0046]
도 4로 리턴하면, 3개의 비교기들 및 3개의 적분기들을 사용하는 3개의 제어 루프들은 클럭 위상 신호들의 교정을 제공한다. 제어 루프들은 쿼터 클럭 신호들의 로우-패스 필터링된 버전들을 사용한다. 제 1 로우-패스 필터(431)는 제 1 쿼터 클럭 신호를 필터링하고, 제 2 로우-패스 필터(432)는 제 2 쿼터 클럭 신호를 필터링하고, 제 3 로우-패스 필터(433)는 제 3 쿼터 클럭 신호를 필터링하고, 제 4 로우-패스 필터(434)는 제 4 쿼터 클럭 신호를 필터링한다. 도 4의 실시예에서의 로우-패스 필터들은 RC(resistor-capacitor) 필터들을 사용한다. 로우-패스 필터링된 쿼터 클럭 신호들은 파워 서플라이 전압 중 약 1/4일 것이며, 예를 들어, 1V 서플라이에 있어서, 로우-패스 필터링된 신호들은 약 250 mV일 것이다.
[0047]
제 1 제어 루프는 제 1 지연 셀(411)의 지연을 조정한다. 제 1 제어 루프는 제 1 비교기(441) 및 제 1 적분기(451)를 포함한다. 제 1 비교기(441)는 로우-패스 필터링된 제 1 쿼터 클럭 신호를 로우-패스 필터링된 제 2 쿼터 클럭 신호와 비교한다. 로우-패스 필터링된 제 1 쿼터 클럭 신호는 타이밍 거리 A(도 5의 TA)에 비례한다. 로우-패스 필터링된 제 2 쿼터 클럭 신호는 타이밍 거리 B(도 5의 TB)에 비례한다. 제 1 비교기(441)로부터의 결과는 로우-패스 필터링된 제 1 쿼터 클럭 신호가 로우-패스 필터링된 제 2 쿼터 클럭 신호보다 큰지 여부를 표시하고, 이것은 타이밍 거리 A가 타이밍 거리 B보다 큰지 여부를 표시한다.
[0048]
제 1 적분기(451)는 부호화된(signed) 에러 신호(예를 들어, +1, -1)로서 제 1 비교기(441)로부터의 비교 신호를 해석하며, 제 1 지연 셀(411)에 대한 지연 제어 Delay_code_1을 생성하기 위해서 에러 신호를 적분한다. 제 1 지연 셀(411)이 제 1 쿼터 클럭 신호가 종료되고 제 2 쿼터 클럭 신호가 시작되는 시기를 조정하기 때문에, 제 1 비교기(441), 제 1 적분기(451) 및 제 1 지연 셀(411)을 통한 제 1 제어 루프는 타이밍 거리 A 및 타이밍 거리 B가 동일해지도록 지연을 조정한다.
[0049]
제 2 제어 루프는 제 2 지연 셀(412)의 지연을 조정한다. 제 2 제어 루프는 제 2 비교기(442) 및 제 2 적분기(452)를 포함한다. 제 2 비교기(442)는 로우-패스 필터링된 제 3 쿼터 클럭 신호를 로우-패스 필터링된 제 4 쿼터 클럭 신호와 비교한다. 로우-패스 필터링된 제 3 쿼터 클럭 신호는 타이밍 거리 C(도 5의 TC)에 비례한다. 로우-패스 필터링된 제 4 쿼터 클럭 신호는 타이밍 거리 D(도 5의 TD)에 비례한다. 제 2 비교기(442)로부터의 결과는 로우-패스 필터링된 제 3 쿼터 클럭 신호가 로우-패스 필터링된 제 4 쿼터 클럭 신호보다 큰지 여부를 표시하고, 이것은 타이밍 거리 C가 타이밍 거리 D보다 큰지 여부를 표시한다.
[0050]
제 2 적분기(452)는 부호화된 에러 신호로서 제 2 비교기(442)로부터의 비교 신호를 해석하며, 제 2 지연 셀(412)에 대한 지연 제어 Delay_code_2를 생성하기 위해서 에러 신호를 적분한다. 제 2 지연 셀(412)이 제 3 쿼터 클럭 신호가 종료되고 제 4 쿼터 클럭 신호가 시작되는 시기를 조정하기 때문에, 제 2 비교기(442), 제 2 적분기(452) 및 제 2 지연 셀(412)을 통한 제 2 제어 루프는 타이밍 거리 C 및 타이밍 거리 D가 동일해지도록 지연을 조정한다.
[0051]
제 3 제어 루프는 CML 투 CMOS 컨버터(325)의 DCC를 조정한다. 제 3 제어 루프는 제 3 비교기(443) 및 제 3 적분기(453)를 포함한다. 제 3 비교기(443)는 로우-패스 필터링된 제 2 쿼터 클럭 신호를 로우-패스 필터링된 제 4 쿼터 클럭 신호와 비교한다. 로우-패스 필터링된 제 2 쿼터 클럭 신호는 타이밍 거리 B(도 5의 TB)에 비례한다. 로우-패스 필터링된 제 4 쿼터 클럭 신호는 타이밍 거리 D(도 5의 TD)에 비례한다. 제 3 비교기(443)로부터의 결과는 로우-패스 필터링된 제 2 쿼터 클럭 신호가 로우-패스 필터링된 제 4 쿼터 클럭 신호보다 큰지 여부를 표시하고, 이것은 타이밍 거리 B가 타이밍 거리 D보다 큰지 여부를 표시한다.
[0052]
제 3 적분기(453)는 부호화된 에러 신호로서 제 3 비교기(443)로부터의 비교 신호를 해석하며, DCC 제어 신호(DCC_code)를 생성하여 CML 투 CMOS 컨버터(325)로부터의 CMOS 클럭 신호들의 차동 쌍(Clock, Clockb)의 듀티 사이클을 조정하기 위해서 에러 신호를 적분한다. CML 투 CMOS 컨버터(325)의 DCC 제어가 제 3 쿼터 클럭 신호가 시작될 시기(제 2 쿼터 클럭 신호가 종료될 시기) 및 제 1 쿼터 클럭 신호가 시작될 시기(제 4 쿼터 클럭 신호가 종료될 시기)를 조정하기 때문에, 제 3 비교기(443), 제 3 적분기(453) 및 CML 투 CMOS 컨버터(325)를 통한 제 3 제어 루프는 타이밍 거리 B 및 타이밍 거리 D가 동일해지도록 듀티 사이클을 조정한다.
[0053]
제 1 제어 루프는 타이밍 거리 A가 타이밍 거리 B와 동일해지도록 작동하고; 제 2 제어 루프는 타이밍 거리 C가 타이밍 거리 D와 동일해지도록 작동하고, 제 3 제어 루프는 타이밍 거리 B가 타이밍 거리 D와 동일해지도록 작동한다. 과도적 동등(transitive equality)에 의해, 제어 루프들은 모든 타이밍 거리들이 동등해지도록 결합된다. 4개의 타이밍 거리들의 합은 하나의 클럭 기간과 동일하기 때문에, 타이밍 거리들 각각은 1/4 클럭 기간과 동일하다. 따라서, 4개의 클럭 신호들은 90도의 상대적 위상들을 가질 것이다.
[0054]
비교기들(431, 432, 433)은 교정 클럭 신호 Cal_clock에 의해 클럭킹된다. 비교기들은 교정 클럭 신호 각각의 사이클 상에서 자신들의 각각의 입력 신호들을 비교한다. 적분기들(451, 452, 453)은 또한 교정 클럭 신호에 의해 클럭킹된다. 적분기들은 비교기들로부터의 에러 신호들을 적분하며, 교정 클럭 신호의 각각의 사이클 상에서 자신들의 각각의 제어 출력들을 업데이트할 수 있다. 교정 클럭 신호는, 예를 들어, 10 GHz 데이터 레이트를 수신하는 디시리얼라이저에서의 19.2 MHz 신호일 수 있다. 다른 주파수들이 또한 사용될 수 있다. 교정이 느리게 변화하는 온도와 같은 효과들을 추적하도록 작동하기 때문에, 교정이 수행되는 레이트는 하이일 필요가 없다. 추가적으로, 교정 클럭 신호는 CML 클럭 신호들(및 다른 클럭 신호들)의 차동 쌍에 비동기식일 수 있다.
[0055]
CML 투 CMOS 컨버터(325) 및 도 4의 회로에 의해 제공되는 DLL 및 디지털 교정 루프 모듈들은 입력 클럭 신호들의 차동 쌍으로부터의 정확한 타이밍 관계들을 가지는 4개의 클럭 위상 신호들을 생성할 수 있다. 디시리얼라이저에서의 사용과 더불어, 동일하거나 또는 유사한 회로들은, 예를 들어, 시리얼라이저(serializer) 내의 또는 시간 인터리빙된 아날로그-투-디지털 컨버터 내의 다른 애플리케이션들에서 사용될 수 있다.
[0056]
도 6은 현재 개시되는 실시예에 따른 지연 셀의 개략도이다. 지연 셀은 도 4의 회로의 지연 셀들(411, 412)로서 사용될 수 있다. 지연 셀은 그것의 지연을 생성하기 위해서 충전 및 방전하는 제어되는 커패시터의 단일 지연 스테이지를 사용한다. 지연 스테이지는 지연 셀의 출력 Clock_del을 구동시키는 인버터(631)를 포함한다.
[0057]
지연 셀의 입력 Clock_in은 p-채널 트랜지스터(611)의 게이트에 연결된다. p-채널 트랜지스터(611)는 스위치로서 기능할 수 있으며, 스위치라 칭해질 수 있다. p-채널 트랜지스터(611)의 소스는 전압 서플라이에 연결되고, p-채널 트랜지스터(611)의 드레인은 지연 셀의 미드포인트 Mid에 연결된다. 미드포인트는 인버터(631)의 입력에 연결된다. 전류-모드 디지털-투-아날로그 컨버터(621)는 지연 셀의 미드포인트로부터 전류를 싱크(sink)한다. 커패시터(625)는 또한, 지연 셀에 포함될 수 있다. 일부 실시예들에서, 커패시터는 지연 셀의 다른 엘리먼트들의 커패시턴스(기생 커패시턴스라 칭해질 수 있음)(예를 들어, 인버터(631)의 입력 커패시턴스, p-채널 트랜지스터(611)의 소스 커패시턴스, 전류-모드 DAC(621)의 출력 커패시턴스 및 미드포인트 노드의 와이어링의 커패시턴스)에 의해 제공된다.
[0058]
도 7은 도 6의 지연 셀의 동작을 예시하는 파형도이다. 지연 셀로의 입력이 하이로 스위칭되는 경우(시간(701)), p-채널 트랜지스터(611)는 턴오프되고, 전류-모드 DAC(621)는 미드포인트를 로우로 풀링한다. 미드포인트가 인버터(631)의 임계치 미만으로 방전되는 경우(시간(702)), 출력은 하이로 스위칭된다.
[0059]
미드포인트의 방전에서의 지연은 전류-모드 DAC(621) 및 미드포인트 상의 커패시턴스에 의해 싱크되는 전류에 따라 변경될 것이다. 따라서, 로우-투-하이 트랜지션에 대한 지연 셀을 통한 지연은 DAC에 의해 싱크되는 전류에 비례한다. 전류-모드 DAC(621)의 전류는 지연 제어 신호 DAC_code에 의해 세팅된다. 전류-모드 DAC(621)는 또한 기준 전류 또는 전압을 제공하는 바이어스 전류 신호(Bias)를 수신한다. 도 4의 DLL 모듈에서, 제 1 지연 셀(411)에 대한 DAC 전류는 제 1 적분기(451)로부터의 지연 제어 신호에 의해 세팅되고, 제 2 지연 셀(412)에 대한 DAC 전류는 제 2 적분기(452)로부터의 지연 제어 신호에 의해 세팅된다. 10 Gbps 데이터 레이트에서 동작하는 디시리얼라이저에서, DAC 전류는 지연 제어 신호의 변화의 하나의 LSB가 대략 1ps 지연 변화를 야기하도록 세팅될 수 있다.
[0060]
지연 셀로의 입력이 로우로 스위칭되는 경우(시간(703)), p-채널 트랜지스터(611)는 턴온되며, 미드포인트를 하이로 풀링한다. 미드포인트는 p-채널 트랜지스터(611)로부터의 전류로 인하여 급격히 하이로 스위칭될 수 있다. 미드포인트가 하이로 스위칭되는 것은 인버터(631)로 하여금 지연 셀의 출력을 로우로 스위칭하게 야기한다. 따라서, 지연 셀을 통한 지연은 하이-투-로우 트랜지션에 대해 작을 수 있다.
[0061]
도 6의 지연 셀은 상승 트랜지션들 및 하강 트랜지션들에 대한 비대칭적(동일하지 않은) 지연들을 가질 수 있다. 특히, 하강 트랜지션들에 대한 지연은 p-채널 트랜지스터(611)의 전류에 크게 의존하고, 상승 트랜지션들의 지연은 전류-모드 DAC(621)의 전류에 크게 의존한다. 도 4의 회로에서, 하강 트랜지션들에 대한 지연 셀들(411, 412)의 지연은 중요하지 않다. DAC 전류에 의해 제어되는 상승 트랜지션들에 대한 지연 셀들은 클럭 위상 신호들의 타이밍의 조정 시 사용되는 지연들이다.
[0062]
도 8은 현재 개시되는 실시예에 따른 CML 투 CMOS 컨버터의 개략도이다. CML 투 CMOS 컨버터는 도 3의 디시리얼라이저 내의 CML 투 CMOS 컨버터(325)로서 사용될 수 있다. 도 8의 CML 투 CMOS 컨버터는 듀티 사이클 정정 함수를 포함한다. 듀티 사이클 정정 함수는 DCC 제어 신호에 의해 제어된다. 도 8의 CML 투 CMOS 컨버터에서의 DCC 제어 신호는 부호-크기 표현(sign-magnitude representation)을 사용한다. DCC 부호 신호(DCC_sign 및 그 보수 DCC_sign_b)는 듀티 사이클 정정의 방향을 제어하고, DCC 크기 신호 DCC_code는 듀티 사이클 정정의 양을 제어한다. DCC 크기 신호는 도 4의 교정 모듈의 제 3 적분기(453)로부터 적분된 에러 신호의 크기일 수 있으며, 여기서, DCC 부호 신호는 적분된 에러 신호의 부호이다. 유사하게, 도 8의 CML 투 CMOS 컨버터가 도 3의 디시리얼라이저 내의 CML 투 CMOS 컨버터(325)로서 사용되는 경우, DCC 제어 신호는 DCC 제어 신호(DCC_code)이다.
[0063]
CML 투 CMOS 컨버터는 차동 CML 입력 신호들의 쌍(포지티브 입력 신호 INp 및 네거티브 입력 신호 INm)을 수신한다. 도 8의 CML 투 CMOS 컨버터가 도 3의 디시리얼라이저 내의 CML 투 CMOS 컨버터(325)로서 사용되는 경우, 차동 CML 입력 신호들은 위상 보간기(321)로부터 수신된다. 입력 신호들은 전치증폭기(821)에서 증폭될 수 있다. 전치증폭기(821)의 출력들은 커패시터들(831, 851)에 의해 자기-바이어싱(self-biased) 증폭기들(830, 850)에 용량성으로 커플링(AC 커플링)된다. 자기-바이어싱 증폭기들(830, 850)은 조정가능한 DC 포인트들을 가진다. 자기-바이어싱 증폭기들(830, 850)의 DC 포인트들을 효과적으로 조정하는 것은 임계 레벨들을 변화시키며, 그에 의해, CML 투 CMOS 컨버터의 듀티 사이클을 변화시킨다.
[0064]
자기-바이어싱 증폭기들(830, 850)의 출력들은 CML 투 CMOS 컨버터의 출력 신호들(CMOS 클럭 신호들의 차동 쌍 Clock, Clockb)을 구동시키기 위해서 인버터들에 의해 버퍼링된다. 도 8의 CML 투 CMOS 컨버터가 도 3의 디시리얼라이저 내의 CML 투 CMOS 컨버터(325)로서 사용되는 경우, 출력 신호들은 DLL 모듈(355)로 공급되는 CMOS 클럭 신호들
의 차동 쌍이다. 인버터(841)는 제 1 자기-바이어싱 증폭기(830)의 출력으로부터 CMOS 클럭 신호들의 차동 쌍의 포지티브 신호를 구동시킨다. 인버터(842)는 제 2 자기-바이어싱 증폭기(850)의 출력으로부터 CMOS 클럭 신호들의 차동 쌍의 네거티브 신호를 구동시킨다. CML 투 CMOS 컨버터는 CMOS 클럭 신호들의 차동 쌍의 포지티브 신호와 네거티브 신호 사이에 교차-커플링된 인버터(845) 및 인버터(846)를 포함할 수 있다.
[0065]
제 1 자기-바이어싱 증폭기(830)는 제 1 인버터(835)를 포함하고, 제 2 자기-바이어싱 증폭기(850)는 제 2 인버터(855)를 포함한다. 2개의 직렬 저항기들(833, 834)은 제 1 인버터(835)의 입력으로부터 출력으로 커플링되고, 2개의 직렬 저항기들(853, 854)은 제 2 인버터(855)의 입력으로부터 출력으로 커플링된다. DC 포인트들 및 임계 레벨들을 조정하기 위해서 전류들이 직렬 저항기들의 미드포인트로 공급되거나 또는 그로부터 싱크된다.
[0066]
바이어싱 모듈(810)은 자기-바이어싱 증폭기들(830, 850)의 임계 레벨들을 조정한다. 바이어싱 모듈(810)은 전류들을 소싱할 수 있는 2개의 전류-모드 DAC들(811, 812)을 포함한다. 바이어싱 모듈(810)은 전류들을 싱크할 수 있는 2개의 전류-모드 DAC들(813, 814)을 포함한다. 대안적으로, 다수의 출력들을 가지는 단일 DAC 또는 결합된 DAC가 사용될 수 있다.
[0067]
예시되는 실시예에서, 전류-모드 DAC들(811, 812)은 p-바이어스 신호 BIASp에 의해 바이어싱되고, 전류-모드 DAC들(813, 814)은 n-바이어스 신호 BIASn에 의해 바이어싱된다. 바이어스 신호들은 전압 또는 전류 기준들일 수 있다. DAC들에 의해 소싱되거나 또는 싱크되는 전류들의 레벨은 DCC 크기 신호에 의해 제어된다.
[0068]
바이어싱 모듈(810)은 전류-모드 DAC들을 자기-바이어싱 증폭기들(830, 850)에 선택적으로 커플링시키기 위한 4개의 스위치들을 포함한다. DCC 부호 신호가 포지티브인 경우, 제 1 스위치(815)는 전류-모드 DAC(811)를 제 1 자기-바이어싱 증폭기(830)에 커플링시키고, DCC 부호 신호가 네거티브인 경우, 제 2 스위치(816)는 전류-모드 DAC(812)를 제 2 자기-바이어싱 증폭기(850)에 커플링시키고, DCC 부호 신호가 네거티브인 경우, 제 3 스위치(817)는 전류-모드 DAC(813)를 제 1 자기-바이어싱 증폭기(830)에 커플링시키고, DCC 부호 신호가 포지티브인 경우, 제 4 스위치(818)는 전류-모드 DAC(814)를 제 2 자기-바이어싱 증폭기(850)에 커플링시킨다. 제 1 스위치(815) 및 제 2 스위치(816)는, 예를 들어, p-채널 트랜지스터들로 구현될 수 있고, 제 3 스위치(817) 및 제 4 스위치(818)는, 예를 들어, n-채널 트랜지스터들로 구현될 수 있다.
[0069]
바이어싱 모듈(810)이 그것의 임계치를 증가시키기 위해서 제 1 자기-바이어싱 증폭기(830)로 전류를 공급하는 경우, 바이어싱 모듈(810)은 또한 자신의 임계치를 감소시키기 위해서 제 2 자기-바이어싱 증폭기(850)로부터 전류를 싱크한다. 이것은 CML 투 CMOS 컨버터의 출력 신호들의 듀티 사이클을 증가시킨다. 바이어싱 모듈(810)은 그것의 임계치를 감소시키기 위해서 제 1 자기-바이어싱 증폭기(830)로부터 전류를 싱크하는 경우, 바이어싱 모듈(810)은 또한 그것의 임계치를 증가시키기 위해서 제 2 자기-바이어싱 증폭기(850)로 전류를 공급한다. 이것은 CML 투 CMOS 컨버터의 출력 신호들의 듀티 사이클을 감소시킨다.
[0070]
도 9는 현재 개시되는 실시예에 따른 비교기의 개략도이다. 비교기는 도 4의 회로 내의 비교기들(441, 442, 443)로서 사용될 수 있다. 도 9의 비교기는 오토-제로잉(auto-zeroing)을 가지는 스위치형-커패시터 타입 비교기이다. 다른 타입들의 비교기들이 또한 사용될 수 있다. 비교기는 그것이 비교하는 2개의 입력 신호들 In1 및 In2를 수신한다. 비교기는 입력 신호들 중 어떤 것이 더 컸었는지를 표시하는 출력 신호 Out을 생성한다. 비교기는 2개의 클럭 위상 신호들 CK1, CK2에 의해 클럭킹된다. 2개의 클럭 위상 신호들은 넌-오버랩핑된다. 비교기는 캐스케이드된(cascaded) 인버터 스테이지들을 사용하여 그것의 이득을 증가시킨다.
[0071]
리셋 단계 동안 제 1 인버터(923)의 입력 및 출력은 스위치(925)에 의해 연결되고, 제 2 인버터(933)의 입력 및 출력은 스위치(935)에 의해 연결된다. 추가적으로, 스위치(911)는 제 2 단자가 제 1 인버터(923)의 입력에 연결되는 제 1 커패시터(921)의 제 1 단자에 제 1 입력 신호를 연결시킨다. 제 2 커패시터(931)는 제 1 인버터(923)의 출력과 제 2 인버터(933)의 입력 사이에 연결된다. 리셋 단계는 제 1 커패시터(921) 및 제 2 커패시터(931)를 제로 오프셋 에러 전압들로 충전시킨다.
[0072]
비교 단계 동안, 스위치(925), 스위치(935) 및 스위치(911)는 디스에이블되고, 스위치(912)는 제 1 커패시터(921)의 제 1 단자에 제 2 입력을 연결시킨다. 제 2 입력 신호가 제 1 입력 신호보다 큰 경우, 제 1 커패시터(921)의 제 1 노드 상의 전압은 비교 단계 동안 증가될 것이다. 이것은, 제 1 커패시터(921)를 통해, 증폭되는 제 1 인버터(923)의 입력 상의 전압의 증가를 야기하며, 제 1 인버터(923)의 출력 상의 전압의 더 큰 감소를 야기한다. 이것은 제 2 커패시터(931)를 통해, 증폭되는 제 2 인버터(933)의 입력 상의 전압의 감소를 야기하며, 제 2 인버터(933)의 출력(비교기의 출력) 상의 전압의 여전히 더 큰 증가를 야기한다. 제 2 입력 신호가 제 1 입력 신호보다 작은 경우, 유사하지만 상보적인 동작이 발생한다.
[0073]
스위치들(911, 912, 925, 935)은, 예를 들어, n-채널 트랜지스터들로 구현될 수 있다. 스위치들은 또한, p-채널 트랜지스터들 또는 트랜지스터들의 상보적 쌍들로 구현될 수 있다.
[0074]
도 9의 비교기는 작은 집적 회로 영역 및 저전력 소비와 함께 양호한 정확성을 달성할 수 있다. 예를 들어, 비교기는 대략 2.5 mV의 민감도를 달성할 수 있다. 10 GHz 디시리얼라이저에 있어서, 2.5 mV는 대략 1 ps 클럭 신호들의 변화에 대응한다.
[0075]
도 10은 현재 개시되는 실시예에 따른 정확한 타이밍 관계들을 가지는 4개의 클럭 신호들을 생성하기 위한 프로세스의 흐름도이다. 프로세스는, 예를 들어, 도 3의 디시리얼라이저, 도 4의 회로, 도 6의 지연 셀, 도 8의 CML 투 CMOS 컨버터 및 도 9의 비교기를 사용하여 구현될 수 있다.
[0076]
단계(1010)에서, 프로세스는 변환된 클럭 신호들의 듀티 사이클을 조정하는 동안 입력 클럭 신호들의 로직 레벨들을 변환한다. 도 8의 CML 투 CMOS 컨버터는, 예를 들어, CML 클럭 신호들의 차동 쌍을 정정된 듀티 사이클을 가지는 CMOS 클럭 신호들의 차동 쌍으로 변환시키기 위해서 단계(1010)에 사용될 수 있다.
[0077]
단계(1020)에서, 프로세스는 지연된 클럭 신호들을 생성하기 위해서 변환된 클럭 신호들을 지연시킨다. 도 6의 지연 셀들 중 2개의 지연 셀들은, 예를 들어, 단계(1020)를 수행하는데 사용될 수 있다.
[0078]
단계(1030)에서, 프로세스는 변환된 클럭 신호들 및 지연된 클럭 신호들에 기초하여 4개의 클럭 신호들을 생성한다. 도 4의 로직 회로(420) 및 세트-리셋 래치들(461, 462)은, 예를 들어, CMOS 클럭 신호들의 차동 쌍, 및 지연되는 포지티브 및 네거티브 클럭 신호들에 기초하여 쿼터 클럭 신호들을 생성하고, 그 다음, 쿼터 클럭 신호들에 기초하여 0, 90, 180 및 270도 클럭 신호들을 생성하는데 사용될 수 있다.
[0079]
단계(1040)에서, 프로세스는 단계(1020)의 듀티 사이클 및 단계(1030)의 지연들을 조정함으로써 4개의 클럭 신호들의 타이밍 관계들을 교정한다. 도 4의 3개의 제어 루프들은, 예를 들어, 제 1 지연 셀(411)의 지연, 제 2 지연 셀(412)의 지연 및 CML 투 CMOS 컨버터(325)의 DCC를 제어하는데 사용될 수 있다.
[0080]
도 10의 프로세스는 단계들을, 예를 들어, 추가 또는 변경함으로써 수정될 수 있다. 예를 들어, 보간 단계는 동상 및 직교 클럭 신호들로부터의 입력 클럭 신호들을 보간할 수 있다. 추가적으로, 단계들은 동시에 수행될 수 있다.
[0081]
본 발명의 실시예들은 특정 실시예들에 대해 위에서 설명되지만, 예를 들어, 상이한 신호 극성들 및 트랜지스터 타입들을 가지는 것들을 포함하는 본 발명의 많은 변형들이 가능하다. 추가적으로, CML 및 CMOS 외의 기술들 및 신호 레벨들이 사용될 수 있다. 일부 기능들은 제거될 수 있고, 예를 들어, CML 투 CMOS 컨버터는, 실시예에서, 단지 레벨 변환 없이 듀티 사이클을 조정할 수 있다. 게다가, 하나의 모듈에 의해 수행되는 것으로서 설명되는 기능들은 또 다른 모듈로 이동되거나 또는 모듈들에 걸쳐 분배될 수 있다. 다른 변형들은 상이한 수의 클럭 신호들, 예를 들어, 45도만큼 이격되는 8개의 클럭 신호들을 생성할 수 있다. 추가적으로, 다양한 실시예들의 특징들이 위에서 설명된 것들과 상이한 결합들로 결합될 수 있다.
[0082]
개시되는 실시예들의 이전의 설명은 임의의 당업자가 본 발명을 실시하거나 또는 사용하는 것이 가능하도록 제공된다. 이 실시예들에 대한 다양한 수정들은 당업자들에게 쉽게 명백할 것이고, 본원에서 설명되는 일반적 원리들은 본 발명의 사상 또는 범위를 벗어나지 않고 다른 실시예들에 적용될 수 있다. 따라서, 본원에서 제시되는 설명 및 도면들이 본 발명의 현재 선호되는 실시예들을 표현하고, 따라서 본 발명에 의해 광범위하게 고려되는 청구 대상을 표현한다는 것이 이해될 것이다. 본 발명의 범위가 당업자들에게 분명해질 수 있는 다른 실시예들을 완전히 포함하고, 따라서 첨부되는 청구항들 외의 어떠한 것에 의해서도 본 발명의 범위가 제한되지 않는다는 것이 추가로 이해된다.
Claims (30)
- 정확한 타이밍 관계들을 갖는 4개의 클럭 신호들을 생성하기 위한 회로로서,
CML(current-mode logic) 클럭 신호들의 차동 쌍을 CMOS 클럭 신호들의 차동 쌍으로 변환하도록 구성되는 CML 투 CMOS 컨버터 ― 상기 CML 투 CMOS 컨버터는 상기 CMOS 클럭 신호들의 차동 쌍의 듀티 사이클을 제어하는 듀티 사이클 정정 함수를 포함함 ― ;
지연-고정 루프 모듈 ― 상기 지연-고정 루프 모듈은,
상기 CMOS 클럭 신호들의 차동 쌍의 포지티브 신호로부터 지연되는 포지티브 클럭 신호를 생성하도록 구성되는 제 1 지연 셀; 및
상기 CMOS 클럭 신호들의 차동 쌍의 네거티브 신호로부터 지연되는 네거티브 클럭 신호를 생성하도록 구성되는 제 2 지연 셀을 포함하고, 그리고
상기 CMOS 클럭 신호들의 차동 쌍, 상기 지연되는 포지티브 클럭 신호 및 상기 지연되는 네거티브 클럭 신호로부터 상기 4개의 클럭 신호들을 생성하도록 구성됨 ― ; 및
상기 4개의 클럭 신호들의 타이밍 관계들을 조정하기 위해서 상기 제 1 지연 셀의 지연을 제어하고, 상기 제 2 지연 셀의 지연을 제어하고, 그리고 상기 CML 투 CMOS 컨버터의 상기 듀티 사이클 정정 함수를 제어하도록 구성되는 교정 모듈을 포함하는,
정확한 타이밍 관계들을 갖는 4개의 클럭 신호들을 생성하기 위한 회로. - 제 1 항에 있어서,
상기 지연-고정 루프 모듈은,
1/4 클럭 기간의 활성 시간들을 갖는 4개의 쿼터(quarter) 클럭 신호들을 생성하기 위해서 상기 CMOS 클럭 신호들의 차동 쌍, 상기 지연되는 포지티브 클럭 신호 및 상기 지연되는 네거티브 클럭 신호를 결합하도록 구성되는 로직 회로; 및
상기 쿼터 클럭 신호들로부터 상기 4개의 클럭 신호들을 생성하도록 구성되는 세트-리셋 래치(set-reset latch)들을 더 포함하는,
정확한 타이밍 관계들을 갖는 4개의 클럭 신호들을 생성하기 위한 회로. - 제 2 항에 있어서,
상기 로직 회로는,
상기 CMOS 클럭 신호들의 차동 쌍의 포지티브 신호 및 상기 지연되는 포지티브 클럭 신호의 보수(complement)에 커플링된 입력들 및 상기 쿼터 클럭 신호들 중 제 1 쿼터 클럭 신호에 커플링된 출력을 갖는 제 1 AND 게이트;
상기 CMOS 클럭 신호들의 차동 쌍의 네거티브 신호의 보수 및 상기 지연되는 포지티브 클럭 신호에 커플링된 입력들 및 상기 쿼터 클럭 신호들 중 제 2 쿼터 클럭 신호에 커플링된 출력을 갖는 제 2 AND 게이트;
상기 CMOS 클럭 신호들의 차동 쌍의 네거티브 신호 및 상기 지연되는 네거티브 클럭 신호의 보수에 커플링된 입력들 및 상기 쿼터 클럭 신호들 중 제 3 쿼터 클럭 신호에 커플링된 출력을 갖는 제 3 AND 게이트; 및
상기 CMOS 클럭 신호들의 차동 쌍의 포지티브 신호의 보수 및 상기 지연되는 네거티브 클럭 신호에 커플링된 입력들 및 상기 쿼터 클럭 신호들 중 제 4 쿼터 클럭 신호에 커플링된 출력을 갖는 제 4 AND 게이트를 포함하는,
정확한 타이밍 관계들을 갖는 4개의 클럭 신호들을 생성하기 위한 회로. - 제 3 항에 있어서,
상기 세트-리셋 래치들은,
상기 쿼터 클럭 신호들 중 상기 제 1 쿼터 클럭 신호에 커플링된 세트 입력 및 상기 쿼터 클럭 신호들 중 상기 제 3 쿼터 클럭 신호에 커플링된 리셋 입력을 갖고, 그리고 상기 4개의 클럭 신호들 중 제 1 클럭 신호에 커플링된 트루(true) 출력 및 상기 4개의 클럭 신호들 중 제 3 클럭 신호에 커플링된 보수 출력을 갖는 제 1 세트-리셋 래치; 및
상기 쿼터 클럭 신호들 중 상기 제 3 쿼터 클럭 신호에 커플링된 세트 입력 및 상기 쿼터 클럭 신호들 중 상기 제 4 쿼터 클럭 신호에 커플링된 리셋 입력을 갖고, 그리고 상기 4개의 클럭 신호들 중 제 2 클럭 신호에 커플링된 트루 출력 및 상기 4개의 클럭 신호들 중 제 4 클럭 신호에 커플링된 보수 출력을 갖는 제 2 세트-리셋 래치를 포함하는,
정확한 타이밍 관계들을 갖는 4개의 클럭 신호들을 생성하기 위한 회로. - 제 2 항에 있어서,
상기 제 1 지연 셀 및 상기 제 2 지연 셀은 상승 및 하강 트랜지션(transition)들에 대한 비대칭 지연들을 갖는,
정확한 타이밍 관계들을 갖는 4개의 클럭 신호들을 생성하기 위한 회로. - 제 1 항에 있어서,
상기 제 1 지연 셀 및 상기 제 2 지연 셀 각각은 단일 지연 스테이지로 구성되는,
정확한 타이밍 관계들을 갖는 4개의 클럭 신호들을 생성하기 위한 회로. - 제 6 항에 있어서,
상기 지연 스테이지는,
상기 CMOS 클럭 신호들의 차동 쌍의 신호에 커플링된 게이트, 전압 서플라이에 커플링된 소스, 및 상기 지연 스테이지의 미드포인트(midpoint)에 커플링된 드레인을 갖는 p-채널 트랜지스터;
상기 지연 스테이지의 미드포인트에 커플링된 전류-모드 디지털-투-아날로그 컨버터 ― 상기 전류-모드 디지털-투-아날로그 컨버터의 전류는 상기 지연 스테이지의 지연을 제어함 ― ; 및
상기 지연 스테이지의 미드포인트에 커플링된 입력 및 지연되는 클럭 신호들의 각각의 클럭 신호에 커플링된 출력을 갖는 인버터를 포함하는,
정확한 타이밍 관계들을 갖는 4개의 클럭 신호들을 생성하기 위한 회로. - 제 2 항에 있어서,
상기 교정 모듈은,
상기 쿼터 클럭 신호들 각각을 필터링하고 그리고 필터링된 쿼터 클럭 신호들을 생성하도록 구성되는 로우-패스 필터들;
상기 필터링된 쿼터 클럭 신호들의 쌍들을 비교하고 그리고 에러 신호들을 생성하도록 구성되는 비교기들; 및
상기 제 1 지연 셀 및 상기 제 2 지연 셀의 지연들, 및 상기 CML 투 CMOS 컨버터의 듀티 사이클을 제어하기 위한 제어 신호들을 생성하기 위해서 상기 비교기들로부터의 상기 에러 신호들을 적분하도록 구성되는 적분기들을 포함하는,
정확한 타이밍 관계들을 갖는 4개의 클럭 신호들을 생성하기 위한 회로. - 제 8 항에 있어서,
상기 로우-패스 필터들 각각은 저항-커패시터 필터를 포함하는,
정확한 타이밍 관계들을 갖는 4개의 클럭 신호들을 생성하기 위한 회로. - 제 8 항에 있어서,
상기 비교기들 중 제 1 비교기는 필터링되는 쿼터 클럭 신호들 중 제 1 필터링되는 쿼터 클럭 신호 및 상기 필터링되는 쿼터 클럭 신호들 중 제 2 필터링되는 쿼터 클럭 신호를 수신하고, 그리고 상기 에러 신호들 중 제 1 에러 신호를 생성하고;
상기 적분기들 중 제 1 적분기는 상기 에러 신호들 중 상기 제 1 에러 신호를 수신하고, 그리고 상기 제 1 지연 셀의 지연에 대한 제어를 생성하고;
상기 비교기들 중 제 2 비교기는 상기 필터링되는 쿼터 클럭 신호들 중 제 3 필터링되는 쿼터 클럭 신호 및 상기 필터링되는 쿼터 클럭 신호들 중 제 4 필터링되는 쿼터 클럭 신호를 수신하고, 그리고 상기 에러 신호들 중 제 2 에러 신호를 생성하고;
상기 적분기들 중 제 2 적분기는 상기 에러 신호들 중 제 2 에러 신호를 수신하며, 상기 제 2 지연 셀의 지연에 대한 제어를 생성하고;
상기 비교기들 중 제 3 비교기는 상기 필터링되는 쿼터 클럭 신호들 중 상기 제 2 필터링되는 쿼터 클럭 신호 및 상기 필터링되는 쿼터 클럭 신호들 중 상기 제 4 필터링되는 쿼터 클럭 신호를 수신하고, 그리고 상기 에러 신호들 중 제 3 에러 신호를 생성하고; 그리고
상기 적분기들 중 제 3 적분기는 상기 에러 신호들 중 상기 제 3 에러 신호를 수신하고, 그리고 상기 CML 투 CMOS 컨버터의 상기 듀티 사이클 정정 함수에 대한 제어를 생성하는,
정확한 타이밍 관계들을 갖는 4개의 클럭 신호들을 생성하기 위한 회로. - 제 8 항에 있어서,
상기 비교기들 및 상기 적분기들은 상기 CML 클럭 신호들의 차동 쌍에 대해 비동기식인 교정 클럭 신호에 의해 클럭킹되는(clocked),
정확한 타이밍 관계들을 갖는 4개의 클럭 신호들을 생성하기 위한 회로. - 제 8 항에 있어서,
상기 비교기들은 스위치형-커패시터 비교기들인,
정확한 타이밍 관계들을 갖는 4개의 클럭 신호들을 생성하기 위한 회로. - 제 1 항에 있어서,
상기 CML 투 CMOS 컨버터는,
상기 CML 클럭 신호들의 차동 쌍에 용량성으로 커플링된 입력들 및 상기 CMOS 클럭 신호들의 차동 쌍에 커플링된 출력들을 갖는 자기-바이어싱(self-biased) 증폭기들을 포함하고,
상기 듀티 사이클 정정 함수는 상기 자기-바이어싱 증폭기들의 임계 레벨들을 제어하는,
정확한 타이밍 관계들을 갖는 4개의 클럭 신호들을 생성하기 위한 회로. - 제 13 항에 있어서,
상기 자기-바이어싱 증폭기들 각각은 인버터, 및 상기 인버터의 입력과 상기 인버터의 출력 사이에 연결된 직렬 저항기들을 포함하고, 그리고
상기 듀티 사이클 정정 함수는 상기 직렬 저항기들의 미드포인트들로 전류들을 공급하거나 또는 상기 직렬 저항기들의 미드포인트들로부터 전류들을 싱크(sink)함으로써 상기 자기-바이어싱 증폭기들의 상기 임계 레벨들을 제어하는,
정확한 타이밍 관계들을 갖는 4개의 클럭 신호들을 생성하기 위한 회로. - 제 14 항에 있어서,
복수의 스위치들에 의해 상기 직렬 저항기들의 미드포인트들에 커플링된 복수의 전류-모드 디지털-투-아날로그 컨버터들을 포함하는 바이어싱 모듈을 더 포함하는,
정확한 타이밍 관계들을 갖는 4개의 클럭 신호들을 생성하기 위한 회로. - 제 13 항에 있어서,
상기 자기-바이어싱 증폭기들의 입력들은 전치증폭기를 통해 상기 CML 클럭 신호들의 차동 쌍에 용량성으로 커플링되는,
정확한 타이밍 관계들을 갖는 4개의 클럭 신호들을 생성하기 위한 회로. - 제 1 항에 있어서,
위상 제어 신호에 기초하여 복수의 입력 클럭 신호들로부터 상기 CML 클럭 신호들의 차동 쌍을 생성하도록 구성되는 위상 보간기(interpolator)를 더 포함하는,
정확한 타이밍 관계들을 갖는 4개의 클럭 신호들을 생성하기 위한 회로. - 디시리얼라이저(deserializer)로서,
제 17 항의 회로;
상기 4개의 클럭 신호들의 에지들 상에서 직렬 데이터 신호를 샘플링하도록 구성되는 샘플러 모듈; 및
상기 샘플러 모듈로부터의 샘플 값들에 기초하여 상기 위상 보간기에 대한 상기 위상 제어 신호를 생성하도록 구성되는 루프 필터를 포함하는,
디시리얼라이저. - 정확한 타이밍 관계들을 갖는 4개의 클럭 신호들을 생성하기 위한 방법으로서,
CML 클럭 신호들의 차동 쌍의 로직 레벨들을 CMOS 클럭 신호들의 차동 쌍으로 변환하는 단계 ― 상기 변환하는 단계는 상기 CMOS 클럭 신호들의 차동 쌍의 듀티 사이클을 조정하는 단계를 포함함 ― ;
지연되는 포지티브 클럭 신호를 생성하기 위해서 상기 CMOS 클럭 신호들의 차동 쌍의 포지티브 신호를 지연시키는 단계;
지연되는 네거티브 클럭 신호를 생성하기 위해서 상기 CMOS 클럭 신호들의 차동 쌍의 네거티브 신호를 지연시키는 단계;
상기 4개의 클럭 신호들을 생성하기 위해서 상기 CMOS 클럭 신호들의 차동 쌍, 상기 지연되는 포지티브 클럭 신호 및 상기 지연되는 네거티브 클럭 신호를 결합하는 단계; 및
상기 4개의 클럭 신호들의 타이밍 관계들을 조정하기 위해서 상기 CMOS 클럭 신호들의 차동 쌍의 듀티 사이클의 조정, 상기 지연되는 포지티브 클럭 신호의 지연, 및 상기 지연되는 네거티브 클럭 신호의 지연을 교정하는 단계를 포함하는,
정확한 타이밍 관계들을 갖는 4개의 클럭 신호들을 생성하기 위한 방법. - 제 19 항에 있어서,
상기 4개의 클럭 신호들을 생성하기 위해서 상기 CMOS 클럭 신호들의 차동 쌍, 상기 지연되는 포지티브 클럭 신호, 및 상기 지연되는 네거티브 클럭 신호를 결합하는 단계는,
1/4 클럭 기간의 활성 시간들을 갖는 4개의 쿼터 클럭 신호들을 생성하기 위해서 상기 CMOS 클럭 신호들의 차동 쌍, 상기 지연되는 포지티브 클럭 신호, 및 상기 지연되는 네거티브 클럭 신호를 논리적으로(logically) 결합하는 단계; 및
상기 쿼터 클럭 신호들에 기초하여 상기 4개의 클럭 신호들을 생성하기 위해서 래치들을 세팅 및 리셋하는 단계를 포함하는,
정확한 타이밍 관계들을 갖는 4개의 클럭 신호들을 생성하기 위한 방법. - 제 20 항에 있어서,
상기 지연되는 포지티브 클럭 신호를 생성하기 위해서 상기 CMOS 클럭 신호들의 차동 쌍의 포지티브 신호를 지연시키는 단계는 상승 및 하강 트랜지션들에 대한 비대칭 지연들을 사용하는 단계를 포함하는,
정확한 타이밍 관계들을 갖는 4개의 클럭 신호들을 생성하기 위한 방법. - 제 20 항에 있어서,
상기 CMOS 클럭 신호들의 차동 쌍의 듀티 사이클의 조정, 상기 지연되는 포지티브 클럭 신호의 지연, 및 상기 지연되는 네거티브 클럭 신호의 지연을 교정하는 단계는,
필터링된 쿼터 클럭 신호들을 생성하기 위해서 상기 쿼터 클럭 신호들 각각을 로우-패스(low-pass) 필터링하는 단계;
상기 필터링된 쿼터 클럭 신호들의 쌍들을 비교하고 그리고 에러 신호들을 생성하는 단계;
상기 에러 신호들을 적분하는 단계; 및
상기 적분된 에러 신호들에 기초하여 상기 CMOS 클럭 신호들의 차동 쌍의 듀티 사이클, 상기 지연되는 포지티브 클럭 신호의 지연 및 상기 지연되는 네거티브 클럭 신호의 지연을 제어하는 단계를 포함하는,
정확한 타이밍 관계들을 갖는 4개의 클럭 신호들을 생성하기 위한 방법. - 정확한 타이밍 관계들을 갖는 4개의 클럭 신호들을 생성하기 위한 장치로서,
CML 클럭 신호들의 차동 쌍을, CMOS 클럭 신호들의 차동 쌍의 듀티 사이클을 제어하는 듀티 사이클 정정 함수를 포함하는 상기 CMOS 클럭 신호들의 차동 쌍으로 변환하기 위한 수단;
상기 CMOS 클럭 신호들의 차동 쌍으로부터 상기 4개의 클럭 신호들을 생성하기 위한 수단 ― 상기 4개의 클럭 신호들을 생성하는 것은, 지연되는 포지티브 클럭 신호를 생성하기 위해서 상기 CMOS 클럭 신호들의 차동 쌍의 포지티브 신호를 지연시키는 것 및 지연되는 네거티브 클럭 신호를 생성하기 위해서 상기 CMOS 클럭 신호들의 차동 쌍의 네거티브 신호를 지연시키는 것을 포함함 ― ; 및
상기 4개의 클럭 신호들의 타이밍 관계들을 교정하기 위한 수단 ― 상기 4개의 클럭 신호들의 타이밍 관계들을 교정하는 것은, 상기 CMOS 클럭 신호들의 차동 쌍 각각을 지연시키는 지연들을 제어하는 것 및 상기 듀티 사이클 정정 함수를 제어하는 것을 포함함 ― 을 포함하는,
정확한 타이밍 관계들을 갖는 4개의 클럭 신호들을 생성하기 위한 장치. - 제 23 항에 있어서,
상기 4개의 클럭 신호들을 생성하기 위한 수단은,
상기 CMOS 클럭 신호들의 차동 쌍의 포지티브 신호로부터 지연되는 포지티브 클럭 신호를 생성하도록 구성되는 제 1 지연 셀;
상기 CMOS 클럭 신호들의 차동 쌍의 네거티브 신호로부터 지연되는 네거티브 클럭 신호를 생성하도록 구성되는 제 2 지연 셀;
1/4 클럭 기간의 활성 시간들을 갖는 4개의 쿼터 클럭 신호들을 생성하기 위해서 상기 CMOS 클럭 신호들의 차동 쌍 및 지연되는 클럭 신호들을 결합하도록 구성되는 로직 회로; 및
상기 쿼터 클럭 신호들로부터 상기 4개의 클럭 신호들을 생성하도록 구성되는 세트-리셋 래치들을 포함하는,
정확한 타이밍 관계들을 갖는 4개의 클럭 신호들을 생성하기 위한 장치. - 제 24 항에 있어서,
상기 제 1 지연 셀 및 상기 제 2 지연 셀은 상승 및 하강 트랜지션들에 대한 비대칭 지연들을 갖는,
정확한 타이밍 관계들을 갖는 4개의 클럭 신호들을 생성하기 위한 장치. - 제 24 항에 있어서,
지연 셀들 각각은 단일 지연 스테이지로 구성되는,
정확한 타이밍 관계들을 갖는 4개의 클럭 신호들을 생성하기 위한 장치. - 제 24 항에 있어서,
상기 교정하기 위한 수단은,
상기 쿼터 클럭 신호들 각각을 필터링하고 그리고 필터링된 쿼터 클럭 신호들을 생성하도록 구성되는 로우-패스 필터들;
상기 필터링된 쿼터 클럭 신호들의 쌍들을 비교하고 그리고 에러 신호들을 생성하도록 구성되는 비교기들; 및
지연 셀들의 지연들, 및 상기 듀티 사이클 정정 함수를 제어하기 위한 제어들을 생성하기 위해서 상기 비교기들로부터 상기 에러 신호들을 적분하도록 구성되는 적분기들을 포함하는,
정확한 타이밍 관계들을 갖는 4개의 클럭 신호들을 생성하기 위한 장치. - 제 23 항에 있어서,
상기 CML 클럭 신호들의 차동 쌍을 상기 CMOS 클럭 신호들의 차동 쌍으로 변환하기 위한 수단은,
상기 CML 클럭 신호들의 차동 쌍에 용량성으로 커플링된 입력들 및 상기 CMOS 클럭 신호들의 차동 쌍에 커플링된 출력들을 갖는 자기-바이어싱 증폭기들을 포함하고,
상기 듀티 사이클 정정 함수는 상기 자기-바이어싱 증폭기들의 임계 레벨들을 제어하는,
정확한 타이밍 관계들을 갖는 4개의 클럭 신호들을 생성하기 위한 장치. - 제 28 항에 있어서,
상기 자기-바이어싱 증폭기들 각각은 인버터, 및 상기 인버터의 입력과 상기 인버터의 출력 사이에 연결된 직렬 저항기들을 포함하고,
상기 듀티 사이클 정정 함수는 상기 직렬 저항기들의 미드포인트들로 전류들을 공급하거나 또는 상기 직렬 저항기들의 미드포인트들로부터 전류들을 싱크함으로써 상기 자기-바이어싱 증폭기들의 상기 임계 레벨들을 제어하는,
정확한 타이밍 관계들을 갖는 4개의 클럭 신호들을 생성하기 위한 장치. - 제 23 항에 있어서,
상기 CML 클럭 신호들의 차동 쌍을 생성하기 위해서 위상 제어 신호에 기초하여 복수의 입력 클럭 신호들로부터 보간하기 위한 수단을 더 포함하는,
정확한 타이밍 관계들을 갖는 4개의 클럭 신호들을 생성하기 위한 장치.
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