TWI638524B - 自我校正分數式鎖相迴路及其方法 - Google Patents

自我校正分數式鎖相迴路及其方法 Download PDF

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

一電路接收一參考時脈並依據一時脈乘數輸出一輸出時脈，該電路包含一數位控制時序調整電路、一時序偵測電路、一迴路濾波器、一可控振盪器、一時脈除頻器、一調變器以及一校正電路，其中該調變器用來將該時脈乘數調變為一除數，並計算由該調變操作所引起的一已知雜訊；另外，該數位控制時序調整電路、該時序偵測電路、該迴路濾波器、該可控振盪器以及該時脈除頻器構成一回授迴路，因此該輸出時脈之頻率等於該參考時脈之頻率乘以該時脈乘數，但該調變操作所引起的該已知雜訊會被該數位控制時序調整電路來修正，該校正電路以一閉迴路的方式來校正該已知雜訊，藉此將該已知雜訊與該時序偵測電路之輸出之間的一關聯性降到最低。

Description

自我校正分數式鎖相迴路及其方法
本發明大體上是關於鎖相迴路。
本領域具有通常知識者瞭解本揭露所使用的微電子用語及基本概念，例如電壓、電流、訊號、邏輯訊號、時脈、上升緣、相位、電容、電荷、電荷幫浦、電晶體、MOS(金氧半導體)、PMOS(P通道金氧半導體)、NMOS(N通道金氧半導體)、源極、閘極、汲極、電路節點、接地節點、操作放大器、共模回授、電動勢(electrical potential)、開關、單端電路、差動電路等等，因此，本領域具有通常知識者所習知的用語及基本概念在此將不予詳述。
本揭露中，一邏輯訊號是指一訊號具有二個狀態，即「邏輯準位高」與「邏輯準位低」，其亦可被表示為「1」與「0」。為避免贅文，一邏輯訊號處於「邏輯準位高」(「邏輯準位低」)之狀態會被簡述為該邏輯訊號為「高」(「低」)，或者被簡述為該邏輯訊號為「1」(「0」)。此外，為避免贅文，引號可能會被省略，故上開敘述方式會再被簡化為該邏輯訊號為高(低)，或簡化為該邏輯訊號為1(0)，文中的這些敘述方式應被理解為在說明邏輯訊號的狀態。
當一邏輯訊號為高，其被稱為「確立(asserted)」。當一邏輯訊號為低，其被稱為「解除確立(de-asserted)」。
一時脈訊號是一循環邏輯訊號。為避免贅文，此後，「時脈訊號」可能被簡稱為「時脈」。
一時脈訊號之一時序(timing)是指該時脈訊號歷經狀態轉變(transition)的一瞬時(time instant)，可以指一低至高的轉變或指一高至低的轉變。當一時脈訊號歷經一低至高(高至低)的轉變時，其會對應一時序圖中的一上升(下降)緣。
一鎖相迴路(phase lock loop；PLL)接收一第一時脈並輸出一第二時脈，因此該第二時脈之相位會追蹤該第一時脈之相位，就結果而言，該第二時脈之頻率是由該第一時脈之頻率來決定。一先前技術之鎖相迴路包含一相位/頻率偵測器(後稱PFD)、一電荷幫浦(後稱CP)電路、一迴路濾波器(後稱LF)、一電壓控制振盪器(後稱VCO)、以及一時脈除頻電路(clock divider circuit)，其中該VCO依據一控制電壓輸出該第二時脈，因此該第二時脈之頻率是由該控制電壓來決定；該時脈除頻電路接收該第二時脈，並依據一除數(division ratio)輸出一第三時脈；該PFD接收該第一時脈與該第三時脈，並輸出一時序訊號以代表該第一時脈與該第三時脈在時序上的一差異；該CP電路將該時序訊號轉換為一電流訊號；該LF濾波該電流訊號，以產生該控制電壓用來控制該第二時脈之頻率。據上所述，該第二時脈之頻率會以一閉迴路的方式被調整，從而追蹤該第一時脈之頻率。前述PFD、CP電路、LF、VCO及時脈除頻電路為本領域之通常知識，故其內容在此不予詳述。於一穩態中，該第二時脈之頻率等於該第一時脈之頻率乘以一乘數(multiplication factor)N，其可被表示如下：N=N int +α其中Nint是一正整數，α是一比例數值，其小於一但不小於零。若α為零，該時脈除頻電路具有一固定除數Nint，亦即該電路執行「除以Nint」之功能，其中在該第二時脈的每Nint週期(cycle)，該第三時脈之一週期被輸出。若α不等於零，其必為一分數，於此例中，該鎖相迴路被稱為一分數式PLL(fractional-N PLL)，且該時脈除頻電路不能具有一固定除數。於一例子 中，該時脈除頻電路之除數被一三角積分調變器調變，且動態地於Nint與Nint+1之間來回(toggle between Nint and Nint+1)，因此該除數之一平均值等於Nint+α，既然該除數之值被調變，瞬時其瞬時值(instantaneous value)會不同於該除數之平均值(例如Nint與Nint+1均不同於Nint+α)，導致一瞬時雜訊(instantaneous noise)附加於(additive to)該PLL。於一美國專利(專利號US7,999,622)中，Galton等人揭露了一方法用來消除該除數之調變所導致的該附加雜訊，此方法是基於使用一數位至類比轉換器以輸出一電流，該電流抵銷(offsets)了一電荷幫浦電路之輸出中的一附加雜訊(源自於該除數之調變)，然而，該數位至類比轉換器(DAC)本身卻也產生雜訊，雖然可採用一大電流以資降低該雜訊的影響，但其代價是高功率消耗，此外，實務上該DAC之線性表現並非完美，其非線性可能帶給PLL額外的雜訊，為降低該DAC之非線性的不利影響，可採用一動態元件匹配技術，但其代價是高電路複雜度。
鑑於先前技術的問題，本案發明揭露一種方法，用來在沒有消耗高功率或要求高電路複雜度的情形下，消除一分數式PLL中的雜訊，該雜訊是源自於一除數的調變處理。
本發明之一面向(aspect)在於使用一數位控制時序調整電路，以修正於一分數式鎖相迴路中的一預知(pre-known)時序錯誤，該錯誤是一時脈除頻器(clock divider)之一除數的調變所引起，其中，根據該預知時序錯誤以及該數位控制時序調整電路之一輸出的一殘餘(residual)時序錯誤，該數位控制時序調整電路之一增益透過閉迴路方式被校正。
於一實施例中，一電路包含：一數位控制時序調整電路，用來接收一第一時脈與一第二時脈，並用來根據一雜訊消除訊號及一增益控制訊號輸 出一第三時脈與一第四時脈；一時序偵測電路，用來接收該第三時脈與該第四時脈，並用來輸出一時序誤差訊號；一濾波電路，用來接收該時序誤差訊號並輸出一振盪器控制訊號；一可控振盪器，用來接收該振盪器控制訊號並輸出一第五時脈；一時脈除頻器，用來接收該第五時脈，並用來依據一除數輸出該第二時脈；一調變器，用來接收一時脈乘數並輸出該除數與該雜訊消除訊號，其中該除數之一平均值等於該時脈乘數；以及一校正電路，用來接收該時序誤差訊號與該雜訊消除訊號，並用來輸出該增益控制訊號。於一實施例中，該第四時脈與該第三時脈之間的一時序差異等於下列的總合：該第二時脈與該第一時脈之間的一時序差異、按該增益控制訊號而被縮放的該雜訊消除訊號、以及一固定時序偏移。於一實施例中，該數位控制時序調整電路包含：一固定延遲電路，用來接收該第二時脈並輸出該第四時脈；以及一數位控制可變延遲電路，用來接收該第一時脈，並用來依據該雜訊消除訊號與該增益控制訊號輸出該第三時脈。於一實施例中，該數位控制可變延遲電路之一延遲量是線性地相依於該雜訊消除訊號，並線性地相依於該增益控制訊號。於一實施例中，該數位控制可變延遲電路包含：一可調反相器，受控於該增益控制訊號；以及一可變電容，受控於該雜訊消除訊號。於一實施例中，該校正電路包含：一電荷幫浦，用來接收該時序誤差訊號並依據一共模回授電壓輸出一中間電流訊號；一單刀雙擲開關，受控於該雜訊消除訊號之一符號；一積分器，用來透過該單刀雙擲開關接收該中間電流訊號，並用來輸出該增益控制訊號；以及一共模回授網路，用來於該積分器之一正輸入端接收一第一電壓以及於該積分器之一負輸入端接收一第二電壓，並用來輸出該共模回授電壓，其中該單刀雙擲開關之一第一擲端耦接該積分器之該正輸入端，以及該單刀雙擲開關之一第二擲端耦接該積分器之該負輸入端。於一實施例中，該調變器包含一一階三角積分調變器。於一實施例中，該可控振盪器是一電壓控制振盪器。於一實施例中，該時脈除頻器是一計數器。
於一實施例中，一種方法包含下列步驟：接收一第一時脈與一時 脈乘數；將該時脈乘數調變為一除數，其中該除數之一平均值等於該時脈乘數；依據該時脈乘數與該除數之間的一差異，建立一雜訊消除訊號；依據該雜訊消除訊號與一增益控制訊號，使用一數位控制時序調整電路以從該第一時脈與一第二時脈導出一第三時脈與一第四時脈；藉由偵測該第四時脈與該第三時脈之間的一時序差異，建立一時序誤差訊號；濾波該時序誤差訊號以產生一振盪器控制訊號；依據該振盪器控制訊號，使用一可控振盪器以輸出一第五時脈；依據該除數對該第五時脈進行降頻，以輸出該第二時脈；以及依據該時序誤差訊號與該雜訊消除訊號之間的一關聯性，調整該增益控制訊號。於一實施例中，該數位控制時序調整電路包含：一固定延遲電路，用來接收該第二時脈並輸出該第四時脈；以及一數位控制可變延遲電路，用來接收該第一時脈，並用來依據該雜訊消除訊號與該增益控制訊號輸出該第三時脈。於一實施例中，該數位控制可變延遲電路之一延遲量是線性地相依於該雜訊消除訊號，並線性地相依於該增益控制訊號。於一實施例中，該數位控制可變延遲電路包含：一可調反相器，受控於該增益控制訊號；以及一可變電容，受控於該雜訊消除訊號。於一實施例中，調整該增益控制訊號的步驟是使用一校正電路，該校正電路包含：一電荷幫浦，用來接收該時序誤差訊號並依據一共模回授電壓輸出一中間電流訊號；一單刀雙擲開關，受控於該雜訊消除訊號之一符號；一積分器，用來透過該單刀雙擲開關接收該中間電流訊號，並用來輸出該增益控制訊號；以及一共模回授網路，用來於該積分器之一正輸入端接收一第一電壓以及於該積分器之一負輸入端接收一第二電壓，並用來輸出該共模回授電壓，其中該單刀雙擲開關之一第一擲端耦接該積分器之該正輸入端，以及該單刀雙擲開關之一第二擲端耦接該積分器之該負輸入端。於一實施例中，調變用之調變器是一一階三角積分調變器。於一實施例中，該可控振盪器是一電壓控制振盪器。於一實施例中，該時脈除頻器是一計數器。
有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
100‧‧‧鎖相迴路(PLL)
110‧‧‧相位/頻率偵測器(PFD)
120‧‧‧電荷幫浦(CP)
130‧‧‧迴路濾波器(LF)
140‧‧‧電壓控制振盪器(VCO)
150‧‧‧時脈除頻器(clock divider)
160‧‧‧數位控制時序調整電路(digitally controlled timing adjustment circuit)
170‧‧‧調變器(MOD)
180‧‧‧校正電路(calibration circuit)
CK1~CK5‧‧‧時脈
STE‧‧‧時序誤差訊號
IC‧‧‧修正電流(輸出至圖1A之LF 130(to LF 130 of Fig.1A))
VCTL‧‧‧控制電壓(輸出至圖1A之VCO 140(to VCO 140 of Fig.1A))
NDIV‧‧‧除數
NC‧‧‧雜訊消除訊號
NMUL‧‧‧時脈乘數
GC‧‧‧增益控制訊號
111、112‧‧‧資料正反器(DFF)
113‧‧‧AND閘
RST‧‧‧重置訊號
UP、DN‧‧‧邏輯訊號(具現STE(embodying STE))
121‧‧‧電流流出源
122‧‧‧電流流入源
123‧‧‧第一開關
124‧‧‧第二開關
125‧‧‧輸出節點
IUP‧‧‧充電電流
IDN‧‧‧放電電流
131‧‧‧電阻
132‧‧‧第一電容
133‧‧‧第二電容
141‧‧‧電壓至電流轉換器(V-to-C converter)
142‧‧‧NMOS電晶體
143‧‧‧電流鏡
144、145‧‧‧PMOS電晶體
146‧‧‧環式振盪器(ring oscillator)
147、148、149‧‧‧反相器
current mirror‧‧‧電流鏡
VDD‧‧‧電源供應節點
ICTL‧‧‧控制電流
IM‧‧‧鏡射電流
161‧‧‧固定延遲電路(fixed-delay circuit)
162‧‧‧數位控制可變延遲電路(digitally controlled variable-delay circuit)
163_0、163_1、163_2、163_3‧‧‧電容
164_0、164_1、164_2、164_3‧‧‧開關
165‧‧‧電路節點
166‧‧‧可變電容(variable capacitor)
167‧‧‧可調反相器(tunable inverter)
168‧‧‧輸出反相器
NC[0]、NC[1]、NC[2]、NC[3]‧‧‧位元
MP1‧‧‧第一PMOS電晶體
MP2‧‧‧第二PMOS電晶體
MN1‧‧‧第一NMOS電晶體
MN1‧‧‧第二NMOS電晶體
ISC‧‧‧流出電流
ISK‧‧‧流入電流
200‧‧‧校正電路
210‧‧‧電荷幫浦(charge pump)
220‧‧‧單刀雙擲開關網路(SPDT switching network)
230‧‧‧積分器(integrator)
250‧‧‧共模回授網路(CM feedback network)
260‧‧‧符號偵測電路(Sign detection circuit)
211‧‧‧電流流出源
212‧‧‧電流流入源
213‧‧‧第一開關
214‧‧‧第二開關
215‧‧‧輸出節點
221、222‧‧‧開關
231、232‧‧‧電容
233‧‧‧全差動操作放大器
252、253‧‧‧電阻
254‧‧‧操作放大器
261‧‧‧符號運算器
262‧‧‧反相器
I’UP‧‧‧充電電流
I’DN‧‧‧放電電流
I’C‧‧‧中間電流訊號
POS、NEG‧‧‧邏輯訊號
VX+、VX-‧‧‧輸入端之電壓
GC+、GC-‧‧‧輸出端之電壓
VCMFB‧‧‧共模回授電壓
VCM‧‧‧共模電壓
VCMR‧‧‧共模參考電壓
300‧‧‧調變器
301、303、305‧‧‧加總操作器
302‧‧‧捨入操作器
304、306‧‧‧延遲單元
1st order delta-sigma modulator‧‧‧一階三角積分調變器
error accumulator‧‧‧錯誤累積器
e1‧‧‧捨入錯誤
e1d‧‧‧延遲捨入錯誤
NCNEXT‧‧‧中間訊號
N’MUL‧‧‧調變乘數
400‧‧‧方法流程圖
401~409‧‧‧步驟
〔圖1A〕依據本發明之一實施例顯示一分數式鎖相迴路之一功能方塊圖。
〔圖1B〕顯示一相位/頻率偵測器之一示意圖。
〔圖1C〕顯示一電荷幫浦之一示意圖。
〔圖1D〕顯示一迴路濾波器之一示意圖。
〔圖1E〕顯示一電壓控制振盪器之一示意圖。
〔圖1F〕顯示一數位控制時序調整電路之一功能方塊圖。
〔圖1G〕顯示一數位控制可變延遲電路之一示意圖。
〔圖2〕顯示一校正電路之一示意圖。
〔圖3〕顯示一調變器之一示意圖。
〔圖4〕顯示本發明之方法的一流程圖。
本發明是關於鎖相迴路。儘管本說明書敘述了數個本發明之較佳實施例，該些實施例並非本發明之實施限制，換言之，本發明可藉由多種方式來實現，不限於本說明書之實施例所述的方式及其所載的特徵。另外，為人所熟知的技術細節將不予顯示或說明，以避免妨礙本發明之觀點的呈現。
圖1A依據本發明之一實施例，顯示一鎖相迴路(PLL)100之功能方塊圖。PLL 100包含：一數位控制時序調整電路160，用來接收一第一時脈CK1與一第二時脈CK2，並用來依據一雜訊消除訊號NC與一增益控制訊號GC來輸出一第三時脈CK3與一第四時脈CK4；一相位/頻率偵測器(PFD)110，用來接收該第三時脈CK3與該第四時脈CK4，並用來輸出一時序誤差訊號(timing error signal)STE以表示該第三時脈CK3 與該第四時脈CK4之間的一時序差異；一電荷幫浦(CP)120，用來將該時序誤差訊號STE轉換為一修正電流IC；一迴路濾波器(LF)130，用來接收該修正電流IC與輸出一控制電壓VCTL；一電壓控制振盪器(VCO)140，用來依據該控制電壓VCTL輸出一第五時脈；一時脈除頻器(clock divider)150，用來接收該第五時脈CK5，並用來依據一除數NDIV輸出該第二時脈CK2；一調變器(MOD)170，用來依據一時脈乘數NMUL來輸出該除數NDIV與該雜訊消除訊號NC；以及一校正電路180，用來依據該時序誤差訊號STE與該雜訊消除訊號NC之間的一關聯性(correlation)，以輸出該增益控制訊號GC。為避免贅文，此後該第一(第二、第三、第四、第五)時脈CK1(CK2、CK3、CK4、CK5)將簡稱為CK1(CK2、CK3、CK4、CK5)；該時序誤差訊號STE將簡稱為STE；該修正電流IC將簡稱為IC；該控制電壓VCTL將簡稱為VCTL；該雜訊消除訊號NC將簡稱為NC；該增益控制訊號GC將簡稱為GC；該時脈乘數NMUL將簡稱為NMUL；以及該除數NDIV將簡稱為NDIV。
若將該數位控制時序調整電路160與該校正電路180移除以及令該PFD 110接收CK1與CK2而非接收CK3與CK4，PLL 100將與前揭先前技術之PLL相同。類似於先前技術之PLL，PLL 100接收CK1並使用VCO 140以輸出CK5，其藉由一閉迴路方式經由一回授路徑而被調整，該回授路徑包含該時脈除頻器150、該PFD 110、該CP 120、以及該LF 130，因此CK5之頻率等於CK1之頻率乘以NMUL，NMUL不是一純整數(pure integer)。由於NMUL不是一純整數，但NDIV(其是時脈除頻器150之時脈除數)須為一整數，NDIV必須以某種方式被調變，使得NDIV之一平均值等於NMUL。調變器170接收NMUL並輸出NDIV，有效地調變NDIV，使得NDIV的平均值等於NMUL。藉由上述作法，CK5之平均頻率會等於CK1之頻率乘以NMUL，但CK2之一瞬時之時序(instantaneous timing)可能會偏離(deviate)一虛擬之時脈除頻器之一理想時序，假設該虛擬之除頻器得以實現非整數除數。由於NDIV之調變的關係，CK2之該瞬時時序偏離該理想 時序會導致CK2與CK1之間的時序差異中有一瞬時雜訊(instantaneous noise)。然而，由NDIV之調變所引起的CK2與CK1之間的時序差異中的瞬時雜訊是事先知道的(pre-known)，該瞬時雜訊可由該調變器170加以計算，並被表示為NC。該數位控制時序調整電路160是用來修正由NDIV之調變所引起的存在於CK2與CK1之間的時序差異中的瞬時雜訊，藉此CK4與CK3之間的時序差異得以免於該瞬時雜訊的影響。然而，NC本質上是數值的及數位的(numeric and digital)，而CK2與CK1之間的時序差異本質上是類比的(temporal analog)的，故一數位至類比轉換之功能會由該數位控制時序調整電路160來執行，以將NC轉換為一時序差異的量，該時序差異的量須被消除。GC則決定了該數位至類比轉換之一增益係數。
於一實施例中，該數位控制時序調整電路160之一功能可以藉由下列數學式來表示：t 4-t 3=t 2-t 1+N G ．G G +t OS (1)上式中，t1是CK1之一上升緣的時序、t2是CK2之一上升緣的時序、t3是CK3之一上升緣的時序、t4是CK4之一上升緣的時序、以及tOS是一固定時序偏移(timing offset)，此處，t2-t1是CK2與CK1之間的時序差異，而t4-t3是CK4與CK3之間的時序差異，STE代表CK4與CK3之間的一相對時序，且在數學上等於t4-t3，NC表示t2-t1中由NDIV之調變所引起的該瞬時雜訊，若GC(其是該轉換增益，用來將NC轉換為待消除的時序差異)被適當地設定，t2-t1中由NDIV之調變所引起的該雜訊將可被修正，從而該雜訊不會出現在於t4-t3中，在另一方面，若GC未被適當地設定，該雜訊會過度地被修正或者不足地被修正，從而導致t4-t3中有一殘餘雜訊，其會成為STE的一部分。當GC被設定過大(小)，該雜訊會被過度修正(不足修正)，因此，t4-t3會包含一殘餘雜訊，其會正向地(負向地)關聯NC，故當NC為正(負)時，STE的一準位會傾向於過高(低)。因此，校正電路180會依據NC與STE之間的一關聯性來調整GC：當STE正向地(負向地)關聯NC，其表示GC過大(小)，且需要被減少(增加)。
於圖1B所示繪之一實施例中，PFD 110包含二個資料正反器(DFF)111與112以及一AND閘113。每個DFF包含一輸入端標示為D、一輸出端標示為Q、一重置端標示為R、以及一時脈端以楔形符號來表示，上述標示方式廣泛地使用於本技術領域。DFF 111輸出一第一邏輯訊號UP，而DFF 112輸出一第二邏輯訊號DN。該AND閘113接收該二邏輯訊號UP與DN，並輸出一重置訊號RST。該第一(第二)邏輯訊號UP(DN)根據CK3(CK4)之一上升緣而被確立(asserted)，並於該重置訊號RST被確立時被解除確立(de-asserted)。該二邏輯訊號UP與DN共同地具現了(jointly embody)該時序誤差訊號STE用來代表CK3與CK4之間的一時序差異。上述實施例於本技術領域中被廣泛地使用且為人熟知，因此在此不予詳述。
於圖1C所繪示之一實施例中，CP 120包含：一電流流出源(current source)121，用來流出一充電電流(charge-up current)IUP；一電流流入源(current sink)122，用來流入一放電電流(charge-down current)IDN；一第一開關123，用來於該邏輯訊號UP被確立時，將該充電電流IUP耦接至一輸出節點125；以及一第二開關124，用來於該邏輯訊號DN被確立時，將該放電電流IDN耦接至該輸出節點125。該輸出節點125介接(interfaces with)且提供該修正電流IC至圖1A中的LF 130。於本揭露中，VDD表示一電源供應節點。圖1C為本領域所熟知，且對本領域具有通常知識者來說不言自明，因此在此不予詳述。
於圖1D所繪示之一實施例中，LF 130包含一電阻131、一第一電容132、一第二電容133，用來接收來自圖1A之CP 120的修正電流IC，並用來輸出該控制電壓VCTL至圖1A之VCO 140。圖1D為本領域所熟知，且對本領域具有通常知識者來說不言自明，因此在此不予詳述。
於圖1E所繪示之一實施例中，VCO 140包含：一電壓至電流轉換器(V-to-C converter)141，用來將該控制電壓VCTL轉換為一控制電流ICTL；一電流鏡143，用來將該控制電流ICTL鏡射為一鏡射電流IM；以及一環式振盪器(ring oscillator)146，用來依據該鏡射電流IM輸出CK5。該電壓至電流轉換器141包 含一NMOS電晶體142。該電流鏡143包含二PMOS電晶體144與145。該環式振盪器146包含三個反相器(inverter)147、148與149，其以一環狀拓樸的形式被設置，且共同地接收該鏡射電流IM。當該控制電壓VCTL上升，該控制電流ICTL上升，且該鏡射電流IM也是。因此，該三個反相器147、148與149接收更多能量(power)且變得更快，從而導致CK5有一較高的振盪頻率(resulting in a higher oscillation frequency for CK5)。
時脈除頻器150可以藉由一計數器來實現，該計數器根據CK5之上升緣增加一計數值。該計數值從0開始，根據CK5之一上升緣而增加至1，然後根據CK5之下一個上升緣而增加至2，接著以此類推。當該計數值達到NDIV-1，該計數值依據CK5之下一個上升緣回到0。藉由上述方式，該計數器循環地從0計數到NDIV-1。當該計數值等於0，CK2被確立；當該計數值為其它值，CK2被解除確立。
數位控制時序調整電路160接收CK1與CK2，並輸出CK3與CK4，從而CK4與CK3之間的一時序差異會如式(1)般相關於CK2與CK1之間的一時序差異。於圖1F所繪示之一實施例中，數位控制時序調整電路160包含：一固定延遲電路161，用來接收CK2與輸出CK4；以及一數位控制可變延遲電路162，用來接收CK1以及依據GC與NC輸出CK3。該固定延遲電路161提供CK4與CK2之間的一固定時序差異，換言之，t4-t2被固定。在另一方面，該數位控制可變延遲電路162提供CK3與CK1之間的一可變時序差異，且該可變時序差異是受控於GC與NC，換言之，t3-t1是可變的且受控於GC與NC。因此，藉由GC與NC所控制的一可變量，t4-t3不同於t2-t1。值得注意的是，該可變時序差異是線性地相依於(linearly dependent on)NC，且線性地相依於GC。於一實施例中，該固定延遲電路161是一簡單的短路電路；於此例中，該固定延遲為零，且CK3等於CK1。於另一實施例中，該固定延遲電路161是一反相器鏈(inverter chain)，其包含一偶數數目的反相器，該些反相器按照一串接拓樸形式被配置。
於一實施例中，GC是一差動訊號包含一第一端GC+與一第二端 GC-，其中GC≡GC+-GC。於一非限制性的例子中，NC是一四位元字元(four-bit word)包含四個位元NC[0]、NC[1]、NC[2]、NC[3]。於圖1G所繪示之一實施例中，該數位控制可變延遲電路162包含：一可調反相器167，用來接收CK1，並用來依照與GC相關的控制於一電路節點165輸出一中間時脈(intermediate clock)CKI；一輸出反相器168，用來接收該中間時脈CKI並輸出CK3；以及一可變電容166，用來於該電路節點165提供一電容性的負載(capacitive load)。該可調反相器167包含：一第一PMOS電晶體MP1，用來依據GC+提供一流出電流(source current)ISC；一第NMOS電晶體MN1，用來依據GC-提供一流入電流(sink current)ISK；一第二PMOS電晶體MP2受控於CK1，用來致能(enable)該流出電流ISC，以於CK1為低(low)時充電該可變電容166；以及一第二NMOS電晶體MN2受控於CK1，用來致能該流出電流ISK，以於CK1為高(high)時放電該可變電容166。該可變電容166包含四個電容163_0、163_1、163_2與163_3，用來分別地依據NC[0]、NC[1]、NC[2]、NC[3]，有條件地透過四個開關164_0、164_1、164_2與164_3將電路節點165透過電容接地(shunt the circuit node 165 to ground)。該輸出反相器168作為一反相緩衝器(inverting buffer)，且與該可調反相器167一起使CK3等同於CK1(除了兩者相差一延遲以外)。於一實施例中，該可變電容166之一電容值隨著NC的值而線性地增加。CK1的一低至高(高至低)轉變會使得該可調反相器167，藉由使用該流入(流出)電流ISK(ISC)，透過該第二NMOS(PMOS)電晶體MN2(MP2)放電(充電)該可變電容166，其導致CKI之一高至低(低至高)的轉變。於一實施例中，該流出(流入)電流ISC(ISK)的大小(magnitude)是負向地線性地相依於GC+(GC-)，亦即GC+(GC-)的一正向增加(positive increment)會導致該流出(流入)電流ISC(ISK)之一負向增加(negative increment)。該時間點(亦即CKI因應CK1之該低至高(高至低)轉變而著手結束(takes to finish)該高至低(低至高)轉變)是線性地相依於在該電路節點的一全部電容值，但負向地線性地相依於該流入(流出)電流ISK(ISC)之大小。由於該可變電容之電容值是線性地相依於 NC之值，以及流出(流入)電流ISC(ISK)的大小是負向地線性地相依於GC+(GC-)，該時間點(亦即該中間時脈CKI著手結束該轉變)是近似地線性地相依於NC，並線性地相依於GC。因此，數位控制時序調整電路160有效地具現了式(1)。
該校正電路180基於STE與NC之間的一關聯性(correlation)輸出GC。於一實施例中，GC是依據如下式所述的一適應性操作的演算法(algorithm of adaption)而被建立： 上式中，μ是一適應性操作常數(adaption constant)，是於適應性操作之前的值，是於適應性操作之後的值。圖2所繪示之校正電路200包含：一電荷幫浦210，用來接收STE，其如前所述般包含UP與DN，該電荷幫浦210也用來依據一共模回授電壓VCMFB輸出一中間電流訊號I'C；一積分器230，用來經由一單刀雙擲(single-pole-double-throw；SPDT)開關網路220接收該中間電流訊號I'C，並輸出該增益控制訊號GC包含該第一端GC+與該第二端GC-；以及一共模回授網路250，用來輸出該共模回授電壓VCMFB。該校正電路200進一步包含一符號偵測電路(sign detection circuit)260，用來接收NC及輸出一對邏輯訊號POS與NEG，該對邏輯訊號是用來控制SPDT開關網路220。CP 210包含：一電流流出源(current source)211，用來流出一充電電流(charge-up current)I'UP；一電流流入源(current sink)212，用來流入一放電電流(charge-down current)I'DN；一第一開關213，用來於該邏輯訊號UP被確立時，將該充電電流I'UP耦接至一輸出節點215；以及一第二開關214，用來於該邏輯訊號DN確立時，將該放電電流I'DN耦接至該輸出節點215。該輸出節點215介接(interfaces with)並提供該中間電流訊號I'C至該SPDT開關網路220。該符號偵測電路260包含一符號運算器(sign operator)261與一反相器262，當NC為正時，POS被確立而 NEG被解除確立；當NC為負時，POS被解除確立而NEG被確立；當NC為零時，POS與NEG均被解除確立，該二邏輯訊號POS與NEG因此代表了NC之一符號。該SPDT開關網路220包含二開關221與222分別受控於該二邏輯訊號POS與NEG。該積分器230包含：一全差動操作放大器(fully differential operational amplifier)233；以及二電容231與232，其配置是按一負回授拓樸形式。該全差動操作放大器233包含位於左側之二輸入端標示為「+」與「-」，以及包含位於右側之二輸出端標示為「+」與「-」。該二輸入端之電壓分別為VX+與VX-，該二輸出端之電壓分別為GC-與GC+。當NC為正以及POS因此被確立時，若I'C為正(負)，該電容232經由該開關221被I'C充電(放電)，其導致GC+的減少(增加)，從而導致GC的減少(增加)。此外，該中間電流訊號I'C是STE的一電流模式代表，因此，當NC為正(負)時，GC隨著正比於-STE(STE)之一增量而被調整。該校正電路200因此具現了如式(2)所述的功能。
該CM回授網路250包含：二電阻252與253，用來於VX+與VX-之間形成一串聯連接以探知(tap)一共模電壓VCM(亦即執行CM偵測)；以及一操作放大器254，用來於一非反相端(標示為「+」)接收一共模參考電壓VCMR，以及於一反相端(標示為「-」)接收該共模電壓VCM，並輸出一共模回授電壓VCMFB以控制該放電電流I'DN。於一替代實施例中(未顯示於圖)，該共模回授電壓VCMFB控制該充電電流I'UP。無論於何種例子中，該CM回授網路250以一閉迴路的方式來調整該充電幫浦210的一部分，使得VX+與VX-之一平均值會近似於VCMR。共模回授為本領域具有通常知識者所熟知，故在此不予詳述。
於一實施例中，圖1A之MOD 170是由圖3所繪示之調變器300來實現的。調變器300包含：一個捨入操作器(rounding operator)(以round(．)來表示)302；二個延遲單元(以Z-1來表示)304與306；以及三個加總操作器301、303與305。延遲單元304接收一捨入錯誤e1，並輸出一延遲捨入錯誤e1d。加總操作器301加總NMUL與e1d以產生一調變乘數N'MUL。捨入操作器302捨入N'MUL以產生NDIV。加總操作器303將N'MUL減去NDIV以產生e1。加總操作器305 加總NC與NDIV，再減去NMUL以輸出一中間訊號NCNEXT。延遲單元306接收NCNEXT並輸出NC。捨入操作器302、加總操作器301與303、以及延遲單元304構成一一階三角積分調變器(1st order delta-sigma modulator)，藉此NDIV之一平均值等於NMUL。加總操作器305及延遲單元306構成一錯誤累積器(error accumulator)，藉此NC等於NDIV與NMUL之間的差異的累積總合。NDIV與NMUL之間的該差異是該一階三角積分調變器的一瞬時錯誤，也因此是該時脈除頻器150之時脈除頻操作的一錯誤。NC是NDIV與NMUL之間的差異的累積總合，代表該時脈除頻器150之時脈除頻操作的累積錯誤，也因此是CK2的一時序錯誤，藉由使用NC所決定之調整量來調整CK2與CK1之間的時序差異，數位控制時序調整電路160得以修正該時序錯誤。
現在請參閱圖1F。於一替代實施例(未顯示於圖)中，該固定延遲電路161與該數位控制可變延遲電路162被互換(swapped)，因此該數位控制可變延遲電路162被GC與-NC所控制，其中-NC是NC的反相(inversion)。於此替代實施例中，CK3與CK1之間的時序差異被固定，且CK4與CK2之間的時序差異是可變的且被GC與-NC所控制，但電路功能維持不變且式(1)仍會被滿足。
請繼續參閱圖1F。該數位控制可變延遲電路162所屬的電路類別為數位至時間轉換器(digital-to-time converters)，其中一輸出時脈之一時序受控於一數位訊號。該數位控制可變延遲電路162可藉由其它數位至時間轉換器來實現，只要CK3與CK1之間的時序差異仍是線性地相依於NC與GC。
現在，請參閱圖1A。PFD 110僅是一示範性的時序偵測電路，而非實施限制，一替代性的時序偵測電路可被用來取代該電路，只要CK4與CK3之間的時序差異可以被偵測且可適當地被一相關聯的時序誤差訊號(例如STE)來表示。此外，VCO 140僅是一示範性的可控振盪器電路，而非實施限制，一替代性的可控振盪器電路可被用來取代該電路，只要一輸出時脈(例如CK5)可以被產生，且該輸出時脈之頻率可被一控制訊號(例如VCTL)所控制。同樣 地，CP 120與其後的LF 130均只是示範性的實施例(非實施限制)，用來濾波由一前置時序偵測電路(例如PFD 110)所產生的一時序誤差訊號(例如STE)，從而產生一控制訊號(例如VCTL)。一替代性的實施例可被採用，只要該時序誤差訊號可以被濾波成一可控訊號用來控制一後繼的可控振盪器電路(例如VCO 140)。
依據本發明之一實施例，一方法之一流程圖400包含：接收一第一時脈與一時脈乘數(步驟401)；將該時脈乘數調變為一除數，其中該除數之一平均值等於該時脈乘數(步驟402)；依據該時脈乘數與該除數之間的一差異，建立一雜訊消除訊號(步驟403)；依據該雜訊消除訊號與一增益控制訊號，使用一數位控制時序調整電路以從該第一時脈與一第二時脈導出一第三時脈與一第四時脈(步驟404)；藉由偵測該第四時脈與該第三時脈之間的一時序差異，建立一時序誤差訊號(步驟405)；濾波該時序誤差訊號以產生一振盪器控制訊號(步驟406)；依據該振盪器控制訊號，使用一可控振盪器以輸出一第五時脈(步驟407)；依據該除數對該第五時脈進行降頻，以輸出該第二時脈(步驟408)；以及依據該時序誤差訊號與該雜訊消除訊號之間的一關聯性，調整該增益控制訊號(步驟409)。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

Claims (10)

  1. 一種自我校正電路，包含：一數位控制時序調整電路，用來接收一第一時脈與一第二時脈，並用來根據一雜訊消除訊號及一增益控制訊號輸出一第三時脈與一第四時脈；一時序(timing)偵測電路，用來接收該第三時脈與該第四時脈，並用來輸出一時序誤差訊號(timing error signal)；一濾波電路，用來接收該時序誤差訊號並輸出一振盪器控制訊號；一可控振盪器，用來接收該振盪器控制訊號並輸出一第五時脈；一時脈除頻器(clock divider)，用來接收該第五時脈，並用來依據一除數(division factor)輸出該第二時脈；一調變器，用來接收一時脈乘數(clock multiplication factor)並輸出該除數與該雜訊消除訊號，其中該除數之一平均值(mean value)等於該時脈乘數；以及一校正電路，用來接收該時序誤差訊號與該雜訊消除訊號，並用來輸出該增益控制訊號。
  2. 如申請專利範圍第1項所述之自我校正電路，其中該第四時脈與該第三時脈之間的一時序差異等於下列的總合：該第二時脈與該第一時脈之間的一時序差異、該雜訊消除訊號乘以該增益控制訊號、以及一固定時序偏移(timing offset)。
  3. 如申請專利範圍第1項所述之自我校正電路，其中該數位控制時序調整電路包含：一固定延遲電路，用來接收該第二時脈並輸出該第四時脈；以及一數位控制可變延遲電路，用來接收該 第一時脈，並用來依據該雜訊消除訊號與該增益控制訊號輸出該第三時脈。
  4. 如申請專利範圍第3項所述之自我校正電路，其中該數位控制可變延遲電路之一延遲量是線性地相依於該雜訊消除訊號，並線性地相依於該增益控制訊號。
  5. 如申請專利範圍第4項所述之自我校正電路，其中該校正電路包含：一電荷幫浦，用來接收該時序誤差訊號並依據一共模回授電壓輸出一中間(intermediate)電流訊號；一單刀雙擲開關(single-pole-double-throw switch)，受控於該雜訊消除訊號之一符號(sign)；一積分器(integrator)，用來透過該單刀雙擲開關接收該中間電流訊號，並用來輸出該增益控制訊號；以及一共模回授網路，用來於該積分器之一正輸入端接收一第一電壓以及於該積分器之一負輸入端接收一第二電壓，並用來輸出該共模回授電壓，其中該單刀雙擲開關之一第一擲端(first throw)耦接該積分器之該正輸入端，以及該單刀雙擲開關之一第二擲端(second throw)耦接該積分器之該負輸入端。
  6. 如申請專利範圍第5項所述之自我校正電路，其中該積分器包含一個差動操作放大器與二個回授電容。
  7. 如申請專利範圍第6項所述之自我校正電路，其中該單刀雙擲開關用來於該雜訊消除訊號對應一第一符號時，操控該中間電流訊號至該積分器之該正輸入端，該單刀雙擲開關另用來於該雜訊消除訊號對應一第二符號時，操控該中間電流訊號至該積分器之該負輸入端。
  8. 如申請專利範圍第1項所述之自我校正電路，其中該調變器包含一一階三角積分調變器(first order delta-sigma modulator)。
  9. 如申請專利範圍第1項所述之自我校正電路，其中該可控振盪器是一電壓控制振盪器。
  10. 如申請專利範圍第1項所述之自我校正電路，其中該時脈除頻器是一計數器。
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