CN114189249B - 开环小数分频器及时钟系统 - Google Patents

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CN114189249B CN202210131489.0A CN202210131489A CN114189249B CN 114189249 B CN114189249 B CN 114189249B CN 202210131489 A CN202210131489 A CN 202210131489A CN 114189249 B CN114189249 B CN 114189249B
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Abstract

本发明提供一种开环小数分频器，包括调制模块，用于根据小数分频系数产生输出比特位和量化误差，并通过将输出比特位与整数分频系数相加产生分频控制信号；分频模块，连接调制模块的输出端，用于根据分频控制信号在N/N+1分频比之间进行切换，并对输入时钟进行分频输出；数字时间转换器增益校准模块，连接调制模块和分频模块的输出端，用于根据分频时钟及其延迟时钟上升沿或下降沿到来先后产生增益调节量，并根据增益调节量对当前时刻增益进行校准来得到下一时刻增益，以此基于量化误差和下一时刻增益对延迟时钟进行输出控制。通过本发明的开环小数分频器，解决了现有结构中数字时间转换器增益根据PVT的变化而变化，导致设计难度大的问题。

Description

开环小数分频器及时钟系统
技术领域
本发明涉及时钟设计领域，特别是涉及一种开环小数分频器及时钟系统。
背景技术
在很多应用中都需要一种紧凑、低功耗、低抖动、支持多种小数输出频率的时钟系统，这种时钟系统的传统解决方案是采用多个小数PLL（Phase Locked Loop：锁相环）来实现，但是该方案将会消耗很大的功率以及芯片面积。
一种低功耗与低成本的解决方案是采用开环小数分频器，这样，一个整数PLL可以接多个开环小数分频器，从而能够支持多种小数分频时钟。一般的基于DTC（Digital TimeConverter：数字时间转换器）的开环小数分频器结构如图1所示，主要由多模分频器(Multi Modulus Divider：MMD)、数字时间转换器以及∆Σ调制器构成，∆Σ调制器控制多模分频器在N/N+1分频比之间切换，从而使多模分频器的输出时钟的平均分频比为N+α（α为小数分频系数）。
不过，多模分频器的输出时钟抖动很大，必需由∆Σ调制器的量化噪声项控制的数字时间转换器来消除该抖动，但是数字时间转换器的增益随PVT（Process VoltageTemperature：工艺、电压、温度）变换剧烈，这就导致现有结构需要根据PVT的变化来实时调节数字时间转换器的增益，使数字时间转换器的增益需根据PVT的变化而变化，从而增大了设计难度。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种开环小数分频器及时钟系统，用于解决现有开环小数分频器结构中数字时间转换器的增益需根据PVT的变化而变化，导致设计难度大的问题。
为实现上述目的及其他相关目的，本发明提供一种开环小数分频器，所述开环小数分频器包括：调制模块、分频模块及数字时间转换器增益校准模块；
所述调制模块用于根据小数分频系数产生输出比特位和量化误差，并通过将所述输出比特位与整数分频系数相加产生分频控制信号；
所述分频模块连接所述调制模块的输出端，用于根据所述分频控制信号在N/N+1分频比之间进行切换，并对输入时钟进行分频输出；
所述数字时间转换器增益校准模块连接所述调制模块的输出端和所述分频模块的输出端，用于根据分频时钟及其延迟时钟上升沿或下降沿的到来先后产生增益调节量，并根据所述增益调节量对当前时刻的增益进行校准来得到下一时刻的增益，以此基于量化误差和下一时刻的增益对分频时钟和延迟时钟进行延迟控制；
其中，N为整数分频系数，且为大于等于1的正整数。
可选地，所述调制模块包括：∆Σ调制器及第一加法器；
所述∆Σ调制器的输入端接入所述小数分频系数，第一输出端产生所述输出比特位，第二输出端产生所述量化误差；
所述第一加法器的第一输入端接入所述整数分频系数，第二输入端连接所述∆Σ调制器的第一输出端，输出端产生所述分频控制信号。
可选地，所述∆Σ调制器为一阶∆Σ调制器。
可选地，所述分频模块采用多模分频器实现。
可选地，所述数字时间转换器增益校准模块包括：延迟单元、第一数字时间转换器、第二数字时间转换器、鉴相器及数字校准单元；
所述延迟单元连接所述分频模块的输出端，用于将分频时钟延迟一个输入时钟周期并产生所述延迟时钟；
所述第一数字时间转换器连接所述延迟单元的输出端，用于根据第一控制码对所述延迟时钟进行延迟控制并产生输出时钟；
所述第二数字时间转换器连接所述分频模块的输出端，用于根据第二控制码对所述分频时钟进行延迟控制并产生比较时钟；
所述鉴相器连接所述第一数字时间转换器的输出端和所述第二数字时间转换器的输出端，用于比较所述输出时钟和所述比较时钟的上升沿或下降沿的到来先后，并根据比较结果产生增益调节量；
所述数字校准单元连接所述调制模块的输出端和所述鉴相器的输出端，用于根据所述增益调节量对当前时刻的增益进行校准来得到下一时刻的增益，并将量化误差与下一时刻的增益相乘来得到第一控制码，将量化误差与1之和与下一时刻的增益相乘来得到第二控制码。
可选地，所述延迟单元采用D触发器实现；其中，所述D触发器的时钟端接入所述输入时钟，数据端连接所述分频模块的输出端，输出端产生所述延迟时钟。
可选地，所述鉴相器为开关式鉴相器；所述开关式鉴相器采用D触发器实现，其中，所述D触发器的时钟端连接所述第二数字时间转换器的输出端，数据端连接所述第一数字时间转换器的输出端，输出端产生所述增益调节量。
可选地，所述数字校准单元包括数字校准部、第一乘法器及第二乘法器；所述数字校准部连接所述鉴相器的输出端，用于根据最小均方算法得到当前时刻的增益，并根据所述增益调节量对当前时刻的增益进行校准来得到下一时刻的增益；所述第一乘法器的第一输入端连接所述数字校准部的输出端，第二输入端接入所述量化误差，输出端产生所述第一控制码；所述第二乘法器的第一输入端连接所述数字校准部的输出端，第二输入端接入所述量化误差与1之和，输出端产生所述第二控制码。
可选地，所述数字校准单元包括数字校准部、乘法器及第二加法器；所述数字校准部连接所述鉴相器的输出端，用于根据最小均方算法得到当前时刻的增益，并根据所述增益调节量对当前时刻的增益进行校准来得到下一时刻的增益；所述乘法器的第一输入端连接所述数字校准部的输出端，第二输入端接入所述量化误差，输出端连接所述第二加法器的第一输入端并产生所述第一控制码；所述第二加法器的第二输入端连接所述数字校准部的输出端，输出端产生所述第二控制码。
本发明还提供了一种时钟系统，所述时钟系统包括：如上任一项所述的开环小数分频器。
如上所述，本发明的一种开环小数分频器及时钟系统，通过所述调制模块、所述分频模块及所述数字时间转换器增益校准模块的设计，不仅实现了对数字时间转换器增益的实时校准，更在校准环路稳定后，实现了数字时间转换器的增益为一固定值，无需根据PVT的变化而变化，大大简化了设计难度。
附图说明
图1显示为现有开环小数分频器结构的示意图。
图2显示为本发明开环小数分频器的示意图。
图3显示为本发明调制模块中∆Σ调制器的示意图。
图4显示为本发明数字时间转换器增益校准模块中数字时间转换器的延迟部的示意图。
元件标号说明：10调制模块，11∆Σ调制器，12第一加法器，20分频模块，30数字时间转换器增益校准模块，31延迟单元，32第一数字时间转换器，33第二数字时间转换器，34鉴相器，35数字校准单元，351数字校准部，352第一乘法器，353第二乘法器。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2至图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
如图2所示，本实施例提供一种开环小数分频器，所述开环小数分频器包括：调制模块10、分频模块20及数字时间转换器增益校准模块30。
所述调制模块10用于根据小数分频系数α产生输出比特位∆Σout和量化误差eq，并通过将所述输出比特位∆Σout与整数分频系数N相加产生分频控制信号nF；其中，N为大于等于1的正整数。
具体的，所述调制模块10包括：∆Σ调制器11及第一加法器12；所述∆Σ调制器11的输入端接入所述小数分频系数α，第一输出端产生所述输出比特位∆Σout，第二输出端产生所述量化误差eq；所述第一加法器12的第一输入端接入所述整数分频系数N，第二输入端连接所述∆Σ调制器11的第一输出端以接入所述输出比特位∆Σout，输出端产生所述分频控制信号nF。
更具体的，所述∆Σ调制器11为一阶∆Σ调制器；其中，所述一阶∆Σ调制器包括加法器及数字积分器，所述加法器的第一输入端接入所述小数分频系数α，第二输入端连接所述数字积分器输出的最高位，输出端连接所述数字积分器的输入端；所述数字积分器输出的最高位作为所述输出比特位∆Σout，其余低位则作为所述量化误差eq（如图3所示）。
实际应用中，所述∆Σ调制器11的驱动时钟由所述分频模块20的输出时钟提供，所述小数分频系数α可以用M比特的输入控制码决定，如输入控制码的数据位宽为12bit，大小为1024，则所述小数分频系数α=1024/4096，所述输出比特位∆Σout的数据位宽为1bit，所述量化误差eq的数据位宽与所述小数分频系数α的数据位宽一致。
本实施例中，所述加法器将所述小数分频系数α与所述数字积分器输出的最高位（MSB）相减，并将相减后的结果使用所述数字积分器累加并得到最终的输出；其中输出的最高位为输出比特位∆Σout，其余的低位则是量化误差eq。在所述输出比特位∆Σout为“0”时，其与所述整数分频系数N相加后的结果为N，也即所述调制模块10产生的所述分频控制信号nF为N，以此控制所述分频模块20的分频比为N，在所述输出比特位∆Σout为“1”时，其与所述整数分频系数N相加后的结果为N+1，也即所述调制模块10产生的所述分频控制信号nF为N+1，以此控制所述分频模块20的分频比为N+1。
所述分频模块20连接所述调制模块10的输出端，用于根据所述分频控制信号nF在N/N+1分频比之间进行切换，并对输入时钟进行分频输出。
具体的，所述分频模块20采用多模分频器实现。更具体的，所述多模分频器采用N个可编程除2/除3分频器级联形成。
本实施例中，在所述调制模块10输出的所述分频控制信号nF为N时，所述多模分频器的分频比为N；而在所述调制模块10输出的所述分频控制信号nF为N+1时，所述多模分频器的分频比为N+1。
所述数字时间转换器增益校准模块30连接所述调制模块10的输出端和所述分频模块20的输出端，用于根据分频时钟及其延迟时钟上升沿或下降沿的到来先后产生增益调节量，并根据所述增益调节量对当前时刻的增益进行校准来得到下一时刻的增益，以此基于量化误差eq和下一时刻的增益对分频时钟和延迟时钟进行延迟控制。
具体的，所述数字时间转换器增益校准模块30包括：延迟单元31、第一数字时间转换器32、第二数字时间转换器33、鉴相器34及数字校准单元35。
所述延迟单元31连接所述分频模块20的输出端，用于将分频时钟延迟一个输入时钟周期并产生所述延迟时钟。
更具体的，所述延迟单元31采用D触发器实现；其中，所述D触发器的时钟端接入所述输入时钟，数据端连接所述分频模块20的输出端以接入所述分频时钟，输出端产生所述延迟时钟。本实施例中，所述D触发器利用所述输入时钟对所述分频时钟进行采样，以此实现将所述分频时钟延迟一个输入时钟周期。
所述第一数字时间转换器32连接所述延迟单元31的输出端，用于根据第一控制码对所述延迟时钟进行延迟控制并产生输出时钟。
所述第二数字时间转换器33连接所述分频模块20的输出端，用于根据第二控制码对所述分频时钟进行延迟控制并产生比较时钟。
更具体的，所述第一数字时间转换器32和所述第二数字时间转换器33的电路结构完全相同，可采用多个延迟部级联形成，其中，所述延迟部包括PMOS管MP、NMOS管MN及可调电容C，所述PMOS管MP的栅端连接所述NMOS管MN的栅端并接入待输入的时钟，所述PMOS管MP的源端接入工作电压，所述PMOS管MP的漏端连接所述NMOS管MN的漏端及所述可调电容C的一端，所述NMOS管MN的源端接地，所述可调电容C的另一端接地（如图4所示）。实际应用中，所述数字时间转换器也可采用其他结构实现，这对本实施例没有实质影响。本实施例中，通过相应控制码调节相应可调电容的容值，以此来调节相应数字时钟转换器的延迟时间，从而实现对待输入的时钟进行延迟控制。
所述鉴相器34连接所述第一数字时间转换器32的输出端和所述第二数字时间转换器33的输出端，用于比较所述输出时钟和所述比较时钟的上升沿或下降沿的到来先后，并根据比较结果产生增益调节量。
更具体的，所述鉴相器34为开关式鉴相器。所述开关式鉴相器采用D触发器实现；其中，所述D触发器的时钟端连接所述第二数字时间转换器33的输出端以接入所述比较时钟，数据端连接所述第一数字时间转换器32的输出端以接入所述输出时钟，输出端产生所述增益调节量。实际应用中，也可使所述D触发器的时钟端连接所述第一数字时间转换器32的输出端以接入所述输出时钟，数据端连接所述第二数字时间转换器33的输出端以接入所述比较时钟，这对本实施例没有实质影响。
本实施例中，所述开关式鉴相器比较所述输出时钟和所述比较时钟上升沿的到来先后，若所述输出时钟的上升沿滞后于所述比较时钟的上升沿，则所述开关式鉴相器输出的所述增益调节量为“1”，反之，若所述输出时钟的上升沿超前于所述比较时钟的上升沿，则所述开关式鉴相器输出的所述增益调节量为“0”。需要注意的是，此处所述“0”实际上是-1，也即，用“0”表示-1。
所述数字校准单元35连接所述调制模块10的输出端和所述鉴相器34的输出端，用于根据所述增益调节量对当前时刻的增益进行校准来得到下一时刻的增益，并将量化误差与下一时刻的增益相乘来得到第一控制码，将量化误差与1之和与下一时刻的增益相乘来得到第二控制码。
更具体的，一示例中，所述数字校准单元35包括数字校准部351、第一乘法器352及第二乘法器353；所述数字校准部351连接所述鉴相器34的输出端，用于根据最小均方算法（LMS算法）得到当前时刻的增益，并根据所述增益调节量对当前时刻的增益进行校准来得到下一时刻的增益；所述第一乘法器352的第一输入端连接所述数字校准部351的输出端，第二输入端连接所述调制模块10的输出端以接入所述量化误差eq，输出端产生所述第一控制码；所述第二乘法器353的第一输入端连接所述数字校准部351的输出端，第二输入端接入所述量化误差eq与1之和，输出端产生所述第二控制码。
另一示例中，所述数字校准单元35包括数字校准部、乘法器及第二加法器；所述数字校准部连接所述鉴相器的输出端，用于根据最小均方算法得到当前时刻的增益，并根据所述增益调节量对当前时刻的增益进行校准来得到下一时刻的增益；所述乘法器的第一输入端连接所述数字校准部的输出端，第二输入端接入所述量化误差，输出端连接所述第二加法器的第一输入端并产生所述第一控制码；所述第二加法器的第二输入端连接所述数字校准部的输出端，输出端产生所述第二控制码（图中未示出）。
本实施例中，所述数字校准部351产生的下一时刻的增益满足公式KG[k+1]=KG[k]+μe[k]，其中，KG[k+1]为k+1时刻的增益，KG[k]为k时刻的增益，μ为比例系数（一常数），e[k]为k时刻的增益调节量；若所述鉴相器34的输出为“1”，意味着所述第一数字时间转换器32滞后于所述第二数字时间转换器33，那么下一时刻的增益为KG[k+1]=KG[k]+μ，以此得到的第一控制码为eq*KG[k+1]= eq*(KG[k]+μ)，第二控制码为(1+eq)*KG[k+1]= (1+eq)*(KG[k]+μ)，相当于通过增加所述第二控制码来增大所述第二数字时间转换器33的延时；反之，若所述鉴相器34的输出“0”，意味着所述第一数字时间转换器32超前于所述第二数字时间转换器33，那么下一时刻的增益为KG[k+1]=KG[k]-μ，以此得到的第一控制码为eq*KG[k+1]= eq *(KG[k]-μ)，第二控制码为(1+eq)* KG[k+1]=(1+eq)*(KG[k]-μ)，相当于通过降低所述第二控制码来减小所述第二数字时间转换器32的延时。
本方案中，所述第一数字时间转换器32、所述第二数字时间转换器33、所述鉴相器34及所述数字校准单元35构成一闭环实时标准环路，直至校准环路稳定后，所述第一数字时间转换器32和所述第二数字时间转换器33输出的时钟沿对齐；此时，所述第一数字时间转换器32的延迟为Tin+ eq*KG（Tin为输入时钟的周期），所述第二数字时间转换器33的延迟为(1+ eq)*KG，这就意味着Tin=(1+ eq)*KG - eq*KG = KG，通过该公式可以看出，本实施例所述数字校准单元35产生的增益KG为一固定值，其无需根据PVT的变化而变化。
相应的，本实施例还提供一种时钟系统，所述时钟系统包括如上所述的开环小数分频器，以支持多种小数分频时钟。
综上所述，本发明的一种开环小数分频器及时钟系统，通过所述调制模块、所述分频模块及所述数字时间转换器增益校准模块的设计，不仅实现了对数字时间转换器增益的实时校准，更在校准环路稳定后，实现了数字时间转换器的增益为一固定值，无需根据PVT的变化而变化，大大简化了设计难度。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种开环小数分频器，其特征在于，所述开环小数分频器包括：调制模块、分频模块及数字时间转换器增益校准模块；
所述调制模块用于根据小数分频系数产生输出比特位和量化误差，并通过将所述输出比特位与整数分频系数相加产生分频控制信号；
所述分频模块连接所述调制模块的输出端，用于根据所述分频控制信号在N/N+1分频比之间进行切换，并对输入时钟进行分频输出；
所述数字时间转换器增益校准模块连接所述调制模块的输出端和所述分频模块的输出端，用于根据分频时钟及其延迟时钟上升沿或下降沿的到来先后产生增益调节量，并根据所述增益调节量对当前时刻的增益进行校准来得到下一时刻的增益，以此基于量化误差和下一时刻的增益对分频时钟和延迟时钟进行延迟控制；
所述数字时间转换器增益校准模块包括：延迟单元、第一数字时间转换器、第二数字时间转换器、鉴相器及数字校准单元；
所述延迟单元连接所述分频模块的输出端，用于将分频时钟延迟一个输入时钟周期并产生所述延迟时钟；
所述第一数字时间转换器连接所述延迟单元的输出端，用于根据第一控制码对所述延迟时钟进行延迟控制并产生输出时钟；
所述第二数字时间转换器连接所述分频模块的输出端，用于根据第二控制码对所述分频时钟进行延迟控制并产生比较时钟；
所述鉴相器连接所述第一数字时间转换器的输出端和所述第二数字时间转换器的输出端，用于比较所述输出时钟和所述比较时钟的上升沿或下降沿的到来先后，并根据比较结果产生增益调节量；
所述数字校准单元连接所述调制模块的输出端和所述鉴相器的输出端，用于根据所述增益调节量对当前时刻的增益进行校准来得到下一时刻的增益，并将量化误差与下一时刻的增益相乘来得到第一控制码，将量化误差与1之和与下一时刻的增益相乘来得到第二控制码；
其中，N为整数分频系数，且为大于等于1的正整数。
2.根据权利要求1所述的开环小数分频器，其特征在于，所述调制模块包括：∆Σ调制器及第一加法器；
所述∆Σ调制器的输入端接入所述小数分频系数，第一输出端产生所述输出比特位，第二输出端产生所述量化误差；
所述第一加法器的第一输入端接入所述整数分频系数，第二输入端连接所述∆Σ调制器的第一输出端，输出端产生所述分频控制信号。
3.根据权利要求2所述的开环小数分频器，其特征在于，所述∆Σ调制器为一阶∆Σ调制器。
4.根据权利要求1所述的开环小数分频器，其特征在于，所述分频模块采用多模分频器实现。
5.根据权利要求1所述的开环小数分频器，其特征在于，所述延迟单元采用D触发器实现；其中，所述D触发器的时钟端接入所述输入时钟，数据端连接所述分频模块的输出端，输出端产生所述延迟时钟。
6.根据权利要求1所述的开环小数分频器，其特征在于，所述鉴相器为开关式鉴相器；所述开关式鉴相器采用D触发器实现，其中，所述D触发器的时钟端连接所述第二数字时间转换器的输出端，数据端连接所述第一数字时间转换器的输出端，输出端产生所述增益调节量。
7.根据权利要求1所述的开环小数分频器，其特征在于，所述数字校准单元包括数字校准部、第一乘法器及第二乘法器；所述数字校准部连接所述鉴相器的输出端，用于根据最小均方算法得到当前时刻的增益，并根据所述增益调节量对当前时刻的增益进行校准来得到下一时刻的增益；所述第一乘法器的第一输入端连接所述数字校准部的输出端，第二输入端接入所述量化误差，输出端产生所述第一控制码；所述第二乘法器的第一输入端连接所述数字校准部的输出端，第二输入端接入所述量化误差与1之和，输出端产生所述第二控制码。
8.根据权利要求1所述的开环小数分频器，其特征在于，所述数字校准单元包括数字校准部、乘法器及第二加法器；所述数字校准部连接所述鉴相器的输出端，用于根据最小均方算法得到当前时刻的增益，并根据所述增益调节量对当前时刻的增益进行校准来得到下一时刻的增益；所述乘法器的第一输入端连接所述数字校准部的输出端，第二输入端接入所述量化误差，输出端连接所述第二加法器的第一输入端并产生所述第一控制码；所述第二加法器的第二输入端连接所述数字校准部的输出端，输出端产生所述第二控制码。
9.一种时钟系统，其特征在于，所述时钟系统包括：如权利要求1-8任一项所述的开环小数分频器。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114696821B (zh) * 2022-06-02 2022-08-30 绍兴圆方半导体有限公司 基于周期-周期增益校正的开环小数分频器和时钟系统
CN114710154B (zh) * 2022-06-07 2022-08-30 绍兴圆方半导体有限公司 基于时分复用增益校准的开环小数分频器和时钟系统

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1731680A (zh) * 2005-08-12 2006-02-08 曹伟勋 一种直接调制压控震荡器的频率调制器和调制方法
CN102210103A (zh) * 2008-11-14 2011-10-05 美国亚德诺半导体公司 利用σ-δ调制器控制的分频器进行的频率变换
CN102811049A (zh) * 2011-05-30 2012-12-05 三星电子株式会社 片上系统、时间数字转换器、数字锁相环以及温度传感器
CN103001631A (zh) * 2011-09-16 2013-03-27 英飞凌科技奥地利有限公司 小数n锁相环路
CN103814524A (zh) * 2011-08-05 2014-05-21 高通股份有限公司 在反馈环路中具有相位校正的锁相环
CN105553441A (zh) * 2015-08-26 2016-05-04 深圳清华大学研究院 两点调制器及其延迟失配校准电路及相位顺序校准模块
CN106209093A (zh) * 2016-03-02 2016-12-07 北京大学 一种全数字小数分频锁相环结构
CN107528583A (zh) * 2016-06-21 2017-12-29 马维尔国际贸易有限公司 使用采样时间至数字转换器的倍频延迟锁定环路
CN107846217A (zh) * 2016-09-20 2018-03-27 瑞昱半导体股份有限公司 自我校正电路
CN109936361A (zh) * 2019-04-03 2019-06-25 杭州城芯科技有限公司 一种含有pfd/dac量化噪声消除技术的小数分频频率综合器
US10340927B1 (en) * 2017-02-23 2019-07-02 Marvell International Ltd. Digital phase locked loop system
CN110504962A (zh) * 2019-07-17 2019-11-26 晶晨半导体(上海)股份有限公司 数字补偿模拟小数分频锁相环及控制方法
CN112054800A (zh) * 2020-08-03 2020-12-08 博流智能科技（南京）有限公司 数字时间转换方法、数字时间转换器以及数字锁相环
CN113299554A (zh) * 2020-02-24 2021-08-24 微龛(广州)半导体有限公司 一种非对称mosfet及其制造方法以及半导体器件
CN113346906A (zh) * 2020-03-03 2021-09-03 三星电子株式会社 小数n分频锁相环的σ-δ调制量化误差减小技术

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8289086B2 (en) * 2008-04-02 2012-10-16 Qualcomm Atheros, Inc. Fractional and integer PLL architectures
US8860514B2 (en) * 2012-12-21 2014-10-14 Silicon Laboratories Inc. Time-interleaved digital-to-time converter
CN105577180A (zh) * 2015-12-11 2016-05-11 中国航空工业集团公司西安航空计算技术研究所 一种锁相环快速锁定和带宽校准的系统和方法
US9740175B2 (en) * 2016-01-18 2017-08-22 Marvell World Trade Ltd. All-digital phase locked loop (ADPLL) including a digital-to-time converter (DTC) and a sampling time-to-digital converter (TDC)
US10996634B2 (en) * 2018-01-05 2021-05-04 Samsung Electronics Co., Ltd. System and method for fast-converging digital-to-time converter (DTC) gain calibration for DTC-based analog fractional-N phase lock loop (PLL)
SG10201802514RA (en) * 2018-03-27 2019-10-30 Delta Electronics Int’L Singapore Pte Ltd Time-to-digital converter

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1731680A (zh) * 2005-08-12 2006-02-08 曹伟勋 一种直接调制压控震荡器的频率调制器和调制方法
CN102210103A (zh) * 2008-11-14 2011-10-05 美国亚德诺半导体公司 利用σ-δ调制器控制的分频器进行的频率变换
CN102811049A (zh) * 2011-05-30 2012-12-05 三星电子株式会社 片上系统、时间数字转换器、数字锁相环以及温度传感器
CN103814524A (zh) * 2011-08-05 2014-05-21 高通股份有限公司 在反馈环路中具有相位校正的锁相环
CN103001631A (zh) * 2011-09-16 2013-03-27 英飞凌科技奥地利有限公司 小数n锁相环路
CN105553441A (zh) * 2015-08-26 2016-05-04 深圳清华大学研究院 两点调制器及其延迟失配校准电路及相位顺序校准模块
CN106209093A (zh) * 2016-03-02 2016-12-07 北京大学 一种全数字小数分频锁相环结构
CN107528583A (zh) * 2016-06-21 2017-12-29 马维尔国际贸易有限公司 使用采样时间至数字转换器的倍频延迟锁定环路
CN107846217A (zh) * 2016-09-20 2018-03-27 瑞昱半导体股份有限公司 自我校正电路
US10340927B1 (en) * 2017-02-23 2019-07-02 Marvell International Ltd. Digital phase locked loop system
CN109936361A (zh) * 2019-04-03 2019-06-25 杭州城芯科技有限公司 一种含有pfd/dac量化噪声消除技术的小数分频频率综合器
CN110504962A (zh) * 2019-07-17 2019-11-26 晶晨半导体(上海)股份有限公司 数字补偿模拟小数分频锁相环及控制方法
CN113299554A (zh) * 2020-02-24 2021-08-24 微龛(广州)半导体有限公司 一种非对称mosfet及其制造方法以及半导体器件
CN113346906A (zh) * 2020-03-03 2021-09-03 三星电子株式会社 小数n分频锁相环的σ-δ调制量化误差减小技术
CN112054800A (zh) * 2020-08-03 2020-12-08 博流智能科技（南京）有限公司 数字时间转换方法、数字时间转换器以及数字锁相环

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
32.2 A 14nm Analog Sampling Fractional-N PLL with a Digital-to-Time Converter Range-Reduction Technique Achieving 80fs Integrated Jitter and 93fs at Near-Integer Channels;Wanghua Wu;《2021 IEEE International Solid- State Circuits Conference (ISSCC)》;20210303;444-446 *
低抖动紧凑型小数频率合成器关键技术研究;闫成刚;《中国优秀博硕士学位论文全文数据库(博士)信息科技辑》;20210115;I135-140 *
基于DTC的小数型SPLL关键技术研究;石永健;《中国优秀博硕士学位论文全文数据库(硕士)信息科技辑》;20220115;I136-338 *

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