CN105553441A - 两点调制器及其延迟失配校准电路及相位顺序校准模块 - Google Patents
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- 238000000819 phase cycle Methods 0.000 title claims abstract description 35
- 238000001514 detection method Methods 0.000 claims 2
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 12
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 12
- 238000000034 method Methods 0.000 description 12
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 11
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 11
- 238000010586 diagram Methods 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 6
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010295 mobile communication Methods 0.000 description 2
- 230000001105 regulatory effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
- -1 wherein Proteins 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
本发明提供一种延迟失配校准电路，用于对两点调制器的低通支路和高通支路进行延迟匹配。该延迟失配校准电路包括：分频器，用于对振荡器输出的差分信号进行分频，并获得多路时钟信号；相位顺序校准模块，用于对所述多路时钟信号进行相位校准，获得多路校准后的时钟信号；以及并行相位旋转器，用于对所述多路校准后的时钟信号进行选择，获得两路具有恒定相位差的时钟信号。该两路具有恒定相位差的时钟信号分别控制触发所述两点调制器的低通支路和高通支路，使该低通支路和高通支路达到延迟匹配，简化了校准电路的结构，而且提高了延迟分辨率以及输出调制信号的质量。本发明还提供了一种相位顺序校准模块以及具有所述延迟失配校准电路的两点调制器。
Description
技术领域
本发明涉及一种校准电路，尤其涉及一种基于两点调制器的延迟失配校准电路。
背景技术
随着手机系统的快速发展和复杂度的加深，越来越多的人开始利用手机在线欣赏音乐和视频、下载并运行需要后台连网的大型应用程序，人们对高速、可靠的移动网络的需求与日俱增。
虽然3G（3rd-Generation，第三代移动通信技术）数据网络最近已在无线通信领域中取得了重大突破，但仍不能满足终端用户群对信息流的巨大需求。如果说3G将手机互联网从构想变成了现实，那么4G4th-Generation，第四代移动通信技术）就将使手机网络变得更加快速。在不久的将来，LTE（LongTermEvolution,长期演化）及与其配套的WiMAX（WorldwideInteroperabilityforMicrowaveAccess，全球微波互联接入）将成为取代现存3G网络，成为占据手机互联网市场的新技术。多种标准的共存也导致了发射机前端设计的一些障碍，像在模式带宽、动态范围、功耗控制的准确度、变量的均峰值比（Peak-to-averageRatio，PAR）等方面，都需要一个在整个功耗范围上高度线性的调制器。极坐标调制是一个在增加功率放大器平均效率方面很有前途的发射机结构，同时也保证了调制的线性化。图1展示了一个极坐标发射机的模块化框图。开环的极坐标发射器通过控制功率放大器的偏置电流或电源电压，直接对功率放大器的信号振幅进行调制。通过特别的PA设计以及在幅度相位调制支路上采用预失真处理，对AM-AM（AmplitudeModulation-AmplitudeModulation，幅度调制-幅度调制）和AM-PM（AmplitudeModulation-PhaseModulation，幅度调制-相位调制）的非线性进行了必要的补偿，从而使非线性功率放大器能够达到很高的功率放大效率。
然而，极坐标发射器需要采用相位调制，其带宽需求比信道带宽高出一个量级。对于相位开关的方法，高效的宽带相位调制器是基于直接调频（FrequencyModulation，FM）的PLL（PhaseLockedLoop，锁相环）和两点信号注入电路实现的。然而满足噪声/带宽需求的4G无线标准需要很好的频率分辨率、严格的VCO（VoltageControlledOscillator）线性度和PLL两点注入信号之间的精确同步。图2是一个ΔΣ分频合成器，常用于实现相位合成。图2所示结构的ΔΣ调制器处注入调制信号，即为单点调制器，其调制带宽及数据传输率受限于PLL自身的带宽。对基于PLL的调制器，其数据传输率取决于PLL自身的带宽。又由于PLL的带宽受限于稳定性和噪声等问题，要在LTE标准下实现高数据率的调制模式成为现代发射机IC（IntegratedCircuit，集成电路）设计中一项巨大挑战。
更宽的调制带宽可以通过宽带技术来实现，例如相位噪声消除技术、多相位分数型锁相环或具备理想环路滤波器的I型分数锁相环。在带宽受限的分数锁相环中，可以通过数字预补偿滤波器或两点调制获得宽带相位调制。两点调制，即调制信号增加一条高频支路，利用额外的前馈支路来扩展PLL调制器的带宽；而另一种方法则对发射机数据进行预补偿处理。两种实现方式都需要对模拟PLL的动态特性有准确的了解，包括其对工艺、电压和温度（Process,Voltage,Temperature，PVT）变化的敏感度的分析。上述的宽带技术也可以应用于全数字锁相环（AllDigitalPhaseLockedLoop，ADPLL）。ADPLL对于PVT变化的敏感度较低，并且可以进行数字校准。特别是两点调制，其应用于ADPLL能够实现精确的频率合成和宽带相位调制。拥有宽带宽的WCDMA（WidebandCodeDivisionMultipleAccess，宽带码分多址）相位调制技术也已见诸文献；然而，在更宽调制标准（例如WLAN（WirelessLocalAreaNetwork，无线局域网），WiMAX和LTE）下，还未能实现可用的相位调制器。最近，开环相位选择技术——即在一组频率相位差固定的周期信号中动态地选择信号，例如正交信号或环形振荡器的输出信号——能够用于更宽带宽的相位调制的实现。然而相位选择分辨率的限制导致相位量化噪声（PhaseQuantizationNoise，PQN）过大，以致很多无线通讯标准都无法接受。因此，从现有文献可以得知，受限的PLL带宽和量化噪声的影响最终限制了相位调制技术的最大数据传输率。
如图3所示为两点调制器100的结构图，其基本结构为一个锁相环。调制信号分成两路注入锁相环中，使其成为一个相位/频率调制器。如图所示，调制信号经过微分之后，产生两条调制通路：高通支路20和低通支路10。高通支路20实现高通调制。低通支路10实现低通调制。两个调制支路如果完美匹配，则锁相环保持锁定。
在高通支路20和低通支路10上，调制信号的注入时刻需要精细调节，延时的不匹配将会导致调制信号质量的恶化，该问题在高数据率调制中尤其明显。
针对两点调制器中存在的问题，目前较为完整的校准结构是2012年发表于JSSC（JournalofSolid-StateCircuits，固态电路杂志）的一种基于最小二乘法的结构，如图4所示延迟失配校准电路，如图4虚线框图内结构，利用最小二乘法的算法，计算出当前延迟所带来的相位差，然后反方向调节DTC给定的延迟，从而实现延时的校准。最小二乘法算法在电路实现上非常复杂，DTC受PVT影响比较明显，校准过程也比较长。
发明内容
有鉴于此，有必要提供一种结构简单的延迟失配校准电路，以解决上述问题。
本发明提供了一种延迟失配校准电路，用于对一两点调制器的低通支路和高通支路进行延迟匹配，该两点调制器包括一振荡器。该延迟失配校准电路包括：分频器，用于对振荡器输出的差分信号进行分频，并获得多路时钟信号；相位顺序校准模块，用于对所述分频器获得的多路时钟信号进行相位校准，并获得多路具有正确相位顺序的时钟信号；以及并行相位旋转器，包括两个多路选择器，用于对所述多路具有正确相位顺序的时钟信号进行选择，并获得两路具有恒定相位差的时钟信号。该两路具有恒定相位差的时钟信号分别控制触发所述两点调制器的低通支路和高通支路，使该低通支路和高通支路达到延迟匹配。
本发明还提供了一种相位顺序校准模块，应用于一延迟失配校准电路中。该延迟失配校准电路用于对一两点调制器的低通支路和高通支路进行延迟匹配，该两点调制器具有一振荡器，所述延迟失配校准电路包括一分频器，用于对所述振荡器输出的差分信号进行分频，并获得多路时钟信号。所述相位顺序校准模块包括：多个D触发器，用于检测所述分频器获得的多路时钟信号的相位顺序关系；以及多级多路选择器，用于对经过检测的多路时钟信号进行校准。
本发明还提供了一种两点调制器，包括低通支路，高通支路，以及振荡器。所述低通支路具有延迟失配校准电路，该延迟失配校准电路包括：分频器，用于对振荡器输出的差分信号进行分频，并获得多路时钟信号；相位顺序校准模块，用于对所述分频器获得的多路时钟信号进行相位校准，并获得多路具有正确相位顺序的时钟信号；以及并行相位旋转器，包括两个多路选择器，用于对所述多路具有正确相位顺序的时钟信号进行选择，并获得两路具有恒定相位差的时钟信号。该两路具有恒定相位差的时钟信号分别控制触发所述两点调制器的低通支路和高通支路，使该低通支路和高通支路达到延迟匹配。
本发明之基于两点调制器的延迟失配校准电路，通过相位顺序校准模块和并行相位旋转器对高通支路和低通支路的触发时钟信号进行延迟匹配，不但简化了校准电路的结构，而且提高了延迟分辨率以及输出调制信号的质量。
附图说明
图1为现有技术中极坐标发射器的模块化框图。
图2为现有技术中分数型频率合成器的模块化框图。
图3为现有技术中两点调制器的结构图。
图4为现有技术中基于级联ΔΣ调制器和最小二乘法的校准结构的模块化框图。
图5为本发明一实施方式中两点调制器结构的模块化框图。
图6为图5中延迟失配校准电路的模块化框图。
图7为图6中八分频器的模块化框图。
图8为图7中八分频器输出的PG1部分和PG2部分信号的相位顺序。
图9为图7中八分频器输出的G1部分和G2部分信号的相位顺序。
图10为图6中相位顺序校准模块的模块化框图。
图11为具有图6中延迟失配校准电路的两点调制器结构框图。
图12为不同延时下调制信号的EVM曲线图。
主要元件符号说明
| 两点调制器 | 100、200 |
| 低通支路 | 10 |
| 延迟失配校准电路 | 11 |
| 八分频器 | 110 |
| CML二分频器 | 1100 |
| 数字二分频器 | 1101 |
| 相位顺序校准模块 | 111 |
| D触发器 | 1111、117 |
| 相位旋转器 | 112 |
| 多路选择器 | 1112、1120 |
| 分频器 | 113 |
| 加法器 | 114、118 |
| ΔΣ调制器 | 115、116 |
| 高通支路 | 20 |
| 振荡器 | 30 |
| 相位频率鉴别器 | 40 |
| 电荷泵 | 50 |
| 环路滤波器 | 60 |
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
下面将结合附图，对本发明作进一步的详细说明。
请参阅图5，本发明提供了一种两点调制器200。该两点调制器200包括低通支路10、高通支路20及振荡器30，所述振荡器30可以为压控振荡器（VoltageControlledOscillator，VCO）或数控振荡器（DigitalControlledOscillator，DCO）。该低通支路10包括延迟失配校准电路11，相位频率鉴别器（Phase-FrequencyDetector，PFD）40，电荷泵（ChargePump，CP）50，环路滤波器（LoopFilter，LPF）60，调制信号MOD中低频部分的传输路径为延迟失配校准电路11—相位频率鉴别器40—电荷泵50—环路滤波器60—振荡器30。
请参阅图6，延迟失配校准电路11主要包括八分频器110、相位顺序校准模块111以及相位旋转器112。八分频器110对振荡器30输出的差分信号进行八分频，获得十六路低频率时钟信号，相邻两路时钟相位差为振荡器30的半周期。然后采用相位旋转器112获取两路时钟信号：CLK1和CLK2，其中，CLK1输出至锁相环环路，CLK2控制低通支路10调制信号的注入时刻。相位旋转器112包括两个多路选择器1120、加法器114/118、ΔΣ调制器115/116及D触发器117。
如果两个多路选择器1120的控制字之差保持恒定，那么CLK1和CLK2将会保持恒定的相位差，并具有相同的频率。但是在该结构中，多路选择器1120的控制字不一定是恒定不变的。在分数型锁相环中，多路选择器1120的控制字的变化能够起到频率变换的作用，使两个多路选择器1120的控制字同时变换，但是保持恒定的差值，以保证CLK1和CLK2具有恒定的相位差，但CLK1和CLK2的频率和输入信号的频率不同。DLY_FINE为手动控制输入的信号，用于调节CLK1和CLK2的相位差，即相对延时。
CLK1经过一个固定分频比的分频器113，分频器113的输出与参考时钟FREF进行相位比较，然后控制电荷泵50和环路滤波器60，从而使环路达到锁定。CLK2触发一个时序加法器114，这个时序加法器114的输入是分数型锁相环的分数值FRACN和调制信号MOD积分值累加的结果。由于分数型分频器的载波频率在一段时间内保持恒定，因此，分数值FRACN注入的ΔΣ调制器116的触发时钟可以采用低频信号。如图6所示输入为FRACN的ΔΣ调制器116，该ΔΣ调制器116触发时钟为分频器113的输出信号。对于调制信号MOD，由于数据率较高，调制信号MOD变化较快，因此ΔΣ调制器115的触发时钟采用分频器113的输入时钟信号，如图6所示输入为调制信号MOD的ΔΣ调制器115。
图5中高通支路20的调制信号MOD注入时刻取决于锁相环环路中的时钟信号，即与CLK1保持同步。低通支路10调制信号MOD由CLK2控制触发时刻，因此与CLK2保持同步。通过改变多路选择器1120的控制字的差值，就可以改变CLK1和CLK2的相位差，因此就能够精细调节高通支路20和低通支路10的延迟。CLK1和CLK2的相位差最小补偿为振荡器30的半周期，以3.6GHz的振荡器为例，延时的精度可以达到138ps。相比于传统的低数据率两点调制器中的纳秒量级的精度，本发明中的延迟匹配校准电路的精度得到了大幅度的提高，有利于提高输出调制信号FOUT的质量。
在图6中，相位顺序校准模块111的输入信号为十六路低频时钟信号，这十六路时钟是由八分频器110对振荡器30的差分输出信号进行分频所得。为了保留振荡器30半周期这个分辨率信息，采用图7所示的三级二分频器级联的方式实现。第一级和第二级分频器采用CML（CurrentModeLogic，电流模逻辑）二分频器1100，第三级分频器输入时钟频率较低，可采用数字二分频器1101。
由于第二级的两个并行CML二分频器1100并不能区分出输入差分信号的先后关系。同时，第三级的四个并行的数字二分频器1101也不能区分输入差分信号的先后关系，因此该八分频器110输出的十六路时钟信号的相位关系存在十六种可能。图8和图9列出了第二级和第三级相位的各种可能性。
为了保证后续的多路选择器1120能够正常工作，需要使用相位顺序校准模块111对八分频器110的十六路时钟信号进行顺序调整，该相位顺序校准模块111包括多个D触发器1111和多级多路选择器1112，如图10所示。将十六路信号编号，OP1~OP16，分成四组，PG1~PG4。首先第一级校准，PG1的四个相位和PG2的四个相位内插组成顺序正确的八路时钟，只存在两种可能，如图8虚线框所示。可以使用一个D触发器1111来检测一路信号的相位顺序关系，然后通过第一级多路选择器1112进行相位校准，获得八路时钟信号，编号为PP1、PP3、至PP15，设为G1组。同理，PG3和PG4也可以使用一个D触发器1111和多路选择器1112进行相位校准，获得八路时钟信号，编号为PP2、PP4、至PP16，设为G2组。G2组的八路信号需要内插入G1组的八路信号，如图9中的虚线框所示，存在四种可能的顺序，需要采用两个D触发器1111进行一路信号的相位顺序关系检测，并通过第二级多路选择器1112进行相位顺序校准。
实际的延迟失配校准电路11如图11所示，采用两个多路选择器1120，通过手动控制输入的信号DLY_FINE控制CLK1和CLK2的相位差，使高通支路20和低通支路10的延迟匹配。
图12给出了基于延迟失配校准电路11的两点调制器200的系统级仿真曲线a，采用GFSK（GaussFrequencyShiftKeying，高斯频移键控）的调制方式，数据率设定为10Mb/s。横轴为延时控制字，纵轴为数字解调EVM（ErrorVectorMagnitude，误差向量幅度），从图中可以看出，延时不同，调制信号质量也不同，通过调节延时，EVM可以降低至1%以下。
本发明之基于两点调制器的延迟失配校准电路，通过相位顺序校准模块和并行相位旋转器对高通支路和低通支路的触发时钟信号进行延迟匹配，不但简化了校准电路的结构，而且提高了延迟分辨率以及输出调制信号的质量。
本技术领域的普通技术人员应当认识到，以上的实施方式仅是用来说明本发明，而并非用作为对本发明的限定，只要在本发明的实质精神范围之内，对以上实施方式所作的适当改变和变化都落在本发明要求保护的范围之内。
Claims (10)
1.一种延迟失配校准电路，用于对一两点调制器的低通支路和高通支路进行延迟匹配，该两点调制器包括一振荡器，其特征在于，该延迟失配校准电路包括：
分频器，用于对振荡器输出的差分信号进行分频，并获得多路时钟信号；
相位顺序校准模块，用于对所述分频器获得的多路时钟信号进行相位校准，并获得多路具有正确相位顺序的时钟信号；以及
并行相位旋转器，包括两个多路选择器，用于对所述多路具有正确相位顺序的时钟信号进行选择，并获得两路具有恒定相位差的时钟信号；
该两路具有恒定相位差的时钟信号分别控制触发所述两点调制器的低通支路和高通支路，使该低通支路和高通支路达到延迟匹配。
2.如权利要求1所述的延迟失配校准电路，其特征在于，所述分频器为八分频器，该八分频器对所述振荡器输出的差分信号进行八分频，并获得十六路时钟信号。
3.如权利要求1所述的延迟失配校准电路，其特征在于，所述相位顺序校准模块包括多个D触发器以及多级多路选择器，所述多个D触发器用于检测所述多路时钟信号的相位顺序关系，所述多级多路选择器用于对经过检测的多路时钟信号进行校准。
4.如权利要求2所述的延迟失配校准电路，其特征在于，所述八分频器获得的十六路时钟信号中相邻两路时钟信号的相位差为所述振荡器的半周期，所述两路具有恒定相位差的时钟信号的相位差最小也为该振荡器的半周期。
5.一种相位顺序校准模块，应用于一延迟失配校准电路中，该延迟失配校准电路用于对一两点调制器的低通支路和高通支路进行延迟匹配，该两点调制器具有一振荡器，所述延迟失配校准电路包括一分频器，用于对所述振荡器输出的差分信号进行分频，并获得多路时钟信号；其特征在于，所述相位顺序校准模块包括：
多个D触发器，用于检测所述分频器获得的多路时钟信号的相位顺序关系；以及
多级多路选择器，用于对经过检测的多路时钟信号进行校准。
6.如权利要求5所述的相位顺序校准模块，其特征在于，所述分频器为八分频器，该八分频器对所述振荡器输出的差分信号进行八分频，并获得十六路时钟信号；所述多级多路选择器分为第一级多路选择器和第二级多路选择器，所述十六路时钟信号首先由所述多个D触发器进行相位顺序的检测，然后由第一级多路选择器进行相位校准，获得两组具有正确顺序的时钟信号，每组包括八路时钟信号；该两组时钟信号再由所述多个D触发器再一次进行相位顺序检测，然后由第二级多路选择器进行相位校准，获得十六路具有正确顺序的时钟信号。
7.一种两点调制器，包括低通支路，高通支路，以及振荡器，其特征在于，所述低通支路具有延迟失配校准电路，该延迟失配校准电路包括：
分频器，用于对振荡器输出的差分信号进行分频，并获得多路时钟信号；
相位顺序校准模块，用于对所述分频器获得的多路时钟信号进行相位校准，并获得多路具有正确相位顺序的时钟信号；以及
并行相位旋转器，包括两个多路选择器，用于对所述多路具有正确相位顺序的时钟信号进行选择，并获得两路具有恒定相位差的时钟信号；
该两路具有恒定相位差的时钟信号分别控制触发所述两点调制器的低通支路和高通支路，使该低通支路和高通支路达到延迟匹配。
8.如权利要求7所述的两点调制器，其特征在于，所述分频器为八分频器，该八分频器对所述振荡器输出的差分信号进行八分频，并获得十六路时钟信号。
9.如权利要求7所述的两点调制器，其特征在于，所述相位顺序校准模块包括多个D触发器以及多级多路选择器，所述多个D触发器用于检测所述多路时钟信号的相位顺序关系，所述多级多路选择器用于对经过检测的多路时钟信号进行校准。
10.如权利要求8所述的两点调制器，其特征在于，所述八分频器获得的十六路时钟信号中相邻两路时钟信号的相位差为所述振荡器的半周期，所述两路具有恒定相位差的时钟信号的相位差最小也为该振荡器的半周期。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510570212.8A CN105553441A (zh) | 2015-08-26 | 2015-09-10 | 两点调制器及其延迟失配校准电路及相位顺序校准模块 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2015105295102 | 2015-08-26 | ||
| CN201510529510 | 2015-08-26 | ||
| CN201510570212.8A CN105553441A (zh) | 2015-08-26 | 2015-09-10 | 两点调制器及其延迟失配校准电路及相位顺序校准模块 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN105553441A true CN105553441A (zh) | 2016-05-04 |
Family
ID=55832415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510570212.8A Pending CN105553441A (zh) | 2015-08-26 | 2015-09-10 | 两点调制器及其延迟失配校准电路及相位顺序校准模块 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105553441A (zh) |
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