CN114696821B - 基于周期-周期增益校正的开环小数分频器和时钟系统 - Google Patents

基于周期-周期增益校正的开环小数分频器和时钟系统 Download PDF

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Abstract

本发明实施例涉及电子电路领域，公开了一种基于周期‑周期增益校正的开环小数分频器和时钟系统。通过调制模块根据小数分频系数产生输出比特位和量化误差，并将输出比特位与整数分频系数相加产生分频控制信号；分频模块根据分频控制信号在N/N+1分频比之间进行切换，并对输入时钟进行分频输出分频时钟；数字时间转换器根据量化误差对分频时钟进行延迟生成输出时钟；增益校准模块根据输出时钟中相邻时钟周期的差值、以及该相邻时钟周期对应的输出比特位的格式产生增益调节量，并根据增益调节量对当前时刻的增益进行校准来得到下一时刻的增益，以基于下一时刻的量化误差和增益对数字时间转换器进行控制，从而使开环小数分频器的设计难度大大降低。

Description

基于周期-周期增益校正的开环小数分频器和时钟系统
技术领域
本发明实施例涉及电子电路领域，特别涉及一种基于周期-周期增益校正的开环小数分频器和时钟系统。
背景技术
在很多应用中都需要一种紧凑、低功耗、低抖动、支持多种小数输出频率的时钟系统，这种时钟系统的传统解决方案是采用多个小数锁相环（Phase Locked Loop，PLL）来实现，但是该方案将会消耗很大的功率以及芯片面积。
一种低功耗与低成本的解决方案是采用开环小数分频器，这样，一个整数PLL可以接多个开环小数分频器，从而能够支持多种小数分频时钟。一般的基于数字时间转换器的开环小数分频器结构如图1所示，主要由多模分频器 (Multi-Modulus Divider，MMD)、数字时间转换器（Digital Time Converter，DTC）以及ΔΣ调制器构成，ΔΣ调制器控制MMD在N/N+1分频比之间切换，从而使MMD的输出时钟的平均分频比为N+α（N为整数分频系数，α为小数分频系数）。但是，MMD的输出时钟抖动很大，必需由ΔΣ调制器的量化噪声项eq控制的DTC来消除该抖动，但是DTC的增益随工艺、电压、温度（Process Voltage Temperature，PVT）变换剧烈，这就导致现有结构需要根据PVT的变化来实时调节DTC的增益，使DTC的增益需根据PVT的变化而变化，从而增大了设计难度。
发明内容
本发明实施方式的目的在于提供一种基于周期-周期增益校正的开环小数分频器和时钟系统，用于解决现有开环小数分频器结构中DTC的增益需根据PVT的变化而变化，导致设计难度大的问题。
为解决上述技术问题，本发明的实施方式提供了一种基于周期-周期增益校正的开环小数分频器，包括：调制模块、分频模块、数字时间转换器和增益校准模块；
所述调制模块用于根据小数分频系数产生输出比特位和量化误差，并通过将所述输出比特位与整数分频系数相加产生分频控制信号；
所述分频模块连接所述调制模块的输出端，用于根据所述分频控制信号在N/N+1分频比之间进行切换，并对输入时钟进行分频输出分频时钟；
所述数字时间转换器连接所述调制模块的输出端和所述分频模块的输出端，用于根据所述量化误差对所述分频时钟进行延迟生成输出时钟；
所述增益校准模块连接所述数字时间转换器的输出端，用于根据所述输出时钟中相邻时钟周期的差值、以及该相邻时钟周期对应的所述输出比特位的格式产生增益调节量，并根据所述增益调节量对当前时刻的增益进行增益校准来得到下一时刻的增益，以基于下一时刻的量化误差和增益对所述数字时间转换器进行控制；
其中，N为所述整数分频系数，且为大于或等于1的正整数。
本发明的实施方式还提供了一种时钟系统，所述时钟系统包括如上所述的基于周期-周期增益校正的开环小数分频器。
本发明实施方式相对于现有技术而言，通过调制模块根据小数分频系数产生输出比特位和量化误差，并通过将输出比特位与整数分频系数相加产生分频控制信号；分频模块根据分频控制信号在N/N+1分频比之间进行切换，并对输入时钟进行分频输出分频时钟；数字时间转换器根据量化误差对分频时钟进行延迟生成输出时钟；增益校准模块根据输出时钟中相邻时钟周期的差值、以及该相邻时钟周期对应的输出比特位的格式产生增益调节量，并根据增益调节量对当前时刻的增益进行增益校准来得到下一时刻的增益，以基于下一时刻的量化误差和增益对数字时间转换器进行控制。本方案中，数字时间转换器生成的输出时钟中，相邻两个时钟周期的时钟信号的与这两个时钟周期对应的输出比特位的格式以及时间转换器的实际增益相关，因此基于量的正负大小以及输出比特位的格式，可以判断实际增益与目标增益的大小关系，进而生成增益调节量对实际增益进行调节，使其逼近目标增益。该过程不需要考虑DTC的增益需根据PVT的变化而变化，从而使开环小数分频器的设计难度大大降低。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1是现有技术中开环小数分频器结构的示意图；
图2是根据本发明实施方式的基于周期-周期增益校正的开环小数分频器的结构图一；
图3是根据本发明实施方式的调制模块中ΔΣ调制器的示意图；
图4是根据本发明实施方式的数字时间转换器的延迟部的示意图；
图5是根据本发明实施方式的将周期-周期抖动分离成两路输出信号的波形图；
图6是根据本发明实施方式的相位分离模块的结构图；
图7是根据本发明实施方式的比较模块的结构图；
图8是根据本发明实施方式的比较模块的电路结构图一；
图9是根据本发明实施方式的比较模块的电路结构图二；
图10是根据本发明实施方式的数字矫正模块的结构图；
图11是根据本发明实施方式的失配矫正状态机和增益矫正状态机的联合工作流程图；
图12是根据本发明实施方式的基于周期-周期增益校正的开环小数分频器的结构图二；
图13是根据本发明实施方式的基于周期-周期增益校正的开环小数分频器的结构图三。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施方式中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。
本发明的一实施方式涉及一种基于周期-周期增益校正的开环小数分频器，如图2所示，该基于周期-周期增益校正的开环小数分频器包括：调制模块1、分频模块2、数字时间转换器3和增益校准模块4。
调制模块1用于根据小数分频系数α产生输出比特位Y和量化误差eq，并通过将输出比特位Y与整数分频系数N相加产生分频控制信号N+Y。
具体的，调制模块1可包括：ΔΣ调制器11及第一加法器12；ΔΣ调制器11的输入端接入小数分频系数α，第一输出端产生输出比特位Y（也就是ΔΣout），第二输出端产生量化误差eq；第一加法器12的第一输入端接入整数分频系数N，第二输入端连接ΔΣ调制器11的第一输出端以接入输出比特位Y，输出端产生分频控制信号nF。
更具体的，如图3所示，ΔΣ调制器11可为一阶ΔΣ调制器；其中，一阶ΔΣ调制器可包括加法器及数字积分器，加法器的第一输入端接入小数分频系数α，第二输入端连接数字积分器输出的最高位，输出端连接数字积分器的输入端；数字积分器输出的最高位（MSB）作为输出比特位Y（也就是ΔΣout），其余低位（LSB）则作为量化误差eq。
实际应用中，ΔΣ调制器11的驱动时钟可由分频模块2的输出时钟提供，小数分频系数α可以用M比特的输入控制码决定，如输入控制码的数据位宽为12bit，大小为1024，则小数分频系数α=1024/4096，输出比特位Y的数据位宽为1bit，量化误差eq的数据位宽与小数分频系数α的数据位宽一致。
本实施例中，加法器将小数分频系数α与数字积分器输出的最高位MSB相减，并将相减后的结果使用数字积分器累加并得到最终的输出；其中输出的最高位为输出比特位Y，其余的低位则是量化误差eq。在输出比特位Y为“0”时，其与整数分频系数N相加后的结果为N，也即调制模块1产生的分频控制信号nF为N，以此控制分频模块2的分频比为N，在输出比特位Y为“1”时，其与整数分频系数N相加后的结果为N+1，也即调制模块1产生的分频控制信号nF为N+1，以此控制分频模块2的分频比为N+1。
分频模块2连接调制模块1的输出端，用于根据分频控制信号在N/N+1分频比之间进行切换，并对输入时钟ck_in进行分频输出分频时钟ck_mmd。其中，N为整数分频系数，且为大于或等于1的正整数。
具体的，分频模块2可采用多模分频器实现。更具体的，多模分频器可采用N个可编程除2/除3分频器级联形成。
本实施例中，在调制模块1输出的分频控制信号nF为N时，多模分频器的分频比为N；而在调制模块1输出的分频控制信号nF为N+1时，多模分频器的分频比为N+1。
数字时间转换器3连接调制模块1的输出端和分频模块2的输出端，用于根据量化误差eq对分频时钟ck_mmd进行延迟生成输出时钟ck_out。
具体的，数字时间转换器3可采用多个延迟部级联形成。如图4所示，其中，每个延迟部可包括PMOS管MP、NMOS管MN及可调电容C。 PMOS管MP的栅端连接NMOS管MN的栅端并接入待输入的时钟（如上述分频时钟ck_mmd）， PMOS管MP的源端接入工作电压， PMOS管MP的漏端连接NMOS管MN的漏端及可调电容C的一端，NMOS管MN的源端接地，可调电容C的另一端接地。
实际应用中，数字时间转换器3也可采用其他结构实现，这对本实施例没有实质影响。本实施例中，通过相应控制码（如上述量化误差eq）调节相应可调电容C的容值，以此来调节相应数字时钟转换器3的延迟时间，从而实现对待输入的时钟进行延迟控制。
增益校准模块4连接数字时间转换器3的输出端，用于根据输出时钟ck_out中相邻时钟周期的差值、以及该相邻时钟周期对应的输出比特位的格式产生增益调节量Gain_out，并根据增益调节量Gain_out对当前时刻的增益进行增益校准来得到下一时刻的增益，以基于下一时刻的量化误差和增益对数字时间转换器3进行控制。
为方便理解本实施例中增益调节量的产生过程，以下将针对数字时间转换器3的输出时钟ck_out中相邻时钟周期的差值、该相邻时钟周期对应的输出比特位的格式，以及增益调节量Gain_out之间的关系进行原理说明。如图5对所示，为周期-周期抖动分离成两路输出信号的波形图。图5中，分离出的两路输出信号可以为对输出时钟ck_out进行二分频后分离产生的两路差分时钟信号。其中，正差分时钟信号ck_DIV2P和负差分时钟信号ck_DIV2N的时钟信号相位相反，且在同一组的差分时钟周期中，总是正差分时钟信号ck_DIV2P先变为高电平，然后再负差分时钟信号ck_DIV2N变为高电平，且二者的高电平脉冲组成一个脉冲对并对应了输出时钟ck_out中的两个相邻的时钟周期。从上述正、负差分时钟信号中可以截取出很多这样的脉冲对，而根据每个脉冲对所对应的输出比特位Y的不同，可以确定出每个脉冲对的输出比特位的格式。该格式可以确定为脉冲对所对应的输出比特位Y值的组合。例如图5中，ck_DIV2P的第一个高电平脉冲对应的Y=1，ck_DIV2N的第一个高电平脉冲对应的Y=0，因此第一组脉冲对所对应的输出比特位的格式parttern为y10，以此类推，可以确定后面各组脉冲对所对应的输出比特位的格式如图5中所示。
通过对图5中波形图进行分析，确定脉冲对的差值（即脉冲对中两个脉冲的时长差值）、该脉冲对所对应的输出比特位的格式，以及增益调节量Gain_out之间存在如下关系。
△T clk,y00[2n]=offset 当y[2n-1]=0，y[2,]=0时…………………(1)
△T clk,y01[2n] =-(Tin-Gain DTC )+offset 当y[2n-1]=0，y[2,]=1时…………………(2)
△T clk,y10[2n] =+(Tin-Gain DTC )+offset 当y[2n-1]=1，y[2,]=0时…………………(3)
△T clk,y11 [2n]=offset 当y[2n-1]=1，y[2,]=1时…………………(4)
其中，△T clk,y00、△T clk,y01、△T clk,y10、△T clk,y11为输出比特位的格式依次为y00、y01、y10、y11时所对应的脉冲对的差值；offset为脉冲对的失配量对应的真实值，该失配量的产生是由于二分频器中的D型触发器（DFF）的tco（DFF的时钟采样沿降到输出的延迟时间）的失配，以及本方案中后面的积分器的失配，比较器的失调电压等因素所导致的两路差分时钟信号之间的固有失配，在实际应用时应尽量消除该失配量使其等效为0；T in 为输入时钟ck_in的时钟周期；Gain DTC 为数字时间转换器3的实际增益（数字时间转换器通常包括固定延迟和可变延迟两部分，而可变延迟部分是通过量化误差eq和延迟增益的乘积获得，这里的Gain DTC 即为可变延迟部分中的延迟增益）；n代表脉冲对的序数；y[2n-1]为第n个脉冲对中前一个高电平脉冲对应的输出比特位；y[2n]为第n个脉冲对中后一个高电平脉冲对应的输出比特位。
增益调节量Gain_out可根据T in －Gain DTC 后得到的值的正负性确定，而T in －Gain DTC 后得到的值的正负性是基于输出比特位的格式为y10、y11时所对应的脉冲对的差值△T clk,y10、△T clk,y11、以及offset确定；当计算出T in ＞Gain DTC 时，可使增益调节量Gain_out向正方向增大调整，当计算出T in ＜Gain DTC 时，可使增益调节量Gain_out向负方向减小调整，调整后的Gain_out负反馈到数字时间转换器3，从而实现对数字时间转换器3的增益的调整，使其真实增益向目标增益值（T in ）靠近。
基于此，本实施例增益校准模块4根据输出时钟ck_out中相邻时钟周期的差值如上述脉冲对中两高电平脉冲（时长）的差值、以及该脉冲对所对应的输出比特位的格式产生增益调节量Gain_out，利用增益调节量对当前时刻的增益（Gain DTC ）进行负反馈的增益校准来得到下一时刻的增益，以基于下一时刻的量化误差和增益对数字时间转换器3进行控制，从而使输出时钟ck_out满足要求。
具体的，如图2所示，上述增益校准模块4可包括：相位分离模块41、比较模块42和数字矫正模块43。
其中，相位分离模块41的输入端连接数字时间转换器3的输出端和调制模块1的输出端，用于对输出时钟ck_out进行二分频产生正、负差分时钟信号（ck_DIV2P和ck_DIV2N），并对正、负差分时钟信号周期截取得到同一组正、负差分时钟周期中的高电平脉冲，形成脉冲对（正差分时钟周期中的高电平脉冲PUL_UP和负差分时钟周期中的高电平脉冲PUL_DN）；确定脉冲对所对应的输出比特位的格式以及根据脉冲对同步输出采样时钟信号和复位信号。
具体地，如图6所示，相位分离模块41可包括：二分频器411和脉冲选择器412。
二分频器411连接数字时间转换器3的输出端，用于对输出时钟ck_out进行二分频，产生正、负差分时钟信号（ck_DIV2P、ck_DIV2N）。
脉冲选择器412连接二分频器411的输出端和调制模块1的输出端，用于分别对正、负差分时钟信号（ck_DIV2P、ck_DIV2N）进行脉冲周期截取，得到同一组正、负差分时钟信号中的高电平脉冲，形成上述脉冲对；确定脉冲对所对应的输出比特位的格式以及根据脉冲对同步输出采样时钟信号和复位信号。
其中，本实施例中的脉冲对，特指正差分时钟信号的高电平脉冲先于负差分时钟信号的高电平脉冲的脉冲对，这样方便对脉冲对所对应的输出比特位的格式进行标识。当然，在实际应用场景中，脉冲对也可以是替换为负差分时钟信号的高电平脉冲先于正差分时钟信号的高电平脉冲的脉冲对，只要满足输出比特位的格式是遵循实际高电平脉冲的到来顺序以及固定的正、负差分时钟信号顺序即可。
并且，为了保证相位分离模块41分离产生的脉冲对输入到后续各模块的时序正确，在脉冲选择器412中增加了向后方模块提供输出比特位的格式（pattern）以及采样时钟信号（sample）和复位信号（rst）的功能。这三种信号与当前脉冲对的产生息息相关，用于控制后续各模块对当前产生的脉冲对进行及时处理。
比较模块42的输入端连接相位分离模块41的输出端，用于根据采样时钟信号和复位信号，对脉冲对中的两个高电平脉冲进行比较，确定比较值。
具体地，比较模块42需先对待比较的两个高电平脉冲的电压按时间进行积分，形成两个积分信号（积分电压值），待本次积分操作完成后，基于接收的复位信号对积分电压值释放清零，以备下一次积分操作。积分操作产生的两个积分信号进入到比较过程环节，从而确定出比较值。比较值的大小反映了两个积分信号之间的大小关系，进而反映了上述两个高电平脉冲的大小（时长）关系。而比较过程需在比较模块42接收到采样时钟信号后执行。
具体地，如图7所示，比较模块42可包括：积分器421和比较器422。
积分器421连接脉冲选择器412的输出端，用于根据复位信号分别对脉冲对中的两个高电平脉冲进行电压积分，生成两个积分信号后复位，以进入下一次电压积分过程。
具体地，积分器421对脉冲选择器412输出的脉冲对一直处于积分状态，在每次接收到复位信号rst时，才对当前已积分的积分电压值清零。因此脉冲选择器412通过向积分器421发出复位信号rst就可以控制分别对各脉冲对中的两个高电平脉冲进行单独的电压积分过程。
比较器422连接脉冲选择器412的输出端和积分器421的输出端，用于根据采样时钟信号对两个积分信号进行比较，确定比较值COMP。
具体地，比较器422在每次接收到采样时钟信号sample后使能比较过程，对积分器421输出的两个积分信号进行比较大小，确定出比较值。
在一个具体实现中，积分器421和比较器422的组合电路可为如图8所示的电路结构。
其中，在积分器421中， S1、S2为电流源、C1、C2为电容，K1、K2、K3、K4为开关，offset_out为失配调节量，rst为复位信号。脉冲对的高电平脉冲PUL_UP控制K1闭合，电流源S1向电容C1充电提高P1点的电位，从而产生积分信号INT_UP。脉冲对的高电平脉冲PUL_DN控制K2闭合，电流源S2向电容C2充电提高P2点的电位，从而产生积分信号INT_DN。offset_out通过调节电流源S1和S2的输出电压从而实现对PUL_UP、PUL_DN的失配调节。积分信号INT_UP、INT_DN送至比较器422后，复位信号rst使能控制K3、K4闭合，进而使C1、C2放电，P1、P2点的电位也随之下降到与Vcm相等，从而实现对积分信号INT_UP、INT_DN的复位清零。
在比较器422中，A为前置放大器，B为锁存器。在设计比较器时，采用前置放大器加动态锁存器的结构，可以达到较快的速度，并减小反冲噪声。
在另一个具体实现中，积分器421’（为与图8中的421相区别，图9中的积分器记为421’）和比较器422的组合电路可为如图9所示的电路结构。
其中，在积分器421’中，S3、S4、S5为电流源，K5、K6、K7为开关，C3为电容，offset_out为失配调节量，rst为复位信号。脉冲对的高电平脉冲PUL_UP先控制K5闭合（此时高电平脉冲PUL_DN还未到来，K6断开），电流源S3向电容C3充电提高P3点的电位，从而产生积分信号INT_UP。之后，脉冲对的高电平脉冲PUL_DN到来控制K6闭合（此时高电平PUL_UP结束，K5断开），电流源S5对电容C3放电降低P3点的电位（降低量为PUL_DN所产生的放电电压INT_DN），从而使P3点的电位为两个积分信号差值INT_（UP－DN）。PUL_DN结束后，放电过程也结束。积分信号差值INT_（UP－DN）输入到比较器422，与参考电压Vcm进行比较，确定比较值。offset_out通过调节电流源S4从而实现对PUL_UP、PUL_DN的失配调节。积分信号差值INT_（UP－DN）送至比较器422后，复位信号rst使能控制K7闭合，进而使P3点的电位与Vcm之间产生共模电压。之后，每次再利用PUL_UP对C3充电时，P3点处的起始电位均为该共模电压。这样比较器422输出的比较值即等效为INT_UP与INT_DN之间的比较值。
同样在比较器422中，A为前置放大器，B为锁存器。在设计比较器时，采用前置放大器加动态锁存器的结构，可以达到较快的速度，并减小反冲噪声。
数字矫正模块43的输入端连接比较模块42的输出端和相位分离模块41的输出端，用于根据采样时钟信号、比较值、以及生成比较值的脉冲对所对应的输出比特位的格式产生失配调节量和增益调节量；失配调节量用于对脉冲对进行失配校准。
其中，增益校准和失配校准的目标为比较值的统计平均值向预设中间值收敛。
根据前面图5及对应实施例部分的文字描述可知，比较值、以及生成比较值的脉冲对所对应的输出比特位的格式与失配调节量（针对offset调节所确定的调节量）和增益调节量（针对Gain DTC 调节所确定的调节量）之间存在一定关系，且该关系可根据公式（1）~（4）确定。
当输出比特位的格式为y00、y11时，比较值反映了目前实际的offset与对应目标值（offset的目标值为0，即没有失配）的大小关系。如果该比较值大于0，则表征offset的实际值大于目标值，需提高失配调节量，如果该比较值小于0，则表征offset的实际值小于目标值，需降低失配调节量，并以调整后的失配调节量为负反馈对脉冲对（PUL_UP、PUL_DN）进行失配校准。
当输出比特位的格式为y01、y10时，比较值反映了目前实际的Gain DTC 与对应目标值（Gain DTC 的目标值为输入时钟T in ）的大小关系。在输出比特位的格式为y01的情况下，如果比较值大于0，则表征Gain DTC 的实际值大于目标值，需提高增益调节量；如果该比较值小于0，则表征Gain DTC 的实际值小于目标值，需降低增益调节量。在输出比特位的格式为y10的情况下，如果比较值大于0，则表征Gain DTC 的实际值小于目标值，需降低增益调节量；如果该比较值小于0，则表征Gain DTC 的实际值大于目标值，需提高增益调节量。最后，以调整后的增益调节量为负反馈对数字时间转换器3的增益Gain DTC 进行增益校准。
具体地，如图10所示，数字矫正模块43可包括：输入分离模块431、失配矫正状态机432和增益矫正状态机433。
具体地，输入分离模块431的输入端连接比较器422的输出端和脉冲选择器412的输出端，用于根据采样时钟信号从预设的四种逻辑通路中确定一条与脉冲对所对应的输出比特位的格式匹配的逻辑通路对比较值COMP进行逻辑计算，确定当前脉冲对的失配量或数字时间转换器3的增益的真实值与对应的目标值的大小关系。
其中，本实施例在输入分离模块431中预置了四条逻辑通路分别对应着实际的offset与对应目标值（0）之间的大小关系判断（两种情况），以及实际的Gain DTC 与对应目标值（T in ）的大小关系判断（两种情况）。如图10所示，上面两条逻辑通路对应offset的相关判断，下面两条逻辑通路对应Gain DTC 的相关判断。
在根据采样时钟信号从预设的四种逻辑通路中确定一条与脉冲对所对应的输出比特位的格式匹配的逻辑通路时，实际是将待输入信号（比较值COMP、采样时钟信号sample和输出比特位的格式pattern）同时输入到四条逻辑通路中，只有与输入信号匹配的逻辑通路才会最终输出判断结果，而其他通路则根本无法完成逻辑处理过程。
例如，当比较值COMP为1（高电平脉冲PUL_UP大于高电平脉冲PUL_DN）、采样时钟信号sample为1（使能）、输出比特位的格式pattern为y00时，根据四条逻辑通路中的逻辑计算，只有第一条通路导通，且顺利计算出实际的offset与对应目标值（0）之间的大小关系为1，即实际的offset大于对应目标值。
又例如，当比较值COMP为1（高电平脉冲PUL_UP大于高电平脉冲PUL_DN）、采样时钟信号sample为1（使能）、输出比特位的格式pattern为y01时，根据四条逻辑通路中的逻辑计算，只有第三条通路导通，且顺利计算出实际的Gain DTC 与对应目标值（T in ）之间的大小关系为0，即实际的Gain DTC 小于对应目标值。
失配矫正状态机432的输入端连接输入分离模块431的输出端，用于根据当前脉冲对的失配量的真实值与对应的目标值的大小关系，产生失配调节量。
增益矫正状态机433的输入端连接输入分离模块431的输出端，用于根据当前数字时间转换器3的增益的真实值与对应的目标值的大小关系，产生增益调节量。
具体地，如图11所示，为失配矫正状态机432和增益矫正状态机433的联合工作流程。假设当前状态为offset调节阶段（offset calibration stage），则之后跳转判断当前输出比特位的格式是否为y00或y11（Active_y00||Active_y11）；如果是，则继续跳转判断当前脉冲对的失配量的真实值是否大于对应的目标值（是否Comp_offset＞0）；如果是，则在原有失配调节量的基础上自增，产生新的失配调节量（offset_out++）,如果否，则在原有失配调节量的基础上自减，产生新的失配调节量（offset_out--）。
在跳转判断当前输出比特位的格式是否为y00或y11（Active_y00||Active_y11）之后；如果判断结果为否，则跳转到Gain调节阶段（Gain calibration stage），之后，跳转判断当前输出比特位的格式是否为y01或y10（Active_y01||Active_y10）；如果是，则继续跳转判断当前脉冲对所对应的增益的真实值是否大于对应的目标值（是否Comp_Gain＞0）；如果是，则在原有增益调节量的基础上自增，产生新的增益调节量（Gain_out++）,如果否，则在原有增益调节量的基础上自减，产生新的增益调节量（Gain _out--）。
在跳转判断当前输出比特位的格式是否为y01或y10（Active_y01||Active_y10）之后，如果判断结果为否，则跳转到offset调节阶段（offset calibration stage）。
在基于上述联合工作流程产生增益调节量（Gain_out）后，根据增益调节量对当前时刻的数字时间转换器3的增益进行增益校准可通过以下两种方式实现。
方式一：
如图12所示，增益校准模块4还包括：数模转换器44和线性稳压电源45。
数模转换器44的输入端连接增益矫正状态机433的输出端，用于对增益调节量的数字信号进行数模转换，生成模拟电压信号。
具体地，由于增益矫正状态机433输出的增益调节量为数字信号，需要先通过数模转换器44将数字信号转换成模拟信号，又由于该模拟信号将作为线性稳压电源45的输入参考电压，故该模拟信号也称模拟电压信号。
线性稳压电源45的输入端连接数模转换器44的输出端，用于以模拟电压信号为参考电压信号产生输出电压信号Vdd_dtc，并采用输出电压信号Vdd_dtc为数字时间转换器3供电。
具体地，由于线性稳压电源的输入和输出呈线性关系，数字时间转换器的供电电压和增益之间也呈线性关系，从而可利用线性稳压电源实现对数字时间转换器3的增益的调节，以得到下一时刻的增益，从而基于下一时刻的量化误差和增益对数字时间转换器3进行控制。
方式二：
如图13所示，增益校准模块4还包括：乘法器46。
具体地，乘法器46连接在量化误差eq流向数字时间转换器3的支路上，且乘法器46的第一输入端接入量化误差eq，第二输入端连接增益矫正状态机433的输出端，输出端连接数字时间转换器3，以将增益调节量与当前时刻的增益的乘积作为下一时刻的增益。
具体地，可通过乘法器46直接将增益矫正状态机433输出的增益调节量与当前时刻的增益相乘，得到的乘积作为下一时刻的增益，从而基于下一时刻的量化误差和增益对数字时间转换器3进行控制。
与相关技术比较，本发明实施例通过调制模块根据小数分频系数产生输出比特位和量化误差，并通过将输出比特位与整数分频系数相加产生分频控制信号；分频模块根据分频控制信号在N/N+1分频比之间进行切换，并对输入时钟进行分频输出分频时钟；数字时间转换器根据量化误差对分频时钟进行延迟生成输出时钟；增益校准模块根据输出时钟中相邻时钟周期的差值、以及该相邻时钟周期对应的输出比特位的格式产生增益调节量，并根据增益调节量对当前时刻的增益进行增益校准来得到下一时刻的增益，以基于下一时刻的量化误差和增益对数字时间转换器进行控制。本方案中，数字时间转换器生成的输出时钟中，相邻两个时钟周期的时钟信号的与这两个时钟周期对应的输出比特位的格式以及时间转换器的实际增益相关，因此基于量的正负大小以及输出比特位的格式，可以判断实际增益与目标增益的大小关系，进而生成增益调节量对实际增益进行调节，使其逼近目标增益。该过程不需要考虑DTC的增益需根据PVT的变化而变化，从而使开环小数分频器的设计难度大大降低。
本发明另一实施例涉及一种时钟系统，该时钟系统包括：如上所述实施例中的基于周期-周期增益校正的开环小数分频器。
具体地，该时钟系统可以为内置在终端、服务器等任一设备中的时钟系统。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

Claims (10)

1.一种基于周期-周期增益校正的开环小数分频器，其特征在于，包括：调制模块、分频模块、数字时间转换器和增益校准模块；
所述调制模块用于根据小数分频系数产生输出比特位和量化误差，并通过将所述输出比特位与整数分频系数相加产生分频控制信号；
所述分频模块连接所述调制模块的输出端，用于根据所述分频控制信号在N/N+1分频比之间进行切换，并对输入时钟进行分频输出分频时钟；
所述数字时间转换器连接所述调制模块的输出端和所述分频模块的输出端，用于根据所述量化误差对所述分频时钟进行延迟生成输出时钟；
所述增益校准模块连接所述数字时间转换器的输出端，用于根据所述输出时钟中相邻时钟周期的差值、以及该相邻时钟周期对应的所述输出比特位的格式产生增益调节量，并根据所述增益调节量对当前时刻的增益进行增益校准来得到下一时刻的增益，以基于下一时刻的量化误差和增益对所述数字时间转换器进行控制；
其中，N为所述整数分频系数，且为大于或等于1的正整数；
所述增益校准模块包括：相位分离模块、比较模块和数字矫正模块；
所述相位分离模块的输入端连接所述数字时间转换器的输出端和所述调制模块的输出端，用于对所述输出时钟进行二分频产生正、负差分时钟信号，并对所述正、负差分时钟信号周期截取得到同一组正、负差分时钟周期中的高电平脉冲，形成脉冲对；确定所述脉冲对所对应的所述输出比特位的格式以及根据所述脉冲对同步输出采样时钟信号和复位信号；
所述比较模块的输入端连接所述相位分离模块的输出端，用于根据所述采样时钟信号和复位信号，对所述脉冲对中的两个高电平脉冲进行比较，确定比较值；
所述数字矫正模块的输入端连接所述比较模块的输出端和所述相位分离模块的输出端，用于根据所述采样时钟信号、所述比较值、以及生成所述比较值的所述脉冲对所对应的所述输出比特位的格式产生失配调节量和所述增益调节量；所述失配调节量用于对所述脉冲对进行失配校准；
其中，所述增益校准和所述失配校准的目标为所述比较值的统计平均值向预设中间值收敛。
2.根据权利要求1所述的基于周期-周期增益校正的开环小数分频器，其特征在于，所述调制模块包括：ΔΣ调制器及第一加法器；
所述ΔΣ调制器的输入端接入所述小数分频系数，第一输出端产生所述输出比特位，第二输出端产生所述量化误差；
所述第一加法器的第一输入端接入所述整数分频系数，第二输入端连接所述ΔΣ调制器的第一输出端，输出端产生所述分频控制信号。
3.根据权利要求2所述的基于周期-周期增益校正的开环小数分频器，其特征在于，所述ΔΣ调制器为一阶ΔΣ调制器。
4.根据权利要求1所述的基于周期-周期增益校正的开环小数分频器，其特征在于，所述分频模块采用多模分频器实现。
5.根据权利要求1所述的基于周期-周期增益校正的开环小数分频器，其特征在于，所述相位分离模块，包括：二分频器和脉冲选择器；
所述二分频器连接所述数字时间转换器的输出端，用于对所述输出时钟进行二分频，产生所述正、负差分时钟信号；
所述脉冲选择器连接所述二分频器的输出端和所述调制模块的输出端，用于分别对所述正、负差分时钟信号进行脉冲周期截取，得到同一组正、负差分时钟信号中的高电平脉冲，形成所述脉冲对；确定所述脉冲对所对应的所述输出比特位的格式以及根据所述脉冲对同步输出所述采样时钟信号和复位信号。
6.根据权利要求5所述的基于周期-周期增益校正的开环小数分频器，其特征在于，所述比较模块包括：积分器和比较器；
所述积分器连接所述脉冲选择器的输出端，用于根据所述复位信号分别对所述脉冲对中的两个高电平脉冲进行电压积分，生成两个积分信号后复位，以进入下一次电压积分过程；
所述比较器连接所述脉冲选择器的输出端和所述积分器的输出端，用于根据所述采样时钟信号对所述两个积分信号进行比较，确定所述比较值。
7.根据权利要求6所述的基于周期-周期增益校正的开环小数分频器，其特征在于，所述数字矫正模块包括：输入分离模块、失配矫正状态机和增益矫正状态机；
所述输入分离模块的输入端连接所述比较器的输出端和所述脉冲选择器的输出端，用于根据所述采样时钟信号从预设的四种逻辑通路中确定一条与所述脉冲对所对应的所述输出比特位的格式匹配的逻辑通路对所述比较值进行逻辑计算，确定当前所述脉冲对的失配量或所述数字时间转换器的增益的真实值与对应的目标值的大小关系；
所述失配矫正状态机的输入端连接所述输入分离模块的输出端，用于根据当前所述脉冲对的失配量的真实值与对应的目标值的大小关系，产生所述失配调节量；
所述增益矫正状态机的输入端连接所述输入分离模块的输出端，用于根据当前所述数字时间转换器的增益的真实值与对应的目标值的大小关系，产生所述增益调节量。
8.根据权利要求1-7任一项所述的基于周期-周期增益校正的开环小数分频器，其特征在于，所述增益校准模块还包括：数模转换器和线性稳压电源；
所述数模转换器的输入端连接所述增益矫正状态机的输出端，用于对所述增益调节量的数字信号进行数模转换，生成模拟电压信号；
所述线性稳压电源的输入端连接所述数模转换器的输出端，用于以所述模拟电压信号为参考电压信号产生输出电压信号，并采用所述输出电压信号为所述数字时间转换器供电。
9.根据权利要求1-7任一项所述的基于周期-周期增益校正的开环小数分频器，其特征在于，所述增益校准模块还包括：乘法器；
所述乘法器连接在所述量化误差流向所述数字时间转换器的支路上，且所述乘法器的第一输入端接入所述量化误差，第二输入端连接所述增益矫正状态机的输出端，输出端连接所述数字时间转换器，以将所述增益调节量与当前时刻的增益的乘积作为下一时刻的增益。
10.一种时钟系统，其特征在于，所述时钟系统包括：如权利要求1-9任一项所述的基于周期-周期增益校正的开环小数分频器。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102006059A (zh) * 2010-09-21 2011-04-06 湖北众友科技实业股份有限公司 一种∑△控制的锁相环及其校准电路和校准方法
CN105959003A (zh) * 2016-04-25 2016-09-21 华为技术有限公司 数字分频锁相环
US10090845B1 (en) * 2017-03-28 2018-10-02 Stmicroelectronics International N.V. Fraction-N digital PLL capable of canceling quantization noise from sigma-delta modulator

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004241960A (ja) * 2003-02-05 2004-08-26 Mitsubishi Electric Corp 周波数シンセサイザ
US7127020B2 (en) * 2003-05-09 2006-10-24 Texas Instruments Incorporated Frequency synthesis loop having controlled loop gain
US7012471B2 (en) * 2003-06-27 2006-03-14 Analog Devices, Inc. Gain compensated fractional-N phase lock loop system and method
US8432231B2 (en) * 2010-07-19 2013-04-30 Analog Devices, Inc. Digital phase-locked loop clock system
US9531394B1 (en) * 2015-06-22 2016-12-27 Silicon Laboratories Inc. Calibration of digital-to-time converter
CN107547087B (zh) * 2016-06-29 2020-11-24 澜起科技股份有限公司 用于减少合成的时钟信号的失配的电路和方法
US10996634B2 (en) * 2018-01-05 2021-05-04 Samsung Electronics Co., Ltd. System and method for fast-converging digital-to-time converter (DTC) gain calibration for DTC-based analog fractional-N phase lock loop (PLL)
CN110719100B (zh) * 2019-11-19 2021-04-23 复旦大学 一种分数频全数字锁相环及其控制方法
US10965297B1 (en) * 2020-03-03 2021-03-30 Samsung Electronics Co., Ltd Sigma-delta modulation quantization error reduction technique for fractional-N phase-locked loop (PLL)
CN111900977B (zh) * 2020-07-20 2022-05-06 清华大学 一种对锁相环的数字时间转换器进行快速增益校准的电路
CN114301454A (zh) * 2021-12-30 2022-04-08 思瑞浦微电子科技(上海)有限责任公司 小数分频器、数控振荡器和锁相环电路
CN114189249B (zh) * 2022-02-14 2022-05-17 微龛(广州)半导体有限公司 开环小数分频器及时钟系统

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102006059A (zh) * 2010-09-21 2011-04-06 湖北众友科技实业股份有限公司 一种∑△控制的锁相环及其校准电路和校准方法
CN105959003A (zh) * 2016-04-25 2016-09-21 华为技术有限公司 数字分频锁相环
US10090845B1 (en) * 2017-03-28 2018-10-02 Stmicroelectronics International N.V. Fraction-N digital PLL capable of canceling quantization noise from sigma-delta modulator

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