JP7279033B2 - デュアルパスデジタル時間コンバータ - Google Patents
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Description
本開示の例は一般に電子回路に関し、特に、デュアルパスデジタル時間コンバータ(DTC:digital-to-time converter)に関する。
デジタル位相ロックループ(DPLL: digital phase-locked loop)は、それらのテクノロジポータビリティ(technology portability)、ループ帯域幅のコンフィギュラビリティ(loop bandwidth configurability)、および全体的なシリコンエリアの消費により、周波数シンセサイザにおけるアナログPLLを置換するものとして魅力的になってきている。さらに、周波数シンセサイザのうち、フラクショナルN乗算(fractional-N multiplication)が可能なものは、入力基準周波数および合成出力周波数といったシステムレベルの計画が緩和されるため、好ましい。しかしながら、スプリアスの生成に結びつく量子化ノイズおよび非線形性に関するいくつかの問題によって、さまざまな用途におけるDPLLの使用が制限される。
例において、デジタル時間コンバータ(DTC)は、順に結合される複数の遅延セルを有する遅延チェーン回路を含み、上記遅延チェーン回路は、第1のクロック信号を受け取る第1の入力と、第2のクロック信号を受け取る第2の入力とを含み、上記デジタル時間コンバータはさらに、上記複数の遅延セルに複数の制御信号をそれぞれ提供するよう上記遅延チェーン回路に結合される動的要素マッチング(DEM)コントローラを含む。
第1の遅延パスに第1のクロック信号を結合し、第2の遅延パスに第2のクロック信号を結合することを含み、上記第1および第2の遅延パスの各々は、順に結合される複数の遅延セルを有する遅延チェーン回路によって実現されており、上記方法はさらに、
上記第2の遅延パスに対する上記第1の遅延パスの遅延を調節するよう、上記複数の遅延セルに複数の制御信号を提供することを含む。
上記の特徴が詳細に理解され得るような態様で、そのいくつかが添付の図面において示される例示的な実現例を参照することによって、上で簡潔に概説されたより詳細な記載が提供され得る。しかしながら、添付の図面は、典型的である例示的な実現例のみを示しているので、その範囲を限定するものと考えられるべきではない。
詳細な説明
図を参照して、さまざまな特徴が以下に記載される。なお、これらの図は、尺度決めされて描かれている場合もあり、そうでない場合もある。また、同様の構造または機能の要素は、これらの図の全体にわたって同様の参照番号によって表わされる。なお、図は単に特徴の説明を促進するように意図されている。図は、請求される発明の網羅的な記載として意図されず、または、請求される発明の範囲に対する限定として意図されない。さらに、示される例は、示されるすべての局面または利点を有する必要はない。特定の例に関連して記載される局面または利点は必ずしもその例に限定されず、たとえそのように示されていない場合でも、または、そのように明示的に記載されていない場合でも、任意の他の例において実施され得る。
図5Aは、例に従った遅延セル302を示すブロック図である。遅延セル302は、マルチプレクサ502と、速い遅延回路402と、遅い遅延回路404と、マルチプレクサ504とを含む。マルチプレクサ502は、入力IN1およびIN2と、速い遅延402および遅い遅延404にそれぞれ結合される出力とを含む。マルチプレクサ504は、速い遅延402および遅い遅延404の出力にそれぞれ結合される入力を含む。マルチプレクサ504は出力OUT1およびOUT2を含む。マルチプレクサ502および504は、所与の制御信号Sを受け取る入力を有する。動作において、マルチプレクサ502および504は、入力IN1を出力OUT1に方向付けし、入力IN2を出力OUT2に方向付けする。マルチプレクサ502および504はそれぞれ、Sの値に基づいて、速い遅延402または遅い遅延404のいずれかを通るように入力IN1を方向付けする一方、遅い遅延404または速い遅延402のいずれかを通るように入力IN2を方向付けする。マルチプレクサ502および504は異なる態様で実現され得る。しかしながら、これらのパスは可能な限り対称であることが望ましく、パス同士間のミスマッチが低減される。
一例では、デジタル時間コンバータ(DTC)が提供され得る。そのようなDTCは、順に結合される複数の遅延セルを有する遅延チェーン回路を含み得、上記遅延チェーン回路は、第1のクロック信号を受け取る第1の入力と、第2のクロック信号を受け取る第2の入力とを含み得、上記DTCはさらに、上記複数の遅延セルに複数の制御信号をそれぞれ提供するよう上記遅延チェーン回路に結合される動的要素マッチング(DEM)コントローラを含み得る。
Claims (10)
- デジタル時間コンバータ(DTC)であって、
順に結合される複数の遅延セルを有する遅延チェーン回路を含み、前記遅延チェーン回路は、第1のクロック信号を受け取る第1の入力と、第2のクロック信号を受け取る第2の入力とを含み、前記第1のクロック信号は前記遅延チェーン回路を通る第1のパスを横断し、前記第2のクロック信号は前記遅延チェーン回路を通る第2のパスを横断し、前記遅延セルの各々は、速い遅延を前記第1のパスに加えるとともに遅い遅延を前記第2のパスに加える第1の状態、または、遅い遅延を前記第1のパスに加えるとともに速い遅延を前記第2のパスに加える第2の状態のいずれかを有し、前記デジタル時間コンバータ(DTC)はさらに、
前記複数の遅延セルの各々を前記第1の状態または前記第2の状態のいずれかにセットするために前記複数の遅延セルに複数のロジック制御信号をそれぞれ提供するよう前記遅延チェーン回路に結合される動的要素マッチング(DEM)コントローラを含み、前記DEMコントローラは、制御信号に応答して、前記遅延セルのうちn個が前記第1の状態にあり残りの遅延セルが前記第2の状態にあるように前記複数の遅延セルの状態をセットし、前記デジタル時間コンバータ(DTC)はさらに、
前記遅延チェーン回路の前記第1のパスおよび前記第2のパスの出力に結合され、前記出力に対してバンバン位相検出を行うように構成される位相検出器と、
前記位相検出器の出力に結合され、前記位相検出器の前記出力を累積するように構成されるアキュムレータと、
前記アキュムレータの出力および前記DEMコントローラの入力に結合される較正回路とを含み、前記較正回路は、前記制御信号を受け取る入力を含み、前記較正回路は、前記アキュムレータの前記出力をモニターすることによって、前記制御信号が前記DEMコントローラに供給される前に、前記遅延チェーン回路における電源ノイズおよびミスマッチについて前記制御信号を調節するように構成される、デジタル時間コンバータ(DTC)。 - 前記複数の遅延セルの各々は、第1の遅延回路および第2の遅延回路を含み、前記複数の遅延セルの各々は、前記第1の状態において、前記第1のパスにその第1の遅延回路を結合し、前記第2のパスにその第2の遅延回路を結合するか、または、前記第2の状態において、前記第1のパスにその第2の遅延回路を結合し、前記第2のパスにその第1の遅延回路を結合する、請求項1に記載のDTC。
- 前記複数の遅延セルの各々は、第1のマルチプレクサと、第2のマルチプレクサと、前記第1および第2のマルチプレクサの間に結合される第1および第2の遅延回路とを含む、請求項1に記載のDTC。
- 前記複数の遅延セルの各々の前記第1のマルチプレクサおよび前記第2のマルチプレクサは、複数のトランスミッションゲートを含む、請求項3に記載のDTC。
- 前記複数の遅延セルの各々の前記第1および第2の遅延回路は各々、第1のインバータと、第2のインバータと、前記第1および第2のインバータの間に結合されるスイッチドキャパシタアレイとを含む、請求項3に記載のDTC。
- 前記複数の遅延セルの各々の前記第1のマルチプレクサおよび前記第2のマルチプレクサは、複数のスリーステートインバータを含み、前記複数の遅延セルの各々の前記第1および第2の遅延回路は各々、前記第1および第2のマルチプレクサの間に結合されるスイッチドキャパシタアレイを含む、請求項3に記載のDTC。
- 前記複数の遅延セルの各々は、マルチプレクサと、前記マルチプレクサに結合される第1および第2の遅延回路を含む、請求項1に記載のDTC。
- 前記遅延チェーン回路は、複数の別個の遅延チェーンを含み、前記複数の別個の遅延チェーンの各々は、前記複数の遅延セルの部分を含み、前記DEMコントローラは、前記複数の別個の遅延チェーンにそれぞれ結合される複数の別個のDEMコントローラを含む、請求項1に記載のDTC。
- デジタル時間変換の方法であって、
第1の遅延パスに第1のクロック信号を結合し、第2の遅延パスに第2のクロック信号を結合することを含み、前記第1および第2の遅延パスの各々は、順に結合される複数の遅延セルを有する遅延チェーン回路によって実現されており、前記遅延セルの各々は、速い遅延を前記第1の遅延パスに加えるとともに遅い遅延を前記第2の遅延パスに加える第1の状態、または、遅い遅延を前記第1の遅延パスに加えるとともに速い遅延を前記第2の遅延パスに加える第2の状態のいずれかを有し、前記方法はさらに、
動的要素マッチング(DEM)コントローラが、前記複数の遅延セルの各々を前記第1の状態または前記第2の状態のいずれかにセットするために前記複数の遅延セルに複数のロジック制御信号を提供することを含み、前記DEMコントローラは、制御信号に応答して、前記遅延セルのうちn個が前記第1の状態にあり残りの遅延セルが前記第2の状態にあるように前記複数の遅延セルの状態をセットし、前記方法はさらに、
前記遅延チェーン回路の前記第1および第2の遅延パスの出力を位相検出器に結合することを含み、前記位相検出器は、前記出力に対してバンバン位相検出を行なうように構成され、前記方法はさらに、
前記位相検出器の出力をアキュムレータに結合することを含み、前記アキュムレータは前記位相検出器の前記出力を累積するように構成され、前記方法はさらに、
前記アキュムレータの出力および前記DEMコントローラの入力を較正回路に結合することを含み、前記較正回路は、前記制御信号を受け取る入力を含み、前記較正回路は、前記アキュムレータの前記出力をモニターすることによって、前記制御信号が前記DEMコントローラに供給される前に、前記遅延チェーン回路における電源ノイズおよびミスマッチについて前記制御信号を調節するように構成される、方法。 - 前記複数の遅延セルの各々は、第1の遅延回路および第2の遅延回路を含み、前記複数の遅延セルの各々は、前記第1の状態において、前記第1の遅延パスにその第1の遅延回路を結合し、前記第2の遅延パスにその第2の遅延回路を結合するか、または、前記第2の状態において、前記第1の遅延パスにその第2の遅延回路を結合し、前記第2の遅延パスにその第1の遅延回路を結合する、請求項9に記載の方法。
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