KR102614643B1 - 이중-경로 디지털-시간 변환기 - Google Patents

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Abstract

예시적인 디지털-시간 변환기(DTC)(102)는, 순차적으로 커플링된 복수의 지연 셀들(302)을 갖는 지연 체인 회로(301) ― 지연 체인 회로는 제1 클록 신호를 수신하기 위한 제1 입력(Fref) 및 제2 클록 신호를 수신하기 위한 제2 입력(FDCO)을 포함함 ―; 및 복수의 제어 신호들을 복수의 지연 셀들에 각각 제공하도록 지연 체인 회로에 커플링된 DEM 제어기(310)를 포함한다.

Description

이중-경로 디지털-시간 변환기
본 개시내용의 예들은 일반적으로 전자 회로들에 관한 것으로 더 상세하게는 이중-경로 디지털-시간 변환기(DTC)에 관한 것이다.
디지털 위상-고정 루프(DPLL)들은 그들의 기술 이식성(portability), 루프 대역폭 구성가능성, 및 전체 실리콘 영역 소비로 인해 주파수 합성기들에서 아날로그 PLL들에 대한 대체물들로서 매력적이다. 게다가, 주파수 합성기들 중에서, 입력 기준 주파수 및 합성된 출력 주파수와 같은 완화된 시스템 레벨 계획으로 인해, 프랙셔널-N(fractional-N) 곱셈이 가능한 주파수 합성기들이 선호된다. 그러나, 양자화 잡음 및 비-선형성에 관한 수 개의 문제들(이는 스퓨리어스(spurious) 생성을 유발함)은 다양한 애플리케이션들에서 DPLL들의 사용을 제한한다.
프랙셔널 연산에 관한 문제가 발생하는 경우는 근정수 채널(near-integer channel)들이 요구될 때이며, 여기서 필터링되지 않은 스퓨리어스 톤들은 PLL 루프 대역폭 내에 있을 수 있다. 더 중요한 스퓨리어스 톤들의 소스는 위상 검출기에 존재한다. 역사적으로, DPLL에서, 프랙셔널 위상 검출기는 인버터 엘리먼트들(지연)에 의해 입력 및 출력 신호들 사이의 위상 차이를 양자화시킬 수 있는 시간-디지털 변환기(TDC)에 의해 구현된다. TDC에서 인버터 엘리먼트들의 제한된 분해능 및 비-선형성은 스퓨리어스 톤들을 금지하는 것을 초래할 수 있다.
최근에, 위상 검출의 분해능은 신호들 중 하나(입력 또는 출력 주파수 중 어느 하나)를 훨씬 더 정확하게 지연시키는 디지털-시간 변환기(DTC)의 사용에 의해 개선되었다. 그러나, 종래의 DTC는 신호들 중 하나에만 적용되어, 스퓨리어스 톤 생성을 회피하기 위해 잠재적으로 넓은 영역 및 전력 소비를 갖는 매우 복잡한 교정 로직의 사용을 요구한다. 설령 그렇더라도, 전력 공급부 상의 잡음 및 동적 미스매치들은 용이하게 교정될 수 없으며, 매우 빈번하게, 위상 측정 결과들이 시뮬레이팅된 것보다 더 나쁘다.
일 예에서, 디지털-시간 변환기(DTC)는, 순차적으로 커플링된 복수의 지연 셀들을 갖는 지연 체인 회로 ― 지연 체인 회로는 제1 클록 신호를 수신하기 위한 제1 입력 및 제2 클록 신호를 수신하기 위한 제2 입력을 포함함 ―; 및 복수의 제어 신호들을 복수의 지연 셀들에 각각 제공하도록 지연 체인 회로에 커플링된 동적 엘리먼트 매칭(DEM) 제어기를 포함한다.
다른 예에서, 디지털 위상-고정 루프(DPLL)는, 클록 신호를 생성하도록 구성된 디지털 제어 발진기(DCO); 및 DCO의 출력에 커플링된 제1 입력 및 기준 클록 신호를 수신하도록 구성된 제2 입력을 갖는 디지털-시간 변환기(DTC)를 포함한다. DTC는, 순차적으로 커플링된 복수의 지연 셀들을 갖는 지연 체인 회로 ― 지연 체인 회로는 기준 클록 신호를 수신하기 위한 제1 입력 및 클록 신호를 수신하기 위한 제2 입력을 포함함 ―; 및 복수의 제어 신호들을 복수의 지연 셀들에 각각 제공하도록 지연 체인 회로에 커플링된 DEM 제어기를 포함한다.
다른 예에서, 디지털-시간 변환 방법은, 제1 클록 신호를 제1 지연 경로에 커플링시키고 제2 클록 신호를 제2 지연 경로에 커플링시키는 단계 ― 제1 지연 경로 및 제2 지연 경로 각각은 순차적으로 커플링된 복수의 지연 셀들을 갖는 지연 체인 회로에 의해 구현됨 ―; 제2 지연 경로에 대한 제1 지연 경로의 지연을 조정하기 위해 복수의 제어 신호들을 복수의 지연 셀들에 제공하는 단계를 포함한다.
이들 및 다른 양상들은 다음의 상세한 설명을 참조하여 이해될 수 있다.
위에서 언급된 특징들이 상세히 이해될 수 있는 방식으로, 위에서 간략하게 요약된 더 구체적인 설명이 예시적인 구현들을 참조하여 이루어질 수 있으며, 그 예시적인 구현들 중 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들이 통상적인 예시적인 구현들만을 예시하는 것이므로, 그 구현들의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 한다.
도 1a는 일 예에 따른 디지털 위상-고정 루프(DPLL)를 묘사한 블록 다이어그램이다.
도 1b는 다른 예에 따른 DPLL을 묘사한 블록 다이어그램이다.
도 2a는 단일-경로 DTC의 전달 함수를 예시한 그래프이다.
도 2b는 이중-경로 DTC의 전달 함수를 예시한 그래프이다.
도 3은 일 예에 따른 DTC를 묘사한 블록 다이어그램이다.
도 4는 일 예에 따른 DTC의 지연 셀들을 묘사한 블록 다이어그램이다.
도 5a 내지 도 5c는 상이한 예들에 따른 지연 셀의 블록 다이어그램들을 묘사한다.
도 6a 및 도 6b는 예들에 따른 멀티플렉서들을 묘사한 개략적인 다이어그램들이다.
도 7a 및 도 7b는 예들에 따른 지연 회로들을 묘사한 개략적인 다이어그램들이다.
도 8은 다른 예에 따른 DTC를 묘사한 블록 다이어그램이다.
도 9는, 본 명세서에 설명되는 이중-경로 DTC가 사용될 수 있는 필드 프로그래밍가능 게이트 어레이(FPGA)를 묘사한 블록 다이어그램이다.
이해를 용이하게 하기 위하여, 도면들에 공통적인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 일 예의 엘리먼트들이 다른 예들에 유리하게 통합될 수 있다는 것이 고려된다.
다양한 특징들이 도면들을 참조하여 아래에서 설명된다. 도면들이 실척대로 도시될 수 있거나 또는 도시되지 않을 수 있으며, 유사한 구조들 또는 기능들의 엘리먼트들이 도면들 전반에 걸쳐 유사한 참조 번호들에 의해 표현됨을 유의해야 한다. 도면들이 특징들의 설명을 용이하게 하기 위해서만 의도되는 것임을 유의해야 한다. 그들은 청구된 발명의 완전한 설명 또는 청구된 발명의 범위에 대한 제한으로 의도되지 않는다. 부가적으로, 예시된 예는 도시된 모든 양상들 또는 이점들을 가질 필요는 없다. 특정한 예와 함께 설명된 양상 또는 이점은 반드시 그 예로 제한되지는 않으며, 그렇게 예시되지 않거나 또는 그렇게 명시적으로 설명되지 않더라도 임의의 다른 예들에서 실시될 수 있다.
이중-경로 디지털-시간 변환기(DTC)를 제공하기 위한 기법들이 설명된다. 일 예에서, DTC는 순차적으로 커플링된 복수의 지연 셀들을 갖는 지연 체인 회로를 포함한다. 지연 체인 회로는 기준 클록 신호를 수신하기 위한 제1 입력 및 합성된 고주파수 클록 신호를 수신하기 위한 제2 입력을 포함한다. DTC는 복수의 제어 신호들을 복수의 지연 셀들에 각각 제공하도록 지연 체인 회로에 커플링된 동적 엘리먼트 매칭(DEM) 제어기를 더 포함한다. 지연 체인은 빠른 경로 및 느린 경로를 제공하고, 이는 제어 신호들에 의해 디지털적으로 선택된다. 이들 및 다른 양상들은 다음의 설명 및 도면들을 참조하여 이해될 수 있다.
도 1a는 일 예에 따른 디지털 위상-고정 루프(DPLL)(100A)를 묘사한 블록 다이어그램이다. DPLL(100A)은 디지털-시간 변환기(DTC)(102), 루프 필터(104), 디지털 제어 발진기(DCO)(106), 및 분주기(divider)(108)를 포함한다. DTC(102)의 제1 입력은 기준 클록 신호()를 수신하고, DTC(102)의 제2 입력은 분주기(108)의 출력에 커플링되며, DTC(102)의 제3 입력은 디지털 신호()를 수신한다. DTC(102)의 출력은 루프 필터(104)의 입력에 커플링된다. 루프 필터(104)의 출력은 DCO(106)의 입력에 커플링된다. DCO(106)의 출력은 분주기(108)의 제1 입력에 커플링된다. 분주기(108)의 제2 입력은 디지털 신호(N)를 수신한다. 디지털 신호들( 및 N) 각각은 다수의 비트들의 폭을 가지며, 그에 의해 제공된 코드들은 및 N으로 각각 지칭된다.
동작 시에, DCO(106)는 클록 신호()를 생성한다. 분주기(108)는 코드 N으로 클록 신호()를 분주한다. DTC(102)는, 코드()에 기반하여 기준 클록 신호() 및 분주된 클록 신호()에 약간 상이한 지연들을 적용하는 이중-경로 DTC이다. DTC(102)는 하나의 신호에 대한 절대 지연보다는 2개의 입력 신호들( 및 분주된 ) 사이의 상대적인 지연을 제공한다. 상대적인 지연은 아래에서 추가로 설명되는 바와 같이 양 또는 음일 수 있다. 동일한 총 지연이 원하는 출력 지연과 독립적으로 구현되고, 중점에 중심설정되어, 코드()의 중심에 대한 대칭을 활용하므로, DTC(102)는 코드-의존 비-선형성을 회피한다. DTC(102)는 위상 에러를 표현하는 디지털 신호()를 출력한다. 루프 필터(104)는 디지털 신호()를 필터링하고 디지털 신호(OTW)를 생성한다. 디지털 신호(OTW)는 DCO(106)의 발진 주파수 및 그에 따른 클록 신호()의 주파수를 제어한다.
도 1b는 다른 예에 따른 DPLL(100B)을 묘사한 블록 다이어그램이다. DPLL(100B)은 누산기(110), 가산기(109), 루프 필터(112), DCO(116), DTC(102), 및 누산기(114)를 포함한다. 누산기(110)의 입력은 디지털 신호(FCW)를 수신한다. 누산기(110)의 출력은 가산기(109)의 제1 입력에 커플링된다. 가산기(109)의 제2 입력은 누산기(114)의 출력에 커플링된다. 가산기(109)의 제3 입력은 DTC(102)의 출력에 커플링된다. 가산기(109)의 출력은 루프 필터(112)의 입력에 커플링된다. 루프 필터(112)의 출력은 DCO(116)의 입력에 커플링된다. DCO(116)의 출력은 DTC(102)의 제1 입력에 커플링된다. DTC의 제2 입력은 기준 클록 신호()를 수신한다. DCO(116)의 출력은 또한 누산기(114)의 클록 입력에 커플링된다. 누산기(114)의 다른 입력은 "1"의 값을 제공하는 디지털 신호를 수신한다.
동작 시에, DCO(106)는 클록 신호()를 생성한다. DCT(102)는, 디지털 신호()를 생성하기 위해 기준 클록 신호() 및 클록 신호()에 기반하여 위에서 설명된 바와 같이 동작하는 이중-경로 DTC이다. 누산기(110)는 매 클록 사이클마다 코드(FCW)를 누산한다. 가산기(109)는 FCW - RV - 를 컴퓨팅하고 디지털 신호()를 출력한다. 루프 필터(112)는 디지털 신호()를 필터링하고 디지털 신호(OTW)를 생성하며, 그 디지털 신호(OTW)는 DCO(116)의 발진 주파수를 제어한다. 누산기(114)는 클록 신호()에 기반하여 증분되는 카운터로서 동작한다. 누산기(114)는, 누산기(114)의 누산된 값을 포함하는 디지털 신호(RV)를 출력한다. 따라서, DTC(102)는 분주기-기반 DPLL(예컨대, DPLL(100A)) 또는 카운터-기반 DPLL(예컨대, DPLL(100B)) 둘 모두에서 사용될 수 있다.
DTC(102)의 장점은 원점에 중심설정된 전달 함수이다. 도 2a는 입력 클록 신호들 중 하나에 절대 지연을 제공하는 단일-경로 DTC의 전달 함수(202)를 예시한 그래프이다. 각각, x-축은 DTC 코드를 표현하고, y-축은 제1 입력과 제2 입력 사이에 부가된 상대적인 지연을 표현한다. 전달 함수(202)는 비-제로 y-절편을 포함한다. 추가로, 공급 잡음은 양 또는 음의 방향 중 어느 하나로 전달 함수의 기울기를 변경시킬 수 있다. 단일-경로 DTC는 전력 공급 잡음에 매우 의존하며, 이는 전력 공급 지터 주입을 겪는다.
도 2b는 이중-경로 DTC(102)의 전달 함수(204)를 예시한 그래프이다. x-축은 DTC 코드를 표현하고, y-축은 출력에서의 변환기 시간을 표현한다. 전달 함수(204)는 원점을 통과한다. 원점에 대한 전달 함수(204)의 대칭성은 출력에 대한 전력 공급 잡음의 효과를 감소시킨다. DTC(102)에서, 잡음이 입력 클록 신호들 둘 모두에 동등하게 영향을 주므로, 공급 잡음에 대한 상대적인 지연은 매우 작다.
도 3은 일 예에 따른 DTC(300)를 묘사한 블록 다이어그램이다. DTC(300)는 이중-경로 지연 체인(301) 및 제어 회로부(350)를 포함한다. 이중-경로 지연 체인(301)은 지연 셀들(3021...302M)(일반적으로, 지연 셀들(302) 또는 지연 셀(302)로 지칭됨)을 포함한다. 지연 셀(302M)의 입력들은 기준 클록 신호(Fref) 및 DCO 출력 신호(FDCO)를 수신한다. 지연 셀들(302M...3021)은 연속적으로 출력-입력 커플링된다. 지연 셀(3021)의 출력들은 이진 위상 검출기(BPD)(304)의 입력들에 커플링될 수 있다. 제어 회로부(350)는 이진 위상 검출기(BPD)(304), 누산기(306), 교정 회로(308), 및 동적 엘리먼트 매칭(DEM) 제어기(310)를 포함한다. 지연 셀(3021)의 출력들은 BPD(304)의 입력들에 커플링된다. BPD(304)의 출력은 누산기(306)의 입력에 커플링된다. 누산기(306)의 출력은 교정 회로(308)의 제1 입력에 커플링된다. 교정 회로(308)의 제2 입력은 디지털 신호(SCTRL)를 수신한다. 교정 회로(308)의 출력은 DEM 제어기(310)의 입력에 커플링된다. DEM 제어기(310)의 출력들은 지연 셀들(302M...3021)의 부가적인 입력들에 각각 커플링된다.
DTC(300)는 위에서 설명된, DPLL(100A) 또는 DPLL(100B)의 DTC(102)로서 사용될 수 있다. 그러한 경우, Fref는 신호()이고, FDCO는 분주된 클록 신호() 또는 클록 신호()이고, SCTRL는 신호()이며, BB_out는 또는 이다. DTC(300)는 또한 다른 타입들의 DPLL들, 이를테면 디지털-아날로그 변환기(DAC)-기반 DPLL들에서 사용될 수 있다.
동작 시에, 클록 신호(Fref)는 지연 셀들(302)을 통해 제1 경로(3051)("기준 경로"로 지칭됨)를 횡단하고, 클록 신호(FDCO)는 지연 셀들(302)을 통해 제2 경로(3052)("DCO 경로"로 지칭됨)를 횡단한다. 지연 셀들(302) 각각은 2개의 상태들 중 하나를 가지며: (1) 제1 상태에서, 빠른 지연이 기준 경로에 부가되고, 느린 지연이 DCO 경로에 부가된다; 또는 (2) 제2 상태에서, 느린 지연이 기준 경로에 부가되고, 빠른 지연이 DCO 경로에 부가된다. 각각의 지연 셀(302)의 상태는 DEM 제어기(310)에 의해 출력된 로직 신호에 의해 결정된다. DEM 제어기(310)는 제1 상태에서 n개의 지연 셀들(302)을 세팅할 수 있어서, M-n개의 지연 셀들(302)이 제2 상태에 있는 것을 초래하며, 여기서 n은 제로와 M 사이(제로와 M을 포함)에 있다. 지연 체인(301)은 지연 셀들(302)에 본질적으로 영향을 주는 미스매치들 및 잡음을 감소시켜, 입력 클록 신호들이 그들 사이의 보다 로버스트한(robust) 상대적 시간 차이(Δt)를 위한 유사한 지연 변조를 강제로 경험하게 한다. 반대 방향으로의, 실제 입력 위상 차이와 매칭시키기 위해 프랙셔널-N 연산에 대해 요구되는 지연 차이의 변조는, 입력 클록 신호들 각각이 겪는 빠른/느린 지연들의 수에 의해 정의된다. 입력 클록 신호들 각각에 적용된 절대 지연들은 관련이 없어서, 최대 기준 주파수에만 영향을 준다. 지연 체인(301)의 출력에서의 시간 차이는, 정확한 DTC 이득이 제공되면, (예컨대, 수십 펨토-초의 범위 내의) 기준 경로와 DCO 경로 사이의 차이에 의해 정의되는 DTC 분해능 내에 항상 존재할 것이다.
지연 체인(301)의 출력은, 디지털 신호(BB_out)를 생성하기 위해 뱅뱅(bang-bang) 위상 검출기로서 동작할 수 있는 BPD(304)에 커플링된다. 누산기(306)는 BPD(304)의 출력을 누산하도록 동작한다. 교정 회로(308)는 누산기(306)의 출력 및 신호(SCTRL) 둘 모두를 수신한다. 신호(SCTRL)는 입력 클록 신호들 사이의 선택된 시간 차이를 세팅한다. 예컨대, 신호(SCTRL)는 클록 신호들 사이의 시간 차이를 제로를 향해 이끌도록 세팅될 수 있다. 교정 회로(308)는 BPD(304)의 누산된 출력을 모니터링하고, 지연 체인(301)에서의 공급 잡음 및 미스매치들을 보상하기 위해 SCTRL 신호를 조정한다. DEM 제어기(310)는 지연 셀들(302)에 대한 개별 제어 신호들을 생성하는 온도계 디코더 등일 수 있다.
도 4는 일 예에 따른 DTC(300)의 지연 셀들(302)을 묘사한 블록 다이어그램이다. 지연 셀들(302M...3021)은 지연 회로들(402M...4021)(일반적으로, 지연 회로들(402) 또는 지연 회로(402)로 지칭됨)을 각각 포함한다. 지연 셀들(302M...3021)은 또한 지연 회로들(404M...4041)(일반적으로, 지연 회로들(404) 또는 지연 회로(404)로 지칭됨)을 각각 포함한다. 각각의 지연 회로(402)는 의 시간 지연을 제공하고, 각각의 지연 회로(404)는 의 시간 지연을 제공하며, 여기서 는 보다 작다(즉, 은 빠른 지연이고, 은 느린 지연임). 지연 회로들(402M...4021)은 또한, 그 지연 회로들과 연관된 비-선형성을 표현하는 시간 지연들()을 각각 포함한다. 유사하게, 지연 회로들(404M...4041)은 또한, 그 지연 회로들과 연관된 비-선형성을 표현하는 시간 지연들()을 각각 포함한다. 지연 회로들(402M...4021)은 또한, 그 지연 회로들과 연관된 상관되지 않은 잡음을 표현하는 시간 지연들()을 각각 포함한다. 지연 회로들(404M...4041)은 또한, 그 지연 회로들과 연관된 상관되지 않은 잡음을 표현하는 시간 지연들()을 각각 포함한다. 공급 전압(VDD)은 지연 셀들(302) 각각에 커플링된다.
도 4의 아키텍처를 고려하면, 제어 코드(S)(여기서, S는 정수임)에 기반하여 입력 클록 신호들 둘 모두가 경험할 시간 지연들은 다음과 같이 표현될 수 있으며:
여기서, TREF는 기준 경로에 의해 제공되는 총 시간 지연이고, TDCO는 DCO 경로에 의해 제공되는 총 지연이다. 지연 체인(301)의 출력의 시간-차이는 다음과 같으며:
여기서, S는 0과 M 사이의 정수이다.
도 5a는 일 예에 따른 지연 셀(302)을 묘사한 블록 다이어그램이다. 지연 셀(302)은 멀티플렉서(502), 빠른 지연 회로(402), 느린 지연 회로(404), 및 멀티플렉서(504)를 포함한다. 멀티플렉서(502)는 빠른 지연(402) 및 느린 지연(404)에 각각 커플링된 입력들(IN 1 및 IN 2) 및 출력들을 포함한다. 멀티플렉서(504)는 빠른 지연(402) 및 느린 지연(404)의 출력들에 각각 커플링된 입력들을 포함한다. 멀티플렉서(504)는 출력들(OUT 1 및 OUT 2)을 포함한다. 멀티플렉서들(502 및 504)은 주어진 제어 신호(S)를 수신하는 입력들을 갖는다. 동작 시에, 멀티플렉서들(502 및 504)은 입력(IN 1)을 출력(OUT 1)으로 그리고 입력(IN 2)을 출력(OUT 2)으로 지향시킨다. 멀티플렉서들(502 및 504)은 S의 값에 기반하여, 각각, 빠른 지연(402) 또는 느린 지연(404) 중 어느 하나를 통해 입력(IN 1)을 지향시키면서, 느린 지연(404) 또는 빠른 지연(402) 중 어느 하나를 통해 입력(IN 2)을 지향시킨다. 멀티플렉서들(502 및 504)은 상이한 방식들로 구현될 수 있다. 그러나, 경로들이 가능한 대칭적이어서 경로들 사이의 미스매치를 감소시키는 것이 바람직하다.
도 5b는 다른 예에 따른 지연 셀(302A)을 묘사한 블록 다이어그램이다. 지연 셀(302A)은 위의 도 5a에서 설명된 지연 셀(302)의 대안적인 구현이다. 지연 셀(302A)에서, 멀티플렉서(504)는 생략된다. 도 5c는 또 다른 예에 따른 지연 셀(302B)을 묘사한 블록 다이어그램이다. 지연 셀(302B)은 위의 도 5a에서 설명된 지연 셀(302)의 대안적인 구현이다. 지연 셀(302B)에서, 멀티플렉서(502)는 생략된다. 따라서, 위에서 설명된 지연 셀(302)은 입력 및 출력 멀티플렉서들 둘 모두(도 5a), 오직 입력 멀티플렉서만(도 5b), 또는 오직 출력 멀티플렉서만(도 5c)을 이용하여 구현될 수 있다. 각각의 지연 셀(302)에서의 단일 멀티플렉서만의 경우들에서, BPD(304)는 지연 셀들(302)에 의해 수행된 "플립들"의 수의 패리티를 표시하는 신호를 DEM 제어기(310)로부터 수신할 수 있다. 홀수의 플립들(홀수 패리티)가 존재했다면, BPD(304)는 그의 출력을 반전시킬 수 있다. 짝수의 플립들(짝수 패리티)가 존재했다면, BPD(304)는 그의 출력을 반전시키지 않을 수 있다.
도 6a는 일 예에 따른 멀티플렉서(600A)를 묘사한 개략적인 다이어그램이다. 멀티플렉서(600A)는 각각의 지연 셀(302)의 멀티플렉서들(502 및 504)을 구현할 수 있다. 멀티플렉서(600A)는 송신 게이트들(602, 604, 606, 및 608)을 포함한다. 송신 게이트들(604 및 608)의 입력들은 제1 입력(I1)에 커플링되고, 송신 게이트들(602 및 606)의 입력들은 제2 입력(I2)에 커플링된다. 송신 게이트들(602 및 604)의 출력들은 출력(O1)에 커플링되고, 송신 게이트들(606 및 608)의 출력들은 출력(O2)에 커플링된다. 제어 신호(S)는 송신 게이트들(602 및 608)의 트루(true) 제어 단자들 및 송신 게이트들(604 및 606)의 컴플리먼트(complement) 제어 단자들에 커플링된다. 제어 신호(S)의 컴플리먼트는 송신 게이트들(602 및 608)의 컴플리먼트 제어 단자들 및 송신 게이트들(604 및 606)의 트루 제어 단자들에 커플링된다. 송신 게이트들(602...608)의 사용은 기준 및 DCO 경로들 둘 모두에 대한 동일한 지연 및 부하를 보장한다. 내부 송신 게이트들(604 및 606)은 S=0의 경우 활성이고, 출력 송신 게이트들(602 및 608)은 S=1인 경우 활성이다.
도 7a는 일 예에 따른 지연 회로(700A)를 묘사한 개략적인 다이어그램이다. 지연 회로(700A)는 빠른 지연 회로(402) 또는 느린 지연 회로(404)를 구현할 수 있다. 지연 회로(700A)는 인버터(702), 스위치형 커패시터 어레이(704), 및 인버터(706)를 포함한다. 인버터(702)의 입력은 입력(IN)에 커플링된다. 인버터(702)의 출력은 스위치형 커패시터 어레이(704)에 커플링된다. 인버터(706)의 입력은 스위치형 커패시터 어레이(704)에 커플링된다. 인버터(706)의 출력은 출력(OUT)에 커플링된다. 스위치형 커패시터 어레이(704)는 인버터들(702 및 706) 사이에 커플링된다. 동작 시에, 인버터(702)는 신호 복원 뿐만 아니라 입력 멀티플렉서의 송신 게이트들로부터의 버퍼링 및 격리를 제공한다. 인버터(706)는 출력 멀티플렉서의 송신 게이트들의 버퍼링 및 격리를 제공한다. 스위치형 커패시터 어레이(704)는 복수의 금속 산화물 반도체(MOS) 커패시터들(7101...710N)(여기서, N은 1보다 큰 정수임) 및 복수의 인버터들(7081...708N)을 포함한다. 인버터들(708)의 출력들은 MOS 커패시터들(710)의 제1 단자들에 커플링된다. MOS 커패시터들(710)의 제2 단자들은 인버터들(702 및 706) 사이의 노드에 커플링된다. 인버터들(708)의 입력들은 스위치형 커패시터 어레이(704)의 전체 커패시턴스를 결정하는 제어 신호들(PN...P1)을 수신한다. 신호들(PN...P1)은 DEM 제어기(310)에 의해 생성될 수 있다. 지연은 Gm/C에 의해 주어지며, 여기서 Gm은 인버터(702)의 트랜스컨덕턴스이고, C는 스위치형 커패시터 어레이(704)의 커패시턴스이다. 빠른 지연을 구현하기 위해, 제어 신호들(PN...P1)은 최소의 커패시턴스를 제공하기 위해 모든 MOS 커패시터들을 오프(OFF)로 제어할 수 있다. 느린 지연을 구현하기 위해, 제어 신호들(PN...P1)은 PVT 조건들에 기반하여 결정될 수 있는 특정한 커패시턴스를 제공하기 위해 MOS 커패시터들 중 하나 이상을 온(ON)이 되도록 제어할 수 있다.
도 6a 및 도 7a는 DTC(300)의 지연 체인(301)에서 사용될 수 있는 멀티플렉서(600A) 및 지연 회로(700A)의 일 예를 도시한다. 다른 예에서, 송신 게이트들(602...608)은 3-상태 인버터(three-state inverter)들로 대체될 수 있다. 도 6b는 송신 게이트들(602...608)을 대체하는 3-상태 인버터들(610...616)을 갖는 멀티플렉서(600B)를 도시한다. 도 7b는 지연 회로(700B)를 도시하며, 여기서 지연 셀의 인버터들(702 및 706)이 생략된다. 또 다른 예에서, 인버터들(702 및 706)은 개개의 입력 및 출력 멀티플렉서들의 대향 측들 상에 배치될 수 있다. 즉, 인버터(702)는 입력 멀티플렉서의 입력 측에 배치될 수 있고, 인버터(706)는 출력 멀티플렉서의 출력 측에 배치될 수 있다.
도 8은 다른 예에 따른 DTC(800)를 묘사한 블록 다이어그램이다. 본 예에서, DTC(800)의 지연 체인은 별개의 지연 체인들(8021, 8022, 및 8023)로 분할된다. 유사하게, DEM 제어기는 별개의 DEM 제어기들(8061, 8062, 및 8063)로 분할된다. 유사하게, 교정 회로는 별개의 교정 회로들(8081, 8082, 및 8083)로 분할된다. 지연 체인(8021)의 출력은 지연 체인(8022)의 입력 및 누산기(8041)의 입력에 커플링된다. 누산기(8041)의 출력은 교정 회로(8081)의 입력에 커플링된다. 교정 회로(8081)의 출력은 DEM 제어기(8061)의 입력에 커플링된다. 지연 체인(8022)의 출력은 지연 체인(8023)의 입력 및 누산기(8042)의 입력에 커플링된다. 누산기(8042)의 출력은 교정 회로(8082)의 입력에 커플링된다. 교정 회로(8082)의 출력은 DEM 제어기(8062)의 입력에 커플링된다. 지연 체인(8023)의 출력은 누산기(8043)의 입력에 커플링된다. 누산기(8043)의 출력은 교정 회로(8083)의 입력에 커플링된다. 교정 회로(8083)의 출력은 DEM 제어기(8063)의 입력에 커플링된다. 교정 회로들(8081, 8082, 및 8083)의 입력들은 대략적인, 중간 정도의 대략적인, 및 정밀한 제어 신호들을 수신한다.
본 예에서, 이중-경로 DTC는 상이한 분해능들을 갖는 유닛-가중 블록들로 세그먼트화된다. 정렬을 위해 신호 에지들을 중심설정함으로써 이중-경로 DTC가 동작한다는 사실로 인해, 각각의 세그먼트의 입력 범위는 이전의 세그먼트의 +/- 0.5의 최하위 비트(LSB)이어서, 엘리먼트들의 수를 기하급수적으로 감소시킨다. 큰 동적 범위 및 울트라-파인(ultra-fin) 분해능은 유닛들의 수의 일부로 획득될 수 있다.
위의 예들에서 설명된 이중-경로 DTC는 집적 회로, 이를테면 필드 프로그래밍가능 게이트 어레이(FPGA) 또는 유사한 타입의 프로그래밍가능 회로 내에 구현될 수 있다. 도 9는, 멀티-기가비트 트랜시버("MGT")들(1), 구성가능한 로직 블록("CLB")들(2), 랜덤 액세스 메모리 블록("BRAM")들(3), 입력/출력 블록("IOB")들(4), 구성 및 클록킹 로직("CONFIG/CLOCKS")(5), 디지털 신호 프로세싱 블록("DSP")들(6), 특수화된 입력/출력 블록들("I/O")(7)(예컨대, 구성 포트들 및 클록 포트들), 및 다른 프로그래밍가능 로직(8), 이를테면 디지털 클록 관리자들, 아날로그-디지털 변환기들, 시스템 모니터링 로직 등을 포함하는 많은 수의 상이한 프로그래밍가능 타일들을 포함하는 FPGA(900)의 아키텍처를 예시한다. 일부 FPGA들은 또한, 전용 프로세서 블록들("PROC")(10)을 포함한다. FPGA(900)는 위의 임의의 예에 따라 구성될 수 있는 이중-경로 DTC(902)의 하나 이상의 인스턴스들을 포함할 수 있다.
일부 FPGA들에서, 각각의 프로그래밍가능 타일은 도 9의 최상부에 포함된 예들에 의해 도시된 바와 같이, 동일한 타일 내의 프로그래밍가능 로직 엘리먼트의 입력 및 출력 단자들(20)에 대한 연결들을 갖는 적어도 하나의 프로그래밍가능 상호연결 엘리먼트("INT")(11)를 포함할 수 있다. 각각의 프로그래밍가능 상호연결 엘리먼트(11)는 또한, 동일한 타일 또는 다른 타일(들)에서 인접한 프로그래밍가능 상호연결 엘리먼트(들)의 세그먼트들(22)을 상호연결시키기 위한 연결들을 포함할 수 있다. 각각의 프로그래밍가능 상호연결 엘리먼트(11)는 또한, 로직 블록들(도시되지 않음) 사이에서 일반적인 라우팅 리소스들의 세그먼트들(24)을 상호연결시키기 위한 연결들을 포함할 수 있다. 일반적인 라우팅 리소스들은, 상호연결 세그먼트들(예컨대, 상호연결 세그먼트들(24))의 트랙들을 포함하는 로직 블록들(도시되지 않음)과 상호연결 세그먼트들을 연결시키기 위한 스위치 블록들(도시되지 않음) 사이의 라우팅 채널들을 포함할 수 있다. 일반적인 라우팅 리소스들의 상호연결 세그먼트들(예컨대, 상호연결 세그먼트들(24))은 하나 이상의 로직 블록들에 걸쳐 있을 수 있다. 일반적인 라우팅 리소스들과 함께 취해진 프로그래밍가능 상호연결 엘리먼트들(11)은 예시된 FPGA에 대한 프로그래밍가능 상호연결 구조("프로그래밍가능 상호연결")를 구현한다.
예시적인 구현에서, CLB(2)는, 사용자 로직 플러스 단일 프로그래밍가능 상호연결 엘리먼트("INT")(11)를 구현하도록 프로그래밍될 수 있는 구성가능한 로직 엘리먼트("CLE")(12)를 포함할 수 있다. BRAM(3)은 하나 이상의 프로그래밍가능 상호연결 엘리먼트들에 부가하여 BRAM 로직 엘리먼트("BRL")(13)를 포함할 수 있다. 통상적으로, 타일에 포함된 상호연결 엘리먼트들의 수는 타일의 높이에 의존한다. 도시된 예에서, BRAM 타일은 5개의 CLB들과 동일한 높이를 갖지만, 다른 수들(예컨대, 4)이 또한 사용될 수 있다. DSP 타일(6)은 적절한 수의 프로그래밍가능 상호연결 엘리먼트들에 부가하여 DSP 로직 엘리먼트("DSPL")(14)를 포함할 수 있다. IOB(4)는, 예컨대, 프로그래밍가능 상호연결 엘리먼트(11)의 하나의 인스턴스에 부가하여 입력/출력 로직 엘리먼트("IOL")(15)의 2개의 인스턴스들을 포함할 수 있다. 당업자들에게 자명할 바와 같이, 예컨대, I/O 로직 엘리먼트(15)에 연결된 실제 I/O 패드들은 통상적으로, 입력/출력 로직 엘리먼트(15)의 영역으로 한정되지 않는다.
도시된 예에서, (도 9에 도시된) 다이의 중심 근방의 수평 영역은 구성, 클록 및 다른 제어 로직에 대해 사용된다. 이러한 수평 영역 또는 열(column)로부터 연장되는 수직 열들(9)은 FPGA의 폭에 걸쳐 클록들 및 구성 신호들을 분배하는 데 사용된다.
도 9에 예시된 아키텍처를 이용하는 일부 FPGA들은 FPGA의 많은 부분을 구성하는 규칙적인 열 구조를 방해하는 부가적인 로직 블록들을 포함한다. 부가적인 로직 블록들은 프로그래밍가능 블록들 및/또는 전용 로직일 수 있다. 예컨대, 프로세서 블록(10)은 CLB들 및 BRAM들의 수개의 열들에 걸쳐 있다. 프로세서 블록(10)은 단일 마이크로프로세서로부터 마이크로프로세서(들), 메모리 제어기들, 주변기기들 등의 완전한 프로그래밍가능 프로세싱 시스템에 이르는 다양한 컴포넌트들을 포함할 수 있다.
도 9가 예시적인 FPGA 아키텍처만을 예시하도록 의도됨을 유의한다. 예컨대, 행 내의 로직 블록들의 수, 행들의 상대적인 폭, 행들의 수 및 순서, 행들에 포함된 로직 블록들의 타입들, 로직 블록들의 상대적인 사이즈들, 및 도 9의 최상부에 포함된 상호연결/로직 구현들은 순수하게 예시적이다. 예컨대, 실제 FPGA에서, CLB들이 등장하는 곳마다, 사용자 로직의 효율적인 구현을 용이하게 하기 위해 CLB들의 1개 초과의 인접한 행이 통상적으로 포함되지만, 인접한 CLB 행들의 수는 FPGA의 전체 사이즈에 따라 변한다.
비제한적인 예들의 리스팅이 아래에서 제공된다.
일 예에서, 디지털-시간 변환기(DTC)가 제공될 수 있다. 그러한 DTC는, 순차적으로 커플링된 복수의 지연 셀들을 갖는 지연 체인 회로 ― 지연 체인 회로는 제1 클록 신호를 수신하기 위한 제1 입력 및 제2 클록 신호를 수신하기 위한 제2 입력을 포함함 ―; 및 복수의 제어 신호들을 복수의 지연 셀들에 각각 제공하도록 지연 체인 회로에 커플링된 동적 엘리먼트 매칭(DEM) 제어기를 포함할 수 있다.
그러한 DTC는, 지연 체인 회로의 출력에 커플링된 위상 검출기; 위상 검출기의 출력에 커플링된 누산기; 및 누산기의 출력 및 DEM 제어기의 입력에 커플링된 교정 회로를 더 포함할 수 있으며, 교정 회로는 제어 신호를 수신하기 위한 입력을 포함한다.
일부 그러한 DTC에서, 복수의 지연 셀들 각각은 제1 지연 회로 및 제2 지연 회로를 포함할 수 있으며, 여기서 지연 체인 회로는 복수의 지연 셀들을 통한 제1 경로 및 복수의 지연 셀들을 통한 제2 경로를 포함할 수 있고, 복수의 지연 셀들 각각은 복수의 제어 신호들의 개개의 제어 신호에 기반하여, 자신의 제1 지연 회로를 제1 경로에 그리고 자신의 제2 지연 회로를 제2 경로에 커플링시키거나, 또는 자신의 제2 지연 회로를 제1 경로에 그리고 자신의 제1 지연 회로를 제2 경로에 커플링시킨다.
일부 그러한 DTC에서, 복수의 지연 셀들 각각은 제1 멀티플렉서, 제2 멀티플렉서, 및 제1 멀티플렉서와 제2 멀티플렉서 사이에 커플링된 제1 지연 회로 및 제2 지연 회로를 포함할 수 있다.
일부 그러한 DTC에서, 복수의 지연 셀들의 각각의 지연 셀의 제1 멀티플렉서 및 제2 멀티플렉서는 복수의 송신 게이트들을 포함할 수 있다.
일부 그러한 DTC에서, 복수의 지연 셀들의 각각의 지연 셀의 제1 지연 회로 및 제2 지연 회로는 각각, 제1 인버터, 제2 인버터, 및 제1 인버터와 제2 인버터 사이에 커플링된 스위치형 커패시터 어레이를 포함한다.
일부 그러한 DTC에서, 복수의 지연 셀들의 각각의 지연 셀의 제1 멀티플렉서 및 제2 멀티플렉서는 복수의 3-상태 인버터들을 포함할 수 있으며, 여기서 복수의 지연 셀들의 각각의 지연 셀의 제1 지연 회로 및 제2 지연 회로는 각각, 제1 멀티플렉서와 제2 멀티플렉서 사이에 커플링된 스위치형 커패시터 어레이를 포함한다.
일부 그러한 DTC에서, 복수의 지연 셀들 각각은 멀티플렉서, 및 멀티플렉서에 커플링된 제1 지연 회로 및 제2 지연 회로를 포함할 수 있다.
일부 그러한 DTC에서, 지연 체인 회로는 복수의 별개의 지연 체인들을 포함할 수 있으며, 복수의 별개의 지연 체인들 각각은 복수의 지연 셀들 중 일부를 포함할 수 있고, DEM 제어기는 복수의 별개의 지연 체인들에 각각 커플링된 복수의 별개의 DEM 제어기들을 포함할 수 있다.
다른 예에서, 디지털 위상-고정 루프(DPLL)가 제공될 수 있다. 그러한 DPLL은, 클록 신호를 생성하도록 구성된 디지털 제어 발진기(DCO); 및 DCO의 출력에 커플링된 제1 입력 및 기준 클록 신호를 수신하도록 구성된 제2 입력을 갖는 디지털-시간 변환기(DTC)를 포함할 수 있으며, DTC는, 순차적으로 커플링된 복수의 지연 셀들을 갖는 지연 체인 회로 ― 지연 체인 회로는 기준 클록 신호를 수신하기 위한 제1 입력 및 클록 신호를 수신하기 위한 제2 입력을 포함함 ―; 및 복수의 제어 신호들을 복수의 지연 셀들에 각각 제공하도록 지연 체인 회로에 커플링된 DEM 제어기를 포함한다.
일부 그러한 DPLL에서, DTC는, 지연 체인 회로의 출력에 커플링된 위상 검출기; 위상 검출기의 출력에 커플링된 누산기; 및 누산기의 출력 및 DEM 제어기의 입력에 커플링된 교정 회로를 더 포함할 수 있으며, 교정 회로는 제어 신호를 수신하기 위한 입력을 포함한다.
일부 그러한 DPLL에서, 복수의 지연 셀들 각각은 제1 지연 회로 및 제2 지연 회로를 포함할 수 있으며, 여기서 지연 체인 회로는 복수의 지연 셀들을 통한 제1 경로 및 복수의 지연 셀들을 통한 제2 경로를 포함할 수 있고, 복수의 지연 셀들 각각은 복수의 제어 신호들의 개개의 제어 신호에 기반하여, 자신의 제1 지연 회로를 제1 경로에 그리고 자신의 제2 지연 회로를 제2 경로에 커플링시키거나, 또는 자신의 제2 지연 회로를 제1 경로에 그리고 자신의 제1 지연 회로를 제2 경로에 커플링시킨다.
일부 그러한 DPLL에서, 복수의 지연 셀들 각각은 제1 멀티플렉서, 제2 멀티플렉서, 및 제1 멀티플렉서와 제2 멀티플렉서 사이에 커플링된 제1 지연 회로 및 제2 지연 회로를 포함할 수 있다.
일부 그러한 DPLL에서, 복수의 지연 셀들의 각각의 지연 셀의 제1 멀티플렉서 및 제2 멀티플렉서는 복수의 송신 게이트들을 포함할 수 있다.
일부 그러한 DPLL에서, 복수의 지연 셀들의 각각의 지연 셀의 제1 지연 회로 및 제2 지연 회로는 각각, 제1 인버터, 제2 인버터, 및 제1 인버터와 제2 인버터 사이에 커플링된 스위치형 커패시터 어레이를 포함한다.
일부 그러한 DPLL에서, 복수의 지연 셀들의 각각의 지연 셀의 제1 멀티플렉서 및 제2 멀티플렉서는 복수의 3-상태 인버터들을 포함할 수 있으며, 여기서 복수의 지연 셀들의 각각의 지연 셀의 제1 지연 회로 및 제2 지연 회로는 각각, 제1 멀티플렉서와 제2 멀티플렉서 사이에 커플링된 스위치형 커패시터 어레이를 포함한다.
일부 그러한 DPLL에서, 복수의 지연 셀들 각각은 멀티플렉서, 및 멀티플렉서에 커플링된 제1 지연 회로 및 제2 지연 회로를 포함할 수 있다.
일부 그러한 DPLL에서, 지연 체인 회로는 복수의 별개의 지연 체인들을 포함할 수 있으며, 복수의 별개의 지연 체인들 각각은 복수의 지연 셀들 중 일부를 포함하고, DEM 제어기는 복수의 별개의 지연 체인들에 각각 커플링된 복수의 별개의 DEM 제어기들을 포함할 수 있다.
다른 예에서, 디지털-시간 변환 방법이 제공될 수 있다. 그러한 방법은, 제1 클록 신호를 제1 지연 경로에 커플링시키고 제2 클록 신호를 제2 지연 경로에 커플링시키는 단계 ― 제1 지연 경로 및 제2 지연 경로 각각은 순차적으로 커플링된 복수의 지연 셀들을 갖는 지연 체인 회로에 의해 구현됨 ―; 제2 지연 경로에 대한 제1 지연 경로의 지연을 조정하기 위해 복수의 제어 신호들을 복수의 지연 셀들에 제공하는 단계를 포함할 수 있다.
일부 그러한 방법에서, 복수의 지연 셀들 각각은 제1 지연 회로 및 제2 지연 회로를 포함할 수 있으며, 여기서 복수의 지연 셀들 각각은 복수의 제어 신호들의 개개의 제어 신호에 기반하여, 자신의 제1 지연 회로를 제1 지연 경로에 그리고 자신의 제2 지연 회로를 제2 지연 경로에 커플링시키거나, 또는 자신의 제2 지연 회로를 제1 지연 경로에 그리고 자신의 제1 지연 회로를 제2 지연 경로에 커플링시킨다.
전술한 것이 특정한 예들에 관한 것이지만, 다른 및 추가적인 예들이 본 개시내용의 기본적인 범위를 벗어나지 않으면서 고안될 수 있으며, 본 개시내용의 범위는 후속하는 청구항들에 의해 결정된다.

Claims (11)

  1. 디지털-시간 변환기(DTC)로서,
    순차적으로 커플링된 복수의 지연 셀들을 갖는 지연 체인 회로 ― 상기 지연 체인 회로는 제1 클록 신호를 수신하기 위한 제1 입력 및 제2 클록 신호를 수신하기 위한 제2 입력을 포함하고, 상기 제1 클록 신호는 상기 지연 체인 회로를 통해 제1 경로를 횡단하며, 상기 제2 클록 신호는 상기 지연 체인 회로를 통해 제2 경로를 횡단하고, 상기 지연 셀들 각각은, 상기 제1 경로에 빠른 지연을 그리고 상기 제2 경로에 느린 지연을 부가하는 제1 상태 또는 상기 제1 경로에 느린 지연을 그리고 상기 제2 경로에 빠른 지연을 부가하는 제2 상태 중 어느 하나의 상태를 가짐 ―;
    상기 복수의 지연 셀들 각각을 상기 제1 상태 또는 상기 제2 상태 중 어느 하나의 상태로 세팅하기 위해, 복수의 제1 제어 신호들을 상기 복수의 지연 셀들에 각각 제공하도록 상기 지연 체인 회로에 커플링된 동적 엘리먼트 매칭(DEM) 제어기 ― 상기 DEM 제어기는, 제어 신호에 대한 응답으로, 상기 지연 셀들 중 n개의 지연 셀이 상기 제1 상태에 있고 나머지 지연 셀들이 상기 제2 상태에 있도록 상기 복수의 지연 셀들의 상태들을 세팅함 ―;
    상기 지연 체인 회로의 상기 제1 경로 및 상기 제2 경로의 출력들에 커플링된 위상 검출기 ― 상기 위상 검출기는 상기 출력들에 대한 뱅뱅(bang-bang) 위상 검출을 수행하도록 구성됨 ―;
    상기 위상 검출기의 출력에 커플링된 누산기(accumulator) ― 상기 누산기는 상기 위상 검출기의 출력을 누산하도록 구성됨 ―; 및
    상기 누산기의 출력 및 상기 DEM 제어기의 입력에 커플링된 교정 회로
    를 포함하며,
    상기 교정 회로는 상기 제어 신호를 수신하기 위한 입력을 포함하고,
    상기 교정 회로는, 상기 누산기의 출력을 모니터링함으로써 상기 지연 체인 회로에서의 공급 잡음 및 미스매치들에 대해, 상기 제어 신호가 상기 DEM 제어기에 공급되기 전에 상기 제어 신호를 조정하도록 구성되는, 디지털-시간 변환기.
  2. 제1항에 있어서,
    상기 복수의 지연 셀들 각각은 제1 지연 회로 및 제2 지연 회로를 포함하며,
    상기 복수의 지연 셀들 각각은, 상기 제1 상태에서, 자신의 상기 제1 지연 회로를 상기 제1 경로에 그리고 자신의 상기 제2 지연 회로를 상기 제2 경로에 커플링시키거나, 또는 상기 제2 상태에서, 자신의 상기 제2 지연 회로를 상기 제1 경로에 그리고 자신의 상기 제1 지연 회로를 상기 제2 경로에 커플링시키는, 디지털-시간 변환기.
  3. 제1항에 있어서,
    상기 복수의 지연 셀들 각각은 제1 멀티플렉서, 제2 멀티플렉서, 및 상기 제1 멀티플렉서와 상기 제2 멀티플렉서 사이에 커플링된 제1 지연 회로 및 제2 지연 회로를 포함하는, 디지털-시간 변환기.
  4. 제3항에 있어서,
    상기 복수의 지연 셀들의 각각의 지연 셀의 상기 제1 멀티플렉서 및 상기 제2 멀티플렉서는 복수의 송신 게이트들을 포함하는, 디지털-시간 변환기.
  5. 제3항에 있어서,
    상기 복수의 지연 셀들의 각각의 지연 셀의 상기 제1 지연 회로 및 상기 제2 지연 회로는 각각, 제1 인버터, 제2 인버터, 및 상기 제1 인버터와 상기 제2 인버터 사이에 커플링된 스위치형 커패시터 어레이를 포함하는, 디지털-시간 변환기.
  6. 제3항에 있어서,
    상기 복수의 지연 셀들의 각각의 지연 셀의 상기 제1 멀티플렉서 및 상기 제2 멀티플렉서는 복수의 3-상태 인버터들을 포함하며,
    상기 복수의 지연 셀들의 각각의 지연 셀의 상기 제1 지연 회로 및 상기 제2 지연 회로는 각각, 상기 제1 멀티플렉서와 상기 제2 멀티플렉서 사이에 커플링된 스위치형 커패시터 어레이를 포함하는, 디지털-시간 변환기.
  7. 제1항에 있어서,
    상기 복수의 지연 셀들 각각은 멀티플렉서, 및 상기 멀티플렉서에 커플링된 제1 지연 회로 및 제2 지연 회로를 포함하는, 디지털-시간 변환기.
  8. 제1항에 있어서,
    상기 지연 체인 회로는 복수의 별개의 지연 체인들을 포함하며,
    상기 복수의 별개의 지연 체인들 각각은 상기 복수의 지연 셀들 중 일부를 포함하고,
    상기 DEM 제어기는 상기 복수의 별개의 지연 체인들에 각각 커플링된 복수의 별개의 DEM 제어기들을 포함하는, 디지털-시간 변환기.
  9. 디지털-시간 변환 방법으로서,
    제1 클록 신호를 제1 지연 경로에 커플링시키고 제2 클록 신호를 제2 지연 경로에 커플링시키는 단계 ― 상기 제1 지연 경로 및 상기 제2 지연 경로 각각은 순차적으로 커플링된 복수의 지연 셀들을 갖는 지연 체인 회로에 의해 구현되고, 상기 지연 셀들 각각은, 상기 제1 지연 경로에 빠른 지연을 그리고 상기 제2 지연 경로에 느린 지연을 부가하는 제1 상태 또는 상기 제1 지연 경로에 느린 지연을 그리고 상기 제2 지연 경로에 빠른 지연을 부가하는 제2 상태 중 어느 하나의 상태를 가짐 ―;
    상기 복수의 지연 셀들 각각을 상기 제1 상태 또는 상기 제2 상태 중 어느 하나의 상태로 세팅하기 위해, 동적 엘리먼트 매칭(DEM) 제어기에 의해 복수의 제1 제어 신호들을 상기 복수의 지연 셀들에 제공하는 단계 ― 상기 DEM 제어기는, 제어 신호에 대한 응답으로, 상기 지연 셀들 중 n개의 지연 셀이 상기 제1 상태에 있고 나머지 지연 셀들이 상기 제2 상태에 있도록 상기 복수의 지연 셀들의 상태들을 세팅함 ―;
    상기 지연 체인 회로의 상기 제1 지연 경로 및 상기 제2 지연 경로의 출력들을 위상 검출기에 커플링시키는 단계 ― 상기 위상 검출기는 상기 출력들에 대한 뱅뱅 위상 검출을 수행하도록 구성됨 ―;
    상기 위상 검출기의 출력을 누산기에 커플링시키는 단계 ― 상기 누산기는 상기 위상 검출기의 출력을 누산하도록 구성됨 ―; 및
    상기 누산기의 출력 및 상기 DEM 제어기의 입력을 교정 회로에 커플링시키는 단계
    를 포함하며,
    상기 교정 회로는 상기 제어 신호를 수신하기 위한 입력을 포함하고,
    상기 교정 회로는, 상기 누산기의 출력을 모니터링함으로써 상기 지연 체인 회로에서의 공급 잡음 및 미스매치들에 대해, 상기 제어 신호가 상기 DEM 제어기에 공급되기 전에 상기 제어 신호를 조정하도록 구성되는, 디지털-시간 변환 방법.
  10. 제9항에 있어서,
    상기 복수의 지연 셀들 각각은 제1 지연 회로 및 제2 지연 회로를 포함하며,
    상기 복수의 지연 셀들 각각은, 상기 제1 상태에서, 자신의 상기 제1 지연 회로를 상기 제1 지연 경로에 그리고 자신의 상기 제2 지연 회로를 상기 제2 지연 경로에 커플링시키거나, 또는 상기 제2 상태에서, 자신의 상기 제2 지연 회로를 상기 제1 지연 경로에 그리고 자신의 상기 제1 지연 회로를 상기 제2 지연 경로에 커플링시키는, 디지털-시간 변환 방법.
  11. 삭제
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