KR102485895B1 - 시간-디지털 변환기 및 시간-디지털 변환기의 교정 방법 - Google Patents

시간-디지털 변환기 및 시간-디지털 변환기의 교정 방법 Download PDF

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Abstract

절대적인 시간 측정이 가능한 시간-디지털 변환기는 위상 동기 회로, 상기 위상 동기 회로에 의해 생성된 소정의 위상차를 갖는 제1 신호 및 제2 신호를 입력 받는 지연 체인, 및 상기 지연 체인에 포함된 지연 스테이지들 사이에 배치된 용량성 소자를 포함한다.

Description

시간-디지털 변환기 및 시간-디지털 변환기의 교정 방법{Time-digital converter apparatus and calibration method thereof}
본 발명은 시간-디지털 변환기에 관한 것으로, 보다 구체적으로 시간-디지털 변환기에 포함된 지연 스테이지를 교정할 수 있는 시간-디지털 변환기 및 시간-디지털 변환기의 교정 방법에 관한 것이다.
위상 동기 회로(Phase Locked Loop, 이하 'PLL')는 출력 신호의 위상(주파수)을 항상 일정하게 유지하도록 하는 기능을 수행한다. PLL을 구현하기 위해 종래에는 시간 정보를 전압 정보로 변환하는 구성이 채용되었으나, 반도체 공정의 집적도가 증가하고 공급 전압이 감소하는 등의 문제로 인해 아날로그 회로의 설계가 더욱 어려워지고 있다.
이러한 문제를 해결하기 위해 기존의 아날로그 PLL을 디지털 PLL로 대체하는 연구가 활발하게 진행되고 있다, 디지털 PLL에서는 시간 정보를 바로 디지털로 변환하는 시간-디지털 변환기(Time-Digital Converter, 이하 'TDC')의 채용이 필수적이며, 이 때 TDC는 시간의 상대적인 값을 측정하고 상대적인 차이를 보상해주는 기능을 수행하고 있다.
이러한 종래의 TDC는 지연을 일정하게 조절하여 시간을 측정하는데 그 목적이 있다. 예를 들어 "실시간 캘리브레이션을 지원하는 TDC"라는 제목의 특허출원 제10-2019-0063492호는 링오실레이터의 주기를 측정하여 지연(delay)의 크기를 실시간으로 보상하는 기술 사상을 개시하고 있다.
본 발명이 해결하고자 하는 과제들 중 하나는 이벤트들 사이의 시간의 상대값을 측정하는 것이 아닌 절대적인 시간값을 측정할 수 있는 시간-디지털 변환기를 제공하는 것이다.
본 발명은 예를 들어 PLL 및 지연 라인 체인 2개를 사용함으로써, TDC의 영역 및 기준 클록의 속도를 감소시키면서 실행 시 전체 시스템 상의 TDC 및 PVT 변화를 보상할 수 있다.
본 발명의 일 측면에 따른 시간-디지털 변환기는, 기준 신호 및 클록 신호가 입력되는 제1 라인과 제2 라인, 상기 기준 신호의 입력으로부터 상기 클록 신호의 입력까지의 시간을 결정하도록 구성된 제어부, 제1 신호를 생성하여 상기 제1 라인에 전달하고, 상기 제1 신호와 소정의 위상차를 갖는 제2 신호를 생성하여 상기 제2 라인에 전달하도록 구성된 신호 생성부, 및 상기 제1 라인 및 상기 제2 라인 중 적어도 하나에 배치된 용량성 소자를 포함하고, 상기 제어부는 상기 용량성 소자를 스위칭하여 상기 제1 라인을 통해 전달되는 상기 기준 신호의 스테이지 별 지연 시간을 교정하도록 구성될 수 있다.
상기 시간-디지털 변환기의 일 예에 따르면, 상기 제1 라인은 케스케이드 배치된 제1 지연 스테이지들을 포함하고, 상기 용량성 소자는 상기 제1 지연 스테이지들 사이에 배치될 수 있다.
상기 시간-디지털 변환기의 다른 예에 따르면, 상기 제2 라인은 케스케이드 배치된 제2 지연 스테이지들을 포함하고, 상기 스테이지 별 지연 시간은 제1 지연 스테이지의 제1 지연 시간과 상기 제2 지연 스테이지의 지연 시간의 차이일 수 있다.
상기 시간-디지털 변환기의 다른 예에 따르면, 상기 제어부는, 상기 스테이지 별 지연 시간이 상기 제1 신호와 상기 제2 신호 사이의 시간 차이를 교정 대상 지연 스테이지의 개수로 나눈 값이 되도록, 상기 스테이지 별 지연 시간을 교정하도록 구성될 수 있다.
본 발명의 다른 측면에 따른 시간-디지털 변환기는, 위상 동기 회로, 상기 위상 동기 회로에 의해 생성된 소정의 위상차를 갖는 제1 신호 및 제2 신호를 입력 받는 지연 체인, 및 상기 지연 체인에 포함된 지연 스테이지들 사이에 배치된 용량성 소자를 포함할 수 있다.
상기 시간-디지털 변환기의 일 예에 따르면, 상기 위상 동기 회로는 상기 제1 신호, 상기 제1 신호와 90도 위상차를 갖는 상기 제2 신호, 상기 제1 신호와 180도 위상차를 갖는 제3 신호, 상기 제1 신호와 270도 위상차를 갖는 제4 신호를 생성하도록 구성될 수 있다.
상기 시간-디지털 변환기의 다른 예에 따르면, 상기 지연 체인은 케스케이드 배치된 제1 지연 스테이지들 및 상기 제1 지연 스테이지들 사이에 연결된 제1 용량성 소자들을 포함하는 제1 지연 체인, 케스케이드 배치된 제2 지연 스테이지들 및 상기 제2 지연 스테이지들 사이에 연결된 제2 용량성 소자들을 포함하는 제2 지연 체인, 케스케이드 배치된 제3 지연 스테이지들 및 상기 제3 지연 스테이지들 사이에 연결된 제3 용량성 소자들을 포함하는 제3 지연 체인, 및 케스케이드 배치된 제4 지연 스테이지들 및 상기 제4 지연 스테이지들 사이에 연결된 제4 용량성 소자들을 포함하는 제4 지연 체인을 포함할 수 있다.
상기 시간-디지털 변환기의 다른 예에 따르면, 상기 시간-디지털 변환기는, 교정 모드 동안, 상기 제1 신호 및 상기 제2 신호를 상기 제1 지연 체인에 전달하고, 상기 제2 신호 및 상기 제3 신호를 상기 제2 지연 체인에 전달하며, 상기 제3 신호 및 상기 제4 신호를 상기 제3 지연 체인에 전달하고, 상기 제4 신호 및 상기 제1 신호를 상기 제4 지연 체인에 전달하도록 구성될 수 있다.
상기 시간-디지털 변환기의 다른 예에 따르면, 상기 시간-디지털 변환기는, 일반 모드 동안, 기준 신호 및 상기 제2 신호를 상기 제1 지연 체인에 전달하고, 상기 기준 신호 및 제3 신호를 상기 제2 지연 체인에 전달하고, 상기 기준 신호 및 상기 제4 신호를 상기 제3 지연 체인에 전달하고, 상기 기준 신호 및 상기 제1 신호를 상기 제4 지연 체인에 전달하도록 구성될 수 있다.
본 발명의 일 측면에 따른 시간-디지털 변환기의 교정 방법은, 서로가 소정의 위상차를 갖는 제1 신호 및 제2 신호를 생성하는 단계, 상기 제1 신호 및 상기 제2 신호를 각각 상기 시간-디지털 변환기의 제1 입력단 및 제2 입력단으로 입력하는 단계, 상기 시간-디지털 변환기의 출력단으로부터 검출 결과를 수집하는 단계, 및 상기 검출 결과에 기초하여 상기 시간-디지털 변환기의 지연 스테이지들 사이에 배치된 용량성 소자를 조정하는 단계를 포함할 수 있다.
상기 시간-디지털 변환기의 교정 방법의 일 예에 따르면, 상기 용량성 소자는 제1 값으로 설정되고, 상기 시간-디지털 변환기는 n개의 지연 스테이지들을 포함하고, 상기 제1 신호는 상기 n개의 지연 스테이지들을 통과하며, 상기 검출 결과를 수집하는 단계 동안, 상기 제1 신호의 입력 이후 상기 제2 신호의 입력까지 상기 제1 신호가 상기 n개의 지연 스테이지들 중 몇 개의 지연 스테이지를 통과하였는지 카운트되며, 상기 제2 신호에 의해 카운트된 지연 스테이지의 통과 개수가 n개 미만인 경우, 상기 용량성 소자를 조정하는 단계 동안 상기 용량성 소자의 커패시턴스가 상기 제1 값보다 작은 제2 값으로 변경될 수 있다.
상기 시간-디지털 변환기의 교정 방법의 다른 예에 따르면, 상기 용량성 소자는 제1 값으로 설정되고, 상기 시간-디지털 변환기는 n개의 지연 스테이지들을 포함하고, 상기 제1 신호는 상기 n개의 지연 스테이지들을 통과하며, 상기 검출 결과를 수집하는 단계 동안, 상기 제1 신호의 입력 이후 상기 제2 신호의 입력까지 상기 제1 신호가 상기 n개의 지연 스테이지들 중 몇 개의 지연 스테이지를 통과하였는지 카운트되며, 상기 제2 신호에 의해 카운트된 지연 스테이지의 통과 개수가 n개인 경우, 상기 용량성 소자를 조정하는 단계 동안 상기 용량성 소자의 커패시턴스가 상기 제1 값보다 큰 제3 값으로 변경될 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 시간-디지털 변환기를 개략적으로 나타낸다.
도 2는 지연 스테이지 사이에 배치된 용량성 소자로서 MOS 스위치가 이용되는 예를 도시한다.
도 3은 본 발명의 기술적 사상에 의한 실시예들에 따른 시간-디지털 변환기를 개략적으로 나타낸다.
도 4는, I, Q, IB, QB 신호를 출력하는 위상 동기 회로(PLL)를 도시한다.
도 5는 위상 동기 회로(PLL)의 출력 파형을 도시한다.
도 6 내지 도 8은 본 발명의 기술적 사상에 의한 실시예들에 따른 시간-디지털 변환기를 개략적으로 나타낸다.
도 9는 시간-디지털 변환기의 일반 모드에서의 동작을 도시한다.
도 10 내지 도 11는 시간-디지털 변환기의 교정 모드에서의 동작을 도시한다.
도 12 및 도 13은 용량성 소자의 커패시턴스를 감소시키는 감소 모드를 보다 구체적으로 도시한다.
도 14 및 도 15는 용량성 소자의 커패시턴스를 증가시키는 증가 모드를 보다 구체적으로 도시한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열의 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 시간-디지털 변환기를 개략적으로 나타낸다.
도 1을 참조하면, 시간-디지털 변환기는 제1 라인(110), 제2 라인(120), 감지부(130), 제어부(140), 신호 생성부(150), 및 용량성 소자(160)를 포함할 수 있다.
제1 라인(110)은 기준 신호(REF)가 입력되는 라인으로 정의될 수 있다. 제1 라인(110)에는 복수의 지연 스테이지(INV)가 연결될 수 있고, 따라서 기준 신호(REF)는 복수의 지연 스테이지(INV)를 통해 지연될 수 있다. 일 예에서, 복수의 지연 스테이지(INV)는 캐스케이드 연결될 수 있다. 일부 실시예에서, 지연 스테이지는 인버터로 구현될 수 있다.
지연 스테이지(INV) 각각은 소정의 지연 시간을 가질 수 있다. 이러한 스테이지 별 지연 시간은 해상도(τ)로 지칭될 수 있다. 예를 들어, 각각의 지연 스테이지(INV)가 50 ps의 해상도(τ)를 갖도록 설계될 수 있고, 이 경우 제1 라인(110)을 통해 입력된 기준 신호(REF)는 지연 스테이지(INV)를 통과함에 따라 약 50 ps씩 지연될 수 있다. 만일 제1 라인(110)에 8개의 지연 스테이지(INV)가 배치되어 있는 경우, 제1 라인(110)을 통과하는 기준 신호(REF)는 약 400 ps 지연될 수 있다.
각각의 지연 스테이지가 소정의 해상도를 갖도록 설계되지만, 실질적으로 공정, 전압, 온도와 같은 요인들의 변동으로 인해 해상도의 편차가 존재할 수 있음은 전술한 바와 같다.
제1 라인(110)을 통해 입력된 기준 신호(REF)는 감지부(130)의 제1 입력 단자에 입력될 수 있다. 감지부(130)는 입력된 기준 신호(REF)를 저장하고, 클록 신호(DCLK)에 응답하여 저장된 기준 신호(REF)를 출력할 수 있다. 예를 들어, 감지부(130)는 D 플립 플롭으로 구현될 수 있으며, 이 경우 기준 신호(REF)는 D 플립 플롭의 데이터 입력 단자(D)에 입력될 수 있다.
제2 라인(120)은 클록 신호(DCLK)가 입력되는 라인으로 정의될 수 있다. 제2 라인(120)을 통해 입력되는 클록 신호(DCLK)는 감지부(130)의 제2 입력 단자에 입력될 수 있다. 비록 도면에 도시되지 않았지만, 제2 라인(120)은 케스케이드 배치된 지연 스테이지들(INV)을 포함할 수 있다. 제1 라인(110)과 제2 라인(120) 모두에 지연 스테이지(INV)가 배치된 경우, 스테이지 별 지연 시간은 제1 라인(110)의 지연 스테이지의 지연 시간(τ1)과 제2 라인(120)의 지연 스테이지의 지연 시간(τ2)의 차이일 수 있다.
감지부(130)는 입력된 클록 신호(DCLK)에 응답하여 감지부(130)에 저장된 데이터를 출력할 수 있다. 감지부(130)에 저장된 데이터는 기준 신호(REF)가 지연 스테이지(INV)를 통과함에 따라 저장된 것이므로, 클록 신호(DCLK)에 응답하여 감지부(130)로부터 제어부(140)로 출력되는 데이터는, 클록 신호(DCLK)가 입력되기까지 기준 신호(REF)가 지연 스테이지(INV)를 통과한 개수에 비례할 수 있다.
감지부(130)는 제1 입력 단자에 입력되는 신호(예를 들어, 기준 신호(REF))를 저장하고, 제2 입력 단자에 입력되는 신호(예를 들어, 클록 신호(DCLK))에 응답하여 저장된 신호를 출력할 수 있다. 감지부(130)의 출력 단자는 제어부(140)에 연결될 수 있다. 일 예에서, 감지부(130)는 예를 들어 D 플립 플롭으로 구현될 수 있다.
제어부(140)는 기준 신호(REF)의 입력으로부터 클록 신호(DCLK)의 입력까지의 시간을 결정하도록 구성될 수 있다. 예를 들어, 제어부(140)는 감지부(130)의 출력 단자를 수신하고 상기 출력 단자를 통해 입력되는 신호를 카운트하여 클록 신호(DCLK)의 입력까지의 시간을 결정하도록 구성될 수 있다. 일 예에서, 제어부(140)는 인코더를 포함할 수 있다.
신호 생성부(150)는 소정의 위상차를 갖는 제1 신호(S1) 및 제2 신호(S2)를 생성하도록 구성될 수 있다. 신호 생성부(150)는 제1 신호(S1)를 생성하여 제1 라인(110)에 전달하고, 제2 신호(S2)를 생성하여 제2 라인(120)에 전달하도록 구성될 수 있다. 따라서 제1 라인(110)과 제2 라인(120) 사이에 소정의 위상차(예를 들어, 90도 위상차)를 갖는 신호가 입력될 수 있다. 일부 실시예에서, 신호 생성부(150)는 위상 동기 회로를 포함할 수 있다.
용량성 소자(160)는 제1 라인(110) 및 제2 라인(120) 중 적어도 하나에 배치될 수 있다. 구체적으로, 일 예에서, 용량성 소자(160)는 제1 라인(110)에 포함된 캐스케이드 배치된 지연 스테이지들(INV) 사이에 배치될 수 있다. 제2 라인(120)이 캐스케이드 배치된 지연 스테이지를 포함하는 경우, 용량성 소자는 제2 라인(120)에 포함된 지연 스테이지들 사이에 배치될 수도 있다.
전술한 제어부(140)의 기능(기준 신호(REF)의 입력으로부터 클록 신호(DCLK)의 입력까지의 시간을 결정하는 기능)에 추가로, 제어부(140)는 스테이지별 지연 시간을 교정하도록 구성될 수 있다. 구체적으로, 제어부(140)는 용량성 소자(160)를 스위칭하도록 구성될 수 있다. 용량성 소자(160)의 스위칭을 통해, 제1 라인(110)을 통해 전달되는 기준 신호(REF)의 스테이지 별 지연 시간이 교정될 수 있다.
일부 실시예에서, 제어부(140)는 교정 모드 동안, 스테이지 별 지연 시간이 제1 신호(S1)(예를 들어, 제1 신호(S1)의 라이징 에지)와 제2 신호(S2)(예를 들어 제2 신호(S2)의 라이징 에지) 사이의 시간 차이를 교정 대상 지연 스테이지(INV)의 개수로 나눈 값이 되도록, 스테이지 별 지연 시간을 교정하도록 구성될 수 있다.
예를 들어 신호 생성부(150)에 의해 생성된 제1 신호(S1)와 제2 신호(S2)는 625MHz의 주파수를 가질 수 있고, 서로 90도의 위상차를 가질 수 있다. 이 경우 제1 신호(S1)의 라이징 에지와 제2 신호(S2)의 라이징 에지는 400 ps의 시간차를 가질 수 있다. 제1 라인(110)에 8개의 지연 스테이지(INV)가 배치되어 있는 예시적인 실시예의 경우, 스테이지별 지연 시간이 400 / 8 = 50 ps가 되도록, 교정 동작이 수행될 수 있다.
개별 지연 스테이지가 50 ps의 해상도를 갖도록 설계되더라도, 실제의 경우 공정, 전압, 온도와 같은 요인들의 변동으로 인해 스테이지별 지연 시간은 편차를 가질 수 있다. 예를 들어, 제1 칩 내의 (8개의) 지연 스테이지의 경우 49 ps의 해상도를 가질 수 있고, 제1 칩과 연결된 제2 칩 내의 (8개의) 지연 스테이지의 경우 53 ps의 해상도를 가질 수 있다. 그러나 이는 PVT 변동에 의해 발생한 편차이기 때문에, 사용자 입장에서는 실질적인 스테이지 별 지연 시간이 얼마인지 파악하는 것이 불가능하다.
본 발명의 기술적 사상에 의한 실시예들에 따르면, 고정된 위상차를 갖는 제1 신호(S1) 및 제2 신호(S2)가 신호 생성부(150)에 의해 제1 라인(110)과 제2 라인(120)으로 인가되어 제1 신호(S1)의 지연 정도가 검출될 수 있고, 검출 결과에 따라 용량성 소자(160)가 조절됨으로써 스테이지별 지연 시간이 원하는 값을 갖도록 교정될 수 있다. 따라서 칩간에 발생하는 편차에도 불구하고 교정 동작을 통해 개별적인 지연 스테이지 별 해상도(지연 시간)가 특정 값으로 설정될 수 있어서, 시간-디지털 변환기를 이용한 절대적인 시간 측정이 달성될 수 있다.
보다 구체적인 예로서, 제1 칩 내의 8개의 지연 스테이지에 대해 교정 동작을 수행하는 경우, 4 fF의 커패시터가 ON, 2 fF의 커패시터 및 1 fF의 커패시터가 OFF인 상태이고, 지연 스테이지는 실질적으로 49 ps의 해상도를 가질 수 있다. 그리고, 교정 동작 동안 400 ps의 시간차를 갖는 제1 신호 및 제2 신호가 제1 라인 및 제2 라인에 각각 입력될 수 있다. 이 경우, 제어부는 검출 결과에 기초하여 더 많은 지연이 이루어지도록 용량성 소자를 스위칭할 수 있다. 즉, 제어부는 4 fF의 커패시터를 ON, 2 fF의 커패시터를 OFF, 및 1 fF의 커패시터를 ON 상태로 설정할 수 있다.
또한, 다른 예로서, 제2 칩 내의 8개의 지연 스테이지에 대해 교정 동작을 수행하는 경우, 4 fF의 커패시터가 ON, 2 fF의 커패시터 및 1 fF의 커패시터가 OFF인 상태이고, 지연 스테이지는 실질적으로 53 ps의 해상도를 가질 수 있다. 그리고, 교정 동작 동안 400 ps의 시간차를 갖는 제1 신호 및 제2 신호가 제1 라인 및 제2 라인에 각각 입력될 수 있다. 이 경우, 제어부는 검출 결과에 기초하여 더 적은 지연이 이루어지도록 용량성 소자를 스위칭할 수 있다. 즉, 제어부는 4 fF의 커패시터를 OFF, 2 fF의 커패시터를 OFF, 및 1 fF의 커패시터를 ON 상태로 설정할 수 있다.
비록 도 1에서는 용량성 소자를 이용한 교정 동작을 수행하기 위해 제어부와 용량성 소자 사이에 스위치가 배치되었지만, 본 발명은 이에 제한되지 않고 더 단순한 구성으로 구현될 수도 있다. 예를 들어, 용량성 소자로서 MOS 스위치가 이용될 수 있고, 상기 MOS 스위치는 제어부와 직접 연결되어 스위칭될 수 있다. 이 경우 MOS 스위치 자체가 용량성 소자로서 기능할 수 있다. 즉, 도 2에 나타난 바와 같이, 제어부에 의해 인가되는 전압에 따라 MOS 스위치가 턴 온 또는 턴 오프 됨으로써, MOS 커패시턴스가 변화할 수 있다.
도 3은 본 발명의 기술적 사상에 의한 실시예들에 따른 시간-디지털 변환기를 개략적으로 나타낸다. 이 실시예들에 따른 시간-디지털 변환기는 전술한 실시예들에 따른 시간-디지털 변환기의 변형예일 수 있다. 이하 실시예들간 중복되는 설명은 생략하기로 한다.
도 3을 참조하면, 본 발명에서는 REF와 DCLK 간에 절대적인 시간 차이를 측정하는 것을 목표로 한다. 제작되는 칩마다 공정 오차가 존재하여 지연 스테이지(예를 들어, 인버터와 같은 지연 셀)의 기준 지연값(해상도)가 달라지고, 절대적인 시간의 측정에 오차가 발생한다.
시간 측정에 오차가 발생할 경우 라이다나 레이더에서 측정한 거리에 대한 오차가 발생하게 된다. 예를 드렁, 10 cm 단위로 거리를 정확하게 측정하기 위해서는 50ps의 시간 차이를 정확하게 측정할 수 있어야 한다. 하지만, PVT(process, voltage, temperature) 변화가 생기면 TDC의 해상도가 변하게 되고 이로 인해 측정거리와 실제 거리 간의 오차가 발생한다.
본 발명은 이러한 문제를 해결하기 위해 PLL과 같은 소정의 위상차를 갖는 신호 생성기를 이용하여 PVT 변화가 고려된 TDC를 구현하는 것을 일 목적으로 한다. 예를 들어 PLL을 이용하여 TDC를 교정함으로써 항상 50ps의 해상도록 얻을 수 있도록 한다.
도 4를 참조하면, PLL이 도시된다. PLL의 I, Q, IB, QB 출력은 각각 90도 위상차가 발생하며 항상 특정 주파수를 낼 수 있다. 예를 들어 PLL이 625 MHz라고 가정을 하면, 한 주기는 1.6 ns이고, I, Q의 차이는 400 ps 이다.
도 5를 참조하면, PLL의 출력 신호가 도시된다. 도 3 및 도 5를 참조하면, 복수의 지연 스테이지를 포함하는 지연 체인을 통하여 I 신호를 지연시킬 경우에, 50 ps씩 8번 지연시킬 경우, I와 Q는 동일한 신호가 되어야 한다.
만약 지연 체인의 각 지연 스테이지의 해상도가 50 ps보다 작은 경우, 8번의 지연 후에도 I와 Q는 같아지지 않을 것이다. 반대로 지연 체인의 각 지연 스테이지의 해상도가 50 ps보다 큰 경우, 8번 지연 시키기 전에 I와 Q가 같아지는 시점이 있을 것이다.
본 발명은 이러한 원리를 이용하여 도 3과 같이 회로를 구현하고 I와 Q에 서로 다른 지연을 주어 8번의 지연 스테이지를 통과하는 동안 400 ps가 도과하도록 커패시턴스의 교정을 수행한다. 8개의 지연 스테이지(즉, 지연 셀)는 칩 내부에서는 큰 차이가 없지만, 칩간에는 변동성(variation)이 존재하므로 제안하는 발명은 칩간의 변동성을 없애 모든 칩에서 일정한 해상도(예를 들어 50 ps)를 얻게끔 할 수 있다.
교정 과정은 각 지연 스테이지에 연결된 용량성 소자의 커패시턴스를 조절하여 목표로 하는 해상도(예를 들어 50 ps)에 가장 가까운 커패시턴스를 찾는 것으로 설명될 수 있다. 이 경우 목표 해상도에 가장 가까운 캡코드(capcode)가 검색될 수 있고, 실질적인 오차는 용량성 소자의 해상도에 의존할 수 있다. 예를 들어 가장 작은 해상도의 용량성 소자의 지연 정도가 1 ps인 경우, 1 ps 이내의 오차를 갖는 시간-디지털 변환기가 구현될 수 있다. 이에 관한 구체적인 설명은 후술하기로 한다.
이와 같이 본 발명은 PLL의 I 신호와 Q 신호가 90도 차이가 나는 특성을 활용하여 지연 스테이지의 해상도를 교정하는 방법을 제공한다. 즉, 90도 차이를 갖는 I 신호와 Q 신호를 참조로 하여 지연 스테이지에 연결된 용량성 소자의 커패시턴스에 변화를 주도록 하여 절대적인 해상도의 교정이 이루어지도록 한다. 이를 통해 칩간 변동성을 없애고 모든 칩에서 일정한 해상도의 지연 차이를 얻어 정확한 시간 및 거리의 측정이 가능하도록 한다. 이를 통해 현재 외국 칩에 의존하고 있는 TDC 칩의 국산화도 가능할 것으로 전망한다.
선택적인 실시예에서, 본 발명은 2개의 지연 경로를 이용하여 교정의 정확도를 개선시킬 수 있다. 예를 들어, 버니어 지연단이 활용되어 PLL 신호의 I 신호, Q 신호, IB 신호, 및 QB 신호가 모두 교정 동작에 활용될 수 있도록 한다.
이러한 본원 발명은 기존에 상대적인 지연 차이를 보상하려던 시도와는 구별되는 것으로, 지연 스테이지의 절대 해상도로 정확하게 교정하도록 하는데 그 목적이 있고, 그 과정에서 소정의 위상차를 갖는 기준 신호 2개를 이용하여 TDC의 각 지연 스테이지별 지연을 교정하도록 한다는 점에 유의한다.
비록 도 2 및 도 3의 실시예에서는 용량성 소자가 제1 라인(110)에만 배치되도록 도시되고 설명되었지만, 본 발명은 이에 제한되지 않는다. 예를 들어, 용량성 소자는 제2 라인(120)의 지연 스테이지 사이에도 배치될 수 있다.
도 6 내지 도 8은 본 발명의 기술적 사상에 의한 실시예들에 따른 시간-디지털 변환기를 개략적으로 나타낸다. 이 실시예들에 따른 시간-디지털 변환기는 전술한 실시예들에 따른 시간-디지털 변환기의 변형예일 수 있다. 이하 실시예들간 중복되는 설명은 생략하기로 한다.
도 6을 참조하면, 시간-디지털 변환기는 위상 동기 회로(PLL), 지연 체인(CDL1, CDL2, CDL3, CDL4), 및 지연 체인에 포함된 용량성 소자(미도시)를 포함할 수 있다.
위상 동기 회로(PLL)는 소정의 위상차를 갖는 복수의 신호를 생성하도록 구성될 수 있다. 일 실시예에서, 상기 위상 동기 회로(PLL)는 제1 신호(I), 상기 제1 신호(I)와 90도 위상차를 갖는 상기 제2 신호(Q), 상기 제1 신호(I)와 180도 위상차를 갖는 제3 신호(IB), 상기 제1 신호(I)와 270도 위상차를 갖는 제4 신호(QB)를 생성하도록 구성될 수 있다.
지연 체인은 복수의 지연 체인을 포함할 수 있다. 각각의 지연 체인은 캐스케이드 배치된 지연 스테이지들(미도시)을 포함할 수 있다. 또한, 지연 스테이지들 사이에는 용량성 소자(미도시)가 배치될 수 있다. 일부 실시예에서 지연 체인은 도 1의 지연 체인(도 1의 제1 라인(110), 제2 라인(120), 지연 스테이지(INV), 감지부(130), 및 용량성 소자(160)를 포함하는 지연 체인) 또는 도 2의 지연 체인(도 2의 CDL)으로 구현될 수 있다. 이러한 도 2의 지연 체인(CDL)이 활용되는 경우에 있어서, τ2 > τ1 으로 설정될 수 있다.
지연 체인은 일반 모드와 교정 모드 중 하나의 모드로 동작할 수 있다. 일반 모드에서, 지연 체인은 기준 신호(IN)와 클록 신호를 입력 받아 기준 신호(IN)와 클록 신호 차이의 시간을 측정하도록 구성될 수 있다. 지연 체인은 클록 신호로서 위상 동기 회로(PLL)로부터의 신호(즉, 제1 신호(I), 제2 신호(Q), 제3 신호(IB), 및 제4 신호(QB))를 수신할 수 있다.
교정 모드에서, 지연 체인은 소정의 위상차를 갖는 제1 신호(I) 및 제2 신호(Q)를 입력 받을 수 있다. 지연 체인은 제1 신호(I) 및 제2 신호(Q) 중 적어도 하나를 지연시키도록 구성될 수 있다. 이러한 제1 신호(I) 및 제2 신호(Q)는 위상 동기 회로(PLL)로부터의 신호일 수 있다. 예를 들어, 교정 모드는 일반 모드 동작 전에 수행될 수 있다.
일부 예에서, 복수의 지연 체인은, 케스케이드 배치된 제1 지연 스테이지들 및 상기 제1 지연 스테이지들 사이에 연결된 제1 용량성 소자들을 포함하는 제1 지연 체인(CDL1), 케스케이드 배치된 제2 지연 스테이지들 및 상기 제2 지연 스테이지들 사이에 연결된 제2 용량성 소자들을 포함하는 제2 지연 체인(CDL2), 케스케이드 배치된 제3 지연 스테이지들 및 상기 제3 지연 스테이지들 사이에 연결된 제3 용량성 소자들을 포함하는 제3 지연 체인(CDL3), 및 케스케이드 배치된 제4 지연 스테이지들 및 상기 제4 지연 스테이지들 사이에 연결된 제4 용량성 소자들을 포함하는 제4 지연 체인(CDL4)을 포함할 수 있다.
교정 모드에서의 시간-디지털 변환기가 도 7에 도시된다. 교정 모드에서, 스위치(SW)에 입력되는 신호는 1일 수 있다. 상기 시간-디지털 변환기는, 교정 모드 동안, 상기 제1 신호(I) 및 상기 제2 신호(Q)를 상기 제1 지연 체인(CDL1)에 전달하고, 상기 제2 신호(Q) 및 상기 제3 신호(IB)를 상기 제2 지연 체인(CDL2)에 전달하며, 상기 제3 신호(IB) 및 상기 제4 신호(QB)를 상기 제3 지연 체인(CDL3)에 전달하고, 상기 제4 신호(QB) 및 상기 제1 신호(I)를 상기 제4 지연 체인(CDL4)에 전달하도록 구성될 수 있다.
일반 모드에서의 시간-디지털 변환기가 도 8에 도시된다. 일반 모드에서, 스위치(SW)에 입력되는 신호는 0일 수 있다. 상기 시간-디지털 변환기는, 일반 모드 동안, 기준 신호(IN) 및 제2 신호(Q)를 제1 지연 체인(CDL1)에 전달하고, 기준 신호(IN) 및 제3 신호(IB)를 제2 지연 체인(CDL2)에 전달하고, 기준 신호(IN) 및 제4 신호(QB)를 제3 지연 체인(CDL3)에 전달하고, 기준 신호(IN) 및 제1 신호(I)를 제4 지연 체인(CDL4)에 전달하도록 구성될 수 있다.
도 9 내지 도 15는 본 발명의 기술적 사상에 의한 실시예들에 따른 시간-디지털 변환기의 동작을 도시한다. 도 9는 시간-디지털 변환기의 일반 모드에서의 동작을 도시하고, 도 10 내지 도 15는 시간-디지털 변환기의 교정 모드에서의 동작을 도시한다. 이하 실시예들간 중복되는 설명은 생략하기로 한다.
도 9를 참조하면, 일반 모드 동안, 기준 신호(IN) 및 제1 신호(I)가 제4 지연 체인(CDL4)에 입력되고, 기준 신호(IN) 및 제1 신호(I)와 90도 위상차를 갖는 제2 신호(Q)가 제1 지연 체인(CDL1)에 입력된다. 일반 모드 이전에 교정 모드에서 제1 지연 체인(CDL1) 및 제4 지연 체인(CDL4)의 각각의 지연 스테이지가 50 ps의 해상도를 갖도록 사전 교정될 수 있다.
예를 들어, 제1 경우에서, 기준 신호(IN)의 입력 기간 동안, 제1 신호(I)를 입력 받는 제4 지연 체인(CDL4)에서 6번의 카운트가 이루어지고, 제2 신호(Q)를 입력 받는 제1 지연 체연(CDL1)에서는 0번의 카운트가 이루어질 수 있다. 시간-디지털 변환기는 이러한 제4 지연 체인(CDL4)에서의 6번의 카운트에 기초하여 기준 신호(IN)의 지속 시간이 300 ps임을 측정할 수 있다.
제2 경우에서, 기준 신호(IN)의 입력 기간 동안 제1 신호(I)를 입력 받는 제4 지연 체인(CDL4)에서 8번의 카운트가 이루어지고, 제2 신호(Q)를 입력 받는 제1 지연 체연(CDL1)에서는 5번의 카운트가 이루어질 수 있다. 시간-디지털 변환기는 이러한 제4 지연 체인(CDL4)에서의 8번의 카운트 및 제1 지연 체인(CDL1)에서의 5번의 카운트에 기초하여 기준 신호의 지속 시간이 650 ps임을 측정할 수 있다.
시간-디지털 변환기의 교정 모드에서의 동작을 나타낸 도 10을 참조하면, 시간-디지털 변환기의 교정 방법은, 위상차를 갖는 제1 신호 및 제2 신호를 생성하는 단계(S210), 시간-디지털 변환기의 출력단으로부터 검출 결과를 수집하는 단계(S220), 및 검출 결과에 기초하여 지연 스테이지들 사이에 배치된 용량성 소자를 조정하는 단계(S230)를 포함할 수 있다.
예를 들어, 위상차를 갖는 제1 신호 및 제2 신호를 생성하는 단계(S210)는 위상 동기 회로에 의해 생성될 수 있다. 이러한 제1 신호 및 제2 신호는 시간-디지털 변환기의 제1 입력단 및 제2 입력단으로 입력될 수 있다. 구체적으로, 제1 신호 및 제2 신호는 시간-디지털 변환기의 지연 체인으로 입력될 수 있고, 제1 신호 및 제2 신호 중 적어도 하나는 지연 체인의 복수의 지연 스테이지를 통과할 수 있다.
시간-디지털 변환기의 출력단으로부터 검출 결과를 수집하는 단계(S220) 동안, 제1 신호가 복수의 지연 스테이지를 통과한 개수가 카운트될 수 있다. 예를 들어 복수의 지연 스테이지를 통과한 제1 신호는 각각의 지연 스테이지에 연결된 D 플립 플롭에 저장될 수 있고, D 플립 플롭은 제2 신호에 응답하여 저장된 신호를 출력할 수 있다. 이렇게 D 플립 플롭으로부터 출력된 신호에 기초하여 제1 신호가 몇 개의 지연 스테이지를 통과하였는지에 대한 검출 결과가 수집될 수 있다.
검출 결과에 기초하여 지연 스테이지들 사이에 배치된 용량성 소자를 조정하는 단계(S230) 동안, 용량성 소자가 스위칭될 수 있다. 예를 들어 지연 스테이지를 보다 지연시키고자 하는 경우, 용량성 소자의 스위칭을 통해 용량성 소자의 커패시턴스를 증가시킬 수 있다. 반대로 지연 스테이지를 덜 지연시키고자 하는 경우, 용량성 소자의 스위칭을 통해 용량성 소자의 커패시턴스를 감소시킬 수 있다.
도 11은 도 10의 시간-디지털 변환기의 교정 방법에서 수행되는 검출 결과를 수집하는 단계 및 검출 결과에 기초하여 지연 스테이지들 사이에 배치된 용량성 소자를 조정하는 단계를 보다 구체적으로 나타낸 일 실시예이다.
도 11을 참조하면, 먼저 용량성 소자의 커패시턴스가 제1 값으로 설정된다(S310). 이후 교정 모드 동안 제1 신호가 시간-디지털 변환기에 포함된 n개의 지연 스테이지들을 통과하고 제1 신호와 소정의 위상차를 갖는 제2 신호가 입력되면, 제1 신호가 몇 개의 지연 스테이지를 통과하였는지 카운트된다(S320).
이후 카운트 값이 소정 개수 미만인지 여부가 판단된다(S330). 예를 들어 지연 체인은 n개의 지연 스테이지를 포함할 수 있고, 이 경우 카운트 값이 n개 미만인지 여부가 판단될 수 있다.
상기 제2 신호에 의해 카운트된 지연 스테이지의 통과 개수가 n개 미만인 경우, 스테이지 별 지연 시간이 목표로 하는 지연 시간 큰 것(즉, 지연 체인이 느린 것)을 의미한다. 따라서 상기 용량성 소자를 조정하는 단계 동안 상기 용량성 소자의 커패시턴스가 상기 제1 값보다 작은 제2 값으로 변경되는 감소 모드가 수행될 수 있다(S340).
반대로, 상기 제2 신호에 의해 카운트된 지연 스테이지의 통과 개수가 n개 인 경우, 스테이지 별 지연 시간이 목표로 하는 지연 시간 보다 작은 것(즉, 지연 체인이 빠른 것)을 의미한다. 상기 용량성 소자를 조정하는 단계 동안 상기 용량성 소자의 커패시턴스가 상기 제1 값보다 큰 제3 값으로 변경되는 증가 모드가 수행될 수 있다(S350).
도 12 및 도 13은 도 11에서 설명된 스테이지 별 지연 시간이 목표로 하는 지연 시간 보다 느려 용량성 소자의 커패시턴스를 제1 값보다 작은 제2 값으로 변경하는 감소 모드를 보다 구체적으로 나타낸 일 실시예이다.
도 12를 참조하면, 먼저 포화 신호가 0으로 설정되고(S410), 커패시턴스를 제1 값보다 작은 제2 값으로 변경하는 단계(즉, 커패시턴스를 감소시키는 단계)가 수행된다(S420). 이후 다시 제1 신호 및 제2 신호에 기초하여 지연 스테이지의 통과 개수가 n개 미만인지 여부가 검토된다(S430). 여전히 지연 스테이지의 통과 개수가 n개 미만인 경우, 커패시턴스 감소 단계가 반복된다.
커패시턴스 감소로 인해 지연 체인이 빨라져 지연 스테이지의 통과 개수가 n개가 되는 경우, 정상적인 교정이 이루어졌는지에 대한 검증 단계가 수행된다. 검증 단계 동안, 커패시턴스가 증가되고(S440), 다시 카운트값이 n개 미만인지 여부가 검토된다(S450). 커패시턴스 증가로 인해 지연 체인이 늦어질 것이므로, 카운트값이 n개 미만이 되어야 정상이다. 반대의 경우 교정에 오류가 생긴 것이므로 절차 중단한다. 절차 중단 이후 다시 교정 동작이 수행될 수 있다.
커패시턴스 증가로 인해 카운트값이 n개 미만이 된 경우, 다시 커패시턴스를 감소시키고(S460), 카운트값이 n개인지 여부가 검토된다(S470). 카운트값이 n개가 아닌 경우 절차 중단하고, 카운트값이 n개인 경우 포화 신호가 m(m은 0 이상)인지 여부가 판단된다(S480). 포화 신호가 m 미만인 경우, 포화 신호의 값을 증가시키고(S490), 이후 검증 동작이 재수행된다. 포화 신호가 m인 경우, 정상적인 교정이 이루어진 것이므로 커패시턴스를 유지하고(S495), 절차 종료한다.
도 13을 참조하면, 먼저 포화 신호가 0으로 설정되고, 커패시턴스는 4 fF로 설정된 상태이다(단계 A). 지연 스테이지의 통과 개수가 7개로 8개 미만이므로, 커패시턴스 감소 단계가 수행되어 커패시턴스를 4 fF에서 3 fF로 변경한다(단계 B). 지연 스테이지의 통과 개수가 여전히 7개로 8개 미만이므로, 커패시턴스 감소 단계가 반복된다.
커패시턴스가 재차 감소되어 3 fF에서 2 fF로 변경된다(단계 C). 지연 스테이지의 통과 개수가 8개가 되었으므로, 검증 단계가 수행된다. 검증 단계 동안, 커패시턴스가 2 fF에서 3 fF로 증가되고(단계 D), 다시 카운트값이 8개 미만인지 여부가 검토된다.
커패시턴스 증가로 인해 지연 체인이 늦어져 카운트값이 7개가 되므로, 다시 커패시턴스가 3 fF에서 2 fF로 감소된다(단계 E). 이후 카운트값이 8개인지 여부가 검토되며, 카운트값이 8개이므로 포화 신호가 m(본 실시예에서 m은 1)인지 여부가 판단된다. 현재 포화 신호가 0이므로, 포화 신호의 값을 1로 증가시킨 뒤 검증 동작이 재수행된다.
2차 검증 단계 동안, 커패시턴스가 2 fF에서 3 fF로 증가되고(단계 F), 다시 카운트값이 8개 미만인지 여부가 검토되어 카운트값이 7개임을 확인하고, 다시 커패시턴스를 3 fF에서 2 fF로 감소시킨다(단계 G). 이후 카운트값이 8개인지 여부가 검토되어 카운트값이 8개임을 확인하고 포화 신호가 1임을 판단한다. 포화 신호가 1이므로 정상적인 교정이 이루어진 것이므로 커패시턴스를 2fF 유지하고 절차 종료한다.
도 14 및 도 15는 도 11에서 설명된 스테이지 별 지연 시간이 목표로 하는 지연 시간 보다 빨라 용량성 소자의 커패시턴스를 제1 값보다 큰 제3 값으로 변경하는 증가 모드를 보다 구체적으로 나타낸 일 실시예이다.
도 14를 참조하면, 먼저 포화 신호가 0으로 설정되고(S510), 커패시턴스를 제1 값보다 큰 제3 값으로 변경하는 단계(즉, 커패시턴스를 증가시키는 단계)가 수행된다(S520). 이후 다시 제1 신호 및 제2 신호에 기초하여 지연 스테이지의 통과 개수가 n인지 여부가 검토된다(S530). 여전히 지연 스테이지의 통과 개수가 n개인 경우, 커패시턴스 증가 단계가 반복된다.
커패시턴스 증가로 인해 지연 체인이 느려져 지연 스테이지의 통과 개수가 n개 미만이 되는 경우, 정상적인 교정이 이루어졌는지에 대한 검증 단계가 수행된다. 검증 단계 동안, 커패시턴스가 감소되고(S540), 다시 카운트값이 n개인지 여부가 검토된다(S550). 커패시턴스 감소로 인해 지연 체인이 빨라질 것이므로, 카운트값이 n개가 되어야 정상이다. 반대의 경우 교정에 오류가 생긴 것이므로 절차 중단한다. 절차 중단 이후 다시 교정 동작이 수행될 수 있다.
커패시턴스 감소로 인해 카운트값이 n개가 된 경우, 포화 신호가 m(m은 0 이상)인지 여부가 판단된다(S560). 포화 신호가 m 미만인 경우, 포화 신호의 값을 증가시키고(S570), 이후 검증 동작이 계속된다. 이를 위해 다시 커패시턴스를 증가시키고(S580), 카운트값이 n개 미만인지 여부가 검토된다(S590). 카운트값이 n개인 경우 절차 중단하고, 카운트값이 n개 미만인 경우 다시 커패시턴스 감소 및 카운트값 확인 단계가 수행된다. 포화 신호가 m인 경우, 정상적인 교정이 이루어진 것이므로 커패시턴스를 유지하고(S595), 절차 종료한다.
도 15를 참조하면, 먼저 포화 신호가 0으로 설정되고, 커패시턴스는 4 fF로 설정된 상태이다(단계 A'). 지연 스테이지의 통과 개수가 8개이므로, 커패시턴스 증가 단계가 수행되어 커패시턴스를 4 fF에서 5 fF로 변경한다(단계 B'). 지연 스테이지의 통과 개수가 여전히 8개이므로, 커패시턴스 증가 단계가 반복된다.
커패시턴스가 재차 증가되어 5 fF에서 6 fF로 변경된다(단계 C'). 지연 스테이지의 통과 개수가 여전히 8개이므로, 커패시턴스 증가 단계가 반복된다.
커패시턴스가 재차 증가되어 6 fF에서 7 fF로 변경된다(단계 D'). 지연 스테이지의 통과 개수가 7개로 8개 미만이 되었으므로, 검증 단계가 수행된다. 검증 단계 동안, 커패시턴스가 7 fF에서 6 fF로 감소되고(단계 E'), 다시 카운트값이 8개인지 여부가 검토된다.
커패시턴스 감소로 인해 지연 체인이 빨라져 카운트값이 8개가 되므로, 포화 신호가 m(본 실시예에서 m은 1)인지 여부가 판단된다. 현재 포화 신호가 0이므로, 포화 신호의 값을 1로 증가시킨 뒤 검증 동작이 계속된다.
검증 동작 동안, 다시 커패시턴스가 6 fF에서 7 fF로 증가된다(단계 F'). 이후 카운트값이 8개 미만인지 여부가 검토되며, 카운트값이 7개로 8개 미만이므로, 다시 커패시턴스를 7 fF에서 6 fF로 감소시킨다(단계 G'). 이후 카운트값이 8개인지 여부가 검토되어 카운트값이 8개임을 확인하고 포화 신호가 1임을 판단한다. 포화 신호가 1이므로 정상적인 교정이 이루어진 것이므로 커패시턴스를 6fF로 유지하고 절차 종료한다.
본 발명을 명확하게 이해시키기 위해 첨부한 도면의 각 부위의 형상은 예시적인 것으로 이해하여야 한다. 도시된 형상 외의 다양한 형상으로 변형될 수 있음에 주의하여야 할 것이다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (11)

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  6. 시간-디지털 변환기로서,
    위상 동기 회로;
    상기 위상 동기 회로에 의해 생성된 소정의 위상차를 갖는 제1 신호 및 제2 신호를 입력 받는 지연 체인; 및
    상기 지연 체인에 포함된 지연 스테이지들 사이에 배치된 용량성 소자를 포함하며,
    상기 위상 동기 회로는 상기 제1 신호, 상기 제1 신호와 90도 위상차를 갖는 상기 제2 신호, 상기 제1 신호와 180도 위상차를 갖는 제3 신호, 상기 제1 신호와 270도 위상차를 갖는 제4 신호를 생성하도록 구성되고,
    상기 지연 체인은,
    케스케이드 배치된 제1 지연 스테이지들 및 상기 제1 지연 스테이지들 사이에 연결된 제1 용량성 소자들을 포함하는 제1 지연 체인;
    케스케이드 배치된 제2 지연 스테이지들 및 상기 제2 지연 스테이지들 사이에 연결된 제2 용량성 소자들을 포함하는 제2 지연 체인;
    케스케이드 배치된 제3 지연 스테이지들 및 상기 제3 지연 스테이지들 사이에 연결된 제3 용량성 소자들을 포함하는 제3 지연 체인; 및
    케스케이드 배치된 제4 지연 스테이지들 및 상기 제4 지연 스테이지들 사이에 연결된 제4 용량성 소자들을 포함하는 제4 지연 체인을 포함하는, 시간-디지털 변환기.
  7. 청구항 6에 있어서,
    상기 시간-디지털 변환기는, 교정 모드 동안, 상기 제1 신호 및 상기 제2 신호를 상기 제1 지연 체인에 전달하고, 상기 제2 신호 및 상기 제3 신호를 상기 제2 지연 체인에 전달하며, 상기 제3 신호 및 상기 제4 신호를 상기 제3 지연 체인에 전달하고, 상기 제4 신호 및 상기 제1 신호를 상기 제4 지연 체인에 전달하도록 구성되는, 시간-디지털 변환기.
  8. 청구항 7에 있어서,
    상기 시간-디지털 변환기는, 일반 모드 동안, 기준 신호 및 상기 제2 신호를 상기 제1 지연 체인에 전달하고, 상기 기준 신호 및 제3 신호를 상기 제2 지연 체인에 전달하고, 상기 기준 신호 및 상기 제4 신호를 상기 제3 지연 체인에 전달하고, 상기 기준 신호 및 상기 제1 신호를 상기 제4 지연 체인에 전달하도록 구성되는, 시간-디지털 변환기.
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