TW201421908A - 延遲鏈之校正 - Google Patents

Abstract

本文介紹一種可校正延遲鏈，該可校正延遲鏈具有：延遲鏈，該延遲鏈具有複數個延遲級及調整電路系統，該電路系統經配置以回應於輸入值而使複數個延遲級中之每一者之延遲變動。校正電路系統經配置以校正延遲鏈之延遲。校正電路系統包括：校正控制電路系統，用於控制校正及將輸入值供應至調整電路系統；輸出選擇電路系統，該電路系統經配置以選擇來自沿延遲鏈之預定點的輸出；繞過路徑，用於繞過延遲鏈；數位比較器，該數位比較器經配置以比較來自延遲鏈之輸出與來自繞過路徑之輸出；及類比比較器，該類比比較器經配置以比較來自延遲鏈之輸出與來自繞過路徑之輸出。校正控制電路系統經配置以控制輸出選擇電路系統以將來自延遲鏈上之一點之訊號輸出至數位比較器，及按第一速率向第一方向變更進入調整電路系統之輸入值，直至偵測到數位比較器值之輸出值變更。校正控制電路系統經配置以回應於偵測到的數位比較器之輸出值變更，以控制輸出選擇電路系統以將來自延遲鏈上之又一點之訊號輸出至類比比較器，及按第二速率向第二方向變更輸入值，該變更自由該輸入值決定之值開始，數位比較器之輸出值曾變更值至此決定之值，第二速率低於第一速率，自類比比較器輸出之值變更指示提供已校正延遲之輸入值。

Description

延遲鏈之校正

本技術領域係關於資料處理設備，且特定而言係關於用於延遲時鐘信號之延遲路徑的校正，以便將時鐘訊號偏移預定相位。

在諸多資料處理系統中，可能需要相位對準兩個訊號，或該等兩個訊號之間需要存在預定相位差。例如，在雙倍資料速率實體層DDR PHY(double date rate physical layer；DDR PHY)中，需要將時鐘輸入偏移360°及偏移90°以便於有效進行資料擷取。

在該等系統中，藉由使用延遲鎖相迴路DLL(delay locked loop；DLL)將時鐘訊號延遲預定量而提供相位差。DLL中之延遲係由排列在一鏈上之多個基本延遲級而提供，整個鏈上的延遲經設定為一個時鐘週期。延遲鏈之設計可來源於互補金氧半導體CMOS(complementary metal oxide semiconductor；CMOS)或電流模態邏輯CML(current-mode logic；CML)樣式之反相器，一般而言，CML級比CMOS更佳，因為CML級顯示更佳的電源雜訊抗擾性。由於該等CML級 之延遲因程序、電壓及溫度PVT(process,voltage and temperature；PVT)而不同，因此需要進行校正以使延遲在該等不同PVT下保持恆定或近似恆定。CML級內之諸如二元加權電容負載或電阻負載之調整裝置可用以調整延遲。

在先前技術之裝置中，通過鏈之時鐘訊號與通過繞過線路之時鐘訊號之間的相位差已在校正期間使用類比比較器而經比較。依據先前技術之類比比較器如第1a圖及第1b圖(即顯示訊號之時序圖)所示。

在第1a圖之類比比較器中存在兩個輸入，該等兩個輸入接收以下訊號：一個Output1，該輸出為延遲鏈之輸出；及另一個Output2，該輸出為來自繞過路徑之輸出。該等訊號經傳遞至互斥OR閘12，該閘產生可指示該等值是相同還是不同之訊號Y及Y之反相值訊號YB。

隨後，將該等訊號Y、YB輸入平均電路14，該電路形成該等值之平均值。隨後，使用比較器16完成比較。平均電路14之存在是用以預防或至少阻礙由於抖動而導致錯誤結果。類比比較器係一種比較訊號之準確方式，但由於求平均值及需要允許訊號安定，該比較器執行每一比較之耗時較久。

請參看第1b圖，在訊號近似對準之情況下，輸出Y在極少時間內為正，然而輸出YB則在很多時間內為正。由此，YB之平均值遠遠大於Y之平均值。當該等訊號異相時，此相位差減少直至在90°之相位差時，該等訊號交叉，且Y之平均值開始變得大於YB之平均值。因此，此類比比較器提供 偵測四分之一相變更(即90°或270°之相位變更)之極佳方式。此類比比較器不能用以偵測任何其他相位變更。

由此，在先前技術之裝置中，在需要進行360°之相位變更之情況下，將自延遲鏈之長度的四分之一處取得一輸出訊號，且類比比較器用以決定該訊號何時異相90°。隨後，假設整個延遲鏈具有4倍於此異相之延遲，即360°。倘若在延遲級正確匹配之情況下，上述此情況可以接受。

為使類比比較器10能夠產生準確結果，每次讀取需要約500奈秒之時間。此時間為較長時間，且使校正成為耗時很久的程序。因此，在先前技術之裝置中，初始時對延遲級之調整幅度較大且發現粗略估計值，此時，圍繞此點再次執行較小幅度之校正。

需要能夠在較少時間內進行準確校正。

本發明之第一態樣提供一種可校正延遲鏈，該可校正延遲鏈包括：延遲鏈，該延遲鏈包括複數個延遲級及調整電路系統，該調整電路系統經配置以回應於輸入值而使該等複數個延遲級中每一者之延遲變動；及校正電路系統，該校正電路系統經配置以校正該延遲鏈之延遲，其中，該校正電路系統包括：校正控制電路系統，該校正控制電路系統用於控制該校正及將該輸入值供應至該調整電路系統；輸出選擇電路系統，該輸出選擇電路系統經配置以 選擇來自沿該延遲鏈之預定點之輸出；繞過路徑，該繞過路徑用於繞過該延遲鏈；數位比較器，該數位比較器經配置以比較來自該延遲鏈之輸出與來自該繞過路徑之輸出；類比比較器，該類比比較器經配置以比較來自該延遲鏈之輸出與來自該繞過路徑之輸出；其中該校正控制電路系統經配置以控制該輸出選擇電路系統以將來自該延遲鏈上之一點之訊號輸出至該數位比較器，及按照第一速率向第一方向變更進入該調整電路系統之該輸入值，直至偵測到該數位比較器值之輸出值發生變更；該校正控制電路系統經配置以回應於偵測到的該數位比較器之該輸出值變更，以控制該輸出選擇電路系統以將來自該延遲鏈上之另一點之訊號輸出至該類比比較器，及按照第二速率向第二方向變更該輸入值，該變更從由該輸入值決定之值開始，該數位比較器之輸出值在該決定之值處變更值，該第二速率低於該第一速率，自該類比比較器輸出之值的變更指示提供已校正延遲之輸入值。

本文所描述之技術認為，儘管類比比較器提供了發現四分之一相位延遲之準確方式，但待執行的每一比較所需要的時間很長，從而導致耗時很久的校正。該技術亦認為，數位比較器對輸入訊號位準之差回應迅速，因此，就此點而言，儘管準確性低於類比比較器，但數位比較器執行比較之速率可遠遠高於類比比較器。因此，如若使用數位比較器，則可執行更為迅速之校正。而且，如若使用數位比較器以提 供所需延遲之粗略估計值，及使用類比比較器以比較此點處或此點之鄰近點處之輸出訊號以發現準確的校正值，則無需損失準確性。

以此方式，可在不損失任何準確性之情況下執行校正，且該校正遠比僅使用類比之校正更為迅速。

儘管類比比較器可具有眾多形式，但在一些實施例中，該類比比較器包括：電路系統，該電路系統用於提供指示該等兩個輸出訊號何時具有相同值之訊號及指示該等兩個輸出訊號何時具有不同值之訊號；及平均電路系統，該電路系統經配置以求該等兩個訊號在一段時間之內的平均值；該類比比較器比較該等兩個已平均之訊號，及偵測該等兩個已平均訊號中之較大者變為該兩個已平均之訊號中之較小者時所在之點，使得該類比比較器電路系統經配置以偵測該等輸出訊號之間的四分之一相位差。

類比比較器在比較平均訊號時效果良好，因為訊號上的任何抖動皆可被平均除去。然而，如若在此情況下，則該等類比比較器一般而言僅能比較彼此異步達四分之一相位之訊號。此情況意謂著如若需要滿相延遲，則利用類比電路系統校正該延遲僅能校正90°或270°點，且必須假設鏈為均勻的。一般而言，延遲鏈經設計為均勻的，但將存在一些不均勻性。

在一些實施例中，該類比比較器包括：互斥OR電路系統，用於對兩個輸出共同進行互斥OR操作；及反相器，用於產生該互斥OR輸出之反相值； 平均電路系統，用於產生該互斥OR輸出之平均值及該互斥OR輸出之該反相值之平均值；及比較器，用於比較該等兩個平均值及指示該等兩個平均值中之較小者何時變為較大者。

在一些實施例中，該數位比較器經配置以決定該延遲鏈之輸出何時具有與該繞過路徑之輸出不同之值，以使得該數位比較器之輸出值變更指示該等兩個輸出之間的360°之相位差或整個時鐘週期之相位差。

數位比較器可用以偵測訊號位準差。因此，數位比較器可用以偵測360°之相位差，此相位差是例如在延遲鎖相迴路中常需要之相位差。

在一些實施例中，該輸出選擇電路系統經配置以將來自該延遲鏈之端部之訊號輸出至該數位比較器，及自沿該延遲鏈全長之四分之三處之點輸出訊號至該類比比較器，該數位比較器回應於該輸出訊號已延遲整個時鐘週期而變更值，及該類比比較器回應於該輸出訊號已延遲時鐘週期之四分之三而變更值，以使得該延遲鏈之該已校正延遲為整個時鐘週期延遲。

如上所述，數位比較器經充分調適以偵測延遲360°或整個時鐘週期之訊號，而類比比較器則經充分調適以偵測延遲時鐘週期之四分之一之異相訊號。因此，最好由類比比較器比較來自沿延遲鏈全長之四分之三處之訊號與來自延遲鏈之端部之數位比較器，使得類比比較器及數位比較器皆偵測到近似相同之相位差。自沿鏈全長之四分之三處取得訊 號，而非自沿鏈全長四分之一處取得訊號，意謂著延遲鏈之更多部分用於量測中，使得減少鏈中之任何不均勻性對結果之影響。

在一些實施例中，該數位比較器為正反器，及在一些情況下為D型正反器，及校正控制電路系統經配置以偵測該D型正反器之該輸出，該輸出自一變更至零，指示該等兩個訊號移至對準。

數位比較器可具有眾多形式，該數位比較器可為正反器，及在一些情況下為D型正反器。當輸入訊號變更值時，正反器將變更值，此舉將為校正控制電路系統提供優良指示訊號。在校正控制電路系統正在尋找360°相位變更之情況下，則該電路系統將偵測D型正反器之輸出何時自1變更至0，此情況將指示兩個訊號正在移至對準。

在一些實施例中，第一方向及第二方向可為不同方向，而在其他實施例中，第一方向及第二方向可為相同方向。

當在類比比較期間決定是否繼續在與數位比較期間相同之方向上變更值時，需要知曉數位比較是否為過高估計或過低估計，因為此將指示實際對準點位於何處。如若不知曉，則比起使用偵測值，不如可使用已經變更以確保為低估值或高估值之偵測值。實際上，如若認為數位比較過早發生，則第二方向應與第一方向相同；而如若認為數位比較過晚發生，則第二方向應為相反方向。

在一些實施例中，該校正控制電路系統經配置以在控制該輸出選擇電路系統以向該類比比較器輸出值之前執行 驗證步驟，該驗證步驟用於驗證該數位比較器之該輸出值變更係歸因於輸出訊號差，而非歸因於該等輸出訊號中之一者上之抖動，該驗證步驟包括：在該第一方向上進一步使該輸入值變動預定量，及決定該數位比較器是否繼續輸出該已變更輸出值，如若該數位比較器繼續輸出該已變更輸出值，則該校正控制電路系統決定該偵測到的輸出值變更係歸因於輸出訊號差，並繼續控制該輸出選擇電路系統以向該類比比較器輸出值。

最好用校正控制電路系統驗證由數位比較器提供之粗略估計值。數位比較器比較兩個訊號及指示該兩者中之一者何時相對於另一者而變更。該等訊號中之一者上之抖動可能觸發數位比較器以變更及產生錯誤正值(false positive)。為避免自與所需相位延遲並不鄰近之點處執行類比比較，最好在由數位比較器對訊號變更進行偵測之後隨即執行驗證步驟。在驗證步驟中，輸入值可遞增預定量，且如若數位比較器之輸出並未從進行偵測時所輸出的值變更，則粗略估計值經判定為正確，及此輸入值可用作類比比較之起始值。然而，如若此數位比較器之輸出變更，則粗略估計值為錯誤正值，且應被丟棄。

在一些實施例中，該校正控制電路系統經配置以回應於該數位比較器在該驗證步驟期間不繼續輸出該已變更輸出值以繼續在該第一方向增大該輸入值，直至偵測到又一輸出值變更，及針對該又一輸出值變更執行該驗證步驟。

在驗證步驟指示錯誤正值之情況下，則數位比較器 繼續檢查其兩個輸入訊號，而變更了輸入值及因此變更了延遲，直至發現新正值，此時再次執行驗證步驟。

在一些實施例中，該輸入值在該驗證步驟中所增大之該預定量係經選擇以用於變更該延遲鏈中之延遲比預測抖動脈衝更長之時間量。

為使驗證步驟能夠可靠地酌減歸因於抖動之錯誤正值，輸入值所增大之預定量應比抖動訊號的預測持續時間更長，使得如若正值歸因於抖動，則在進行新量測時，抖動應不再存在於訊號上。

儘管輸出選擇電路系統可包括眾多元件，但在一些實施例中，該電路系統包括多工器。同樣，所使用之調整電路系統將依據延遲級之類型而定，但在一些實施例中，延遲級係由電流模態邏輯CML(current-mode logic；CML)所組成，且調整電路系統包括二元加權電容或電阻負載電路系統。

在一些實施例中，可校正延遲鏈包括4n個延遲級，其中，n為整數，且其中，該數位比較器在4n個延遲級之後比較來自該延遲鏈之輸出，該輸出位於該延遲鏈之端部，且該類比比較器在3n個延遲級之後比較來自該延遲鏈之輸出。

在類比比較器尋找異相為四分之一週期之訊號而數位比較器尋找異相為整個週期之訊號之情況下，需要在類比比較中可自延遲鏈之長度的四分之三處取得訊號。在此種情況下，延遲鏈中之延遲級的數目最好能由四整除。儘管可在剛好n個級後取得異相為四分之一週期的訊號，但自3n個級後取得該訊號意謂著延遲鏈中之更多部分用於比較中，且此 舉減少由於不同延遲級之間的差而導致之誤差。

在一些實施例中，該校正控制訊號經配置以分步驟變更該輸入值，及將該輸入值保持在每一值處，此保持時間在該類比比較期間比在該數位比較期間長至少十倍。

數位比較器進行比較之速率可遠遠高於類比比較，由此，校正控制電路系統需要將輸入值保持在穩態更短的時間。一般而言，輸入值之保持時間至少為類比訊號之輸入值的保持時間的十分之一，及在一些實施例中為五十分之一。

第二態樣提供一種延遲鎖相迴路，該迴路包括依據第一態樣之延遲鏈。

儘管延遲鏈可用在眾多需要經校正之延遲的裝置中，但延遲鏈尤為適合於延遲鎖相迴路，該延鎖相迴路經設計以產生彼此之間存在一定的相位差之時鐘訊號。

第三態樣提供一種校正延遲鏈之方法，該延遲鏈包括複數個級及調整電路系統，該電路系統經配置以回應於輸入值而使該等複數個延遲級中之每一者之延遲變動；該方法包括以下步驟：自該延遲鏈上之一點輸出訊號至數位比較器；自不通過該延遲鏈之繞過路徑輸出訊號至該數位比較器；按第一速率向第一方向變動進入該調整電路系統之輸入值，直至偵測到該數位比較器值之輸出值變更；自該延遲鏈上之又一點輸出訊號至類比比較器；自不通過該延遲鏈之繞過路徑輸出訊號至該類比比 較器；按第二速率向第二方向變動該輸入值，該變動自由該值所決定之值開始，該數位比較器之輸出值曾更改值為此決定之值，該第二速率低於該第一速率，直至偵測到自該類比比較器輸出之值的變更；將產生該輸出值變更之該等輸入值用作該延遲鏈之校正值。

本發明之第四態樣提供可校正延遲鏈，該延遲鏈包括：延遲鏈，該延遲鏈包括複數個延遲手段及調整手段以用於回應於輸入值而使該等複數個延遲手段中之每一者之延遲變動；及校正手段，用於校正該延遲鏈之延遲，其中，該校正手段包括：校正控制手段，用於控制該校正及將該輸入值供應至該調整電路系統；輸出選擇手段，用於選擇來自沿該延遲鏈之預定點之輸出；繞過手段，用於繞過該延遲鏈；數位比較手段，用於比較來自該延遲鏈之輸出與該繞過手段之輸出；類比比較手段，用於比較兩個輸出訊號，其中一輸出訊號來自該延遲鏈及另一輸出訊號來自該繞過手段；其中該校正控制手段係用於控制該輸出選擇手段以將來 自該延遲鏈上之一點之訊號輸出至該數位比較手段，及用於按第一速率變更進入該調整手段之輸入值，直至偵測到該數位比較手段之輸出值的變更；該校正控制手段係用於回應於該數位比較手段之該偵測到的輸出以控制該輸出選擇手段以將來自該延遲鏈上之又一點之訊號輸出至該類比比較手段，及按第二速率變更該輸入值，該變更自該輸入值所決定之值開始，該數位比較手段之輸出值曾變更值為此決定之值，該第二速率低於該第一速率，來自該類比比較手段之輸出值變更指示提供已校正延遲之輸入值。

本發明之上述及其他目標、特徵及優勢將根據下文中對說明性實施例之詳細描述而顯而易見，結合附圖閱讀該詳細說明。

10‧‧‧類比比較器

12‧‧‧互斥OR閘

14‧‧‧平均電路

16‧‧‧比較器

20‧‧‧可校正延遲鏈

30‧‧‧延遲鏈

32‧‧‧級

33‧‧‧繞過路徑

35‧‧‧多工器

37‧‧‧虛設多工器

40‧‧‧輸入值

50‧‧‧校正控制電路系統

60‧‧‧數位比較器

70‧‧‧類比比較器

80‧‧‧選擇電路系統

第1a圖顯示依據先前技術之一實施例之類比比較電路；第1b圖顯示波形，該等波形繪示藉由第1a圖之類比比較器比較電路所形成之校正；第2圖顯示依據本發明之一實施例之延遲鏈及用於校正該延遲鏈之校正電路3；第3a圖及第3b圖顯示依據本發明之一實施例之延遲鏈及校正電路系統之替代性實施例；第4a圖及第4b圖顯示數位校正期間之第3a圖及第3b圖之電路； 第5圖顯示數位校正期間之波形；第6圖更詳細地顯示由於第4a圖及第4b圖之電路之D型正反器之調定時間存在不確定性而產生之相位誤差；第7a圖及第7b圖顯示類比比較期間第4a圖及第4b圖之電路；第8圖顯示類比校正期間之電路波形；及第9圖顯示流程圖，該流程圖圖示依據本技術之一實施例之方法中的步驟。

第2圖顯示依據本發明之實施例之可校正延遲鏈20。可校正延遲鏈包括由個別級32所構成之延遲鏈30。該等級內具有可調整電路系統，該電路系統將級之延遲作為所輸入之控制值變更為級變更。此調整電路系統可為可變電阻或電容負載，例如，二元加權電容/電阻負載。控制值為由校正控制電路系統50所產生之輸入值40。校正控制電路系統50增大或減小輸入值以增大或減小延遲鏈所見之延遲。

可校正延遲鏈亦具有多工器35，該多工器可選擇來自延遲鏈中之級之一者之輸出，及將此輸出傳遞至選擇電路系統80，該電路系統將接收到之輸出傳輸至類比比較器70或數位比較器60。校正控制電路系統50控制用於多工器35及選擇電路系統80之選擇訊號。

在此實施例中，數位比較器比較來自延遲鏈之端部之輸出訊號O_4n與未通過延遲鏈但經由繞過路徑33發送之輸出訊號Output2。類比比較器70比較來自沿延遲鏈全長之四 分之三處的輸出，即輸出O_3n，與來自繞過路徑33之輸出，即輸出Output2。繞過路徑33應反射通過延遲鏈之路徑，但該路徑中之延遲鏈部分則除外，使得任何相位差皆歸因於延遲鏈且因此而可被控制。因此，繞過路徑上有一虛設多工器37，該虛設多工器與多工器35匹配及向通過該虛設多工器之時鐘訊號提供類似之延遲。

如前文所述，來自繞過路徑及延遲鏈之兩個輸出訊號被發送至類比比較器還是數位比較器係由選擇電路系統80控制，該電路系統係由來自校正控制電路系統50之訊號控制。

在操作中，當校正控制電路系統50校正延遲鏈以獲取360°之相位偏移時，該電路系統在初始時調整輸入值40及利用多工器35選擇位於延遲鏈30之端部之輸出O_4n，從而經由選擇電路系統80將此輸出訊號發送至數位比較器60。在輸入值40增大且延遲隨之增大時，數位比較器60將比較來自繞過路徑之輸出與來自延遲鏈之端部之輸出。在正在進行數位比較時，由於數位比較器60可極為快速地進行比較，因此輸入值之變更速率可高達10奈秒之數量級。

在某點處，自數位比較器60輸出之數位旗標將指示未對準之訊號已再次對準。當兩個上升邊緣或兩個下降邊緣大約在同時出現時，數位比較器60將觸發數位旗標以變更值。

隨後，校正控制電路系統50知曉此點處之兩個訊號中具有約360°之相位偏移。隨後，該電路系統將選擇訊號轉移至多工器35以將來自沿延遲鏈全長之四分之三處之輸出訊號輸出至Output1，該輸出訊號為O_3n，且此輸出訊號將與來 自繞過路徑之輸出一起由選擇電路系統80輸出至類比比較器70。類比比較器將比較該等訊號及發現何時存在四分之三之相位偏移。類比比較器將開始使用當數位比較器設定數位旗標時所使用之輸入值，並將繼續增大該等值以增大延遲，或將逐漸減少該等值直至到達第1b圖中所示之交叉點。此時，類比比較器將決定已經校正系統，及將用以產生此延遲之輸入值40儲存為已校正值。由於類比比較器70進行比較所耗時間遠遠長於數位比較器60，因此，輸入值將以更緩慢之速率變更，使得每一比較耗時約500奈秒。

應注意，藉由自沿延遲鏈全長之四分之三處取值，而非如同先前技術自沿延遲鏈全長之四分之一處取值，延遲鏈之前四分之三部分中之任何不均勻性將算入校正之內，且將不影響結果。此舉顯然比僅算入前四分之一部分之情況更佳。在一些實施例中，一旦設定數位旗標，並不會立即停止，而是校正控制電路系統將控制輸入值增大一定量。此量將經選擇使得延遲增大至超越被認作對於抖動訊號而言之合理長度。隨後，數位比較器之輸出經再次檢查以檢查確保數位旗標仍被設定且尚未變更值。如若此檢查決定該數位旗標尚未變更值，則決定時鐘訊號已對準，並從導致設定數位旗標之輸入值執行類比比較。

儘管如此，如若增大輸入值一定量提供不同數位旗標輸出，則決定數位旗標不指示訊號約為360°異相，但提供對該等訊號中之一者上之抖動的指示。隨後，校正程序繼續執行，其中，輸入值以特定速率遞增，直至兩個訊號之數位 旗標訊號再次對準。此時，可再次執行抖動測試，及在抖動測試確定未因抖動而設定旗標時，則可執行類比比較。

如上所述，由於每一數位比較可以極快速率執行，因此輸入值可以較快速率增大，因為在數位比較中不需要使訊號在步驟之間保持穩態較長時間。當執行類比比較時，輸入值訊號之每一遞增需要保持穩態達一段時間，而類比比較器則安定以便獲取準確結果。數位遞增之典型延遲步長具有10奈秒之數量級，而類比步長則需要500奈秒之延遲。

第3a圖及第3b圖示意性地顯示主延遲鎖相迴路DLL(delay locked loop；DLL)，該迴路具有依據本發明之一實施例之延遲鏈。來自第3a圖之Output1及Output2之訊號被發送至第3b圖之Output1及Output2，此實施例中之延遲鏈30具有16個級，因此，多工器35具有16個輸入，多工器在該等輸入之間進行選擇。每一延遲級為受9位元PVT控制之延遲級，9位元輸入值經變動以調整每一級之延遲。9位元PVT值用以提供360°延遲偏移，以便獲得一輸入頻率，該輸入頻率之跨PVT範圍為自400兆赫茲至1067兆赫茲。16：1之多工器用以選擇來自延遲鏈之不同部分之訊號及因此選擇具有不同相位偏移之訊號。該等不同級應高度匹配以實現佈局寄生，使得在選擇來自端部之訊號提供360°之相位延遲之情況下，選擇來自沿延遲鏈全長之例如四分之一處之訊號應提供90°之相位延遲。

在延遲路徑中，在輸入之前有一單端至差動轉換器，及在輸出之前有一差動至單端轉換器。因此，繞過路徑 33之上亦具有該等裝置及虛設多工器，使得路徑之間的任何延遲差僅歸因於延遲鏈30。

此實施例中之數位比較器60為D型正反器，而類比比較器70則類似於先前技術之類比比較器，且包括互斥或(XOR)閘、平均電路系統及比較器。此圖未顯示控制PVT訊號及多工器之選擇訊號之校正控制電路系統，但此電路系統之操作方式與第2圖中之電路相同，即控制多工器之選擇訊號、該等訊號被發送至類比比較器或數位比較器中之何者，及由校正控制電路系統使用有限狀態機而進行之PVT位元遞增及遞減。

進行校正之後，隨後裝置作為延遲鎖相迴路DLL操作，將PVT位元設定為在校正期間決定之值以產生所需之相位延遲。此DLL被稱作主DLL，因為該DLL中具有校正電路系統。PVT位元之已校正值可用在從屬DLL中，該等從屬DLL由相同元件所形成，但不具有校正電路系統。以此方式，來自一個DLL之已校正結果可用在其他從屬DLL中。如前所述，延遲級務必在DLL內高度匹配；及同樣，如若將針對一個DLL計算校正值及用在數個DLL中，則不同DLL務必由相同元件以相同方式形成。

第4a圖及第4b圖顯示校正之數位比較階段期間第3a圖及第3b圖之電路系統，第4a圖中來自Output1及Output2之訊號再次被發送至第4b圖之Output1及Output2。在此期間，來自第16個延遲級之輸出由多工器35選中並被輸出至Output1。此輸出被輸入數位比較器之D型正反器60，且監測 數位旗標。PVT位元藉由受校正控制電路系統(未圖示)控制之有限狀態機而遞增，及延遲級之延遲逐漸增大。由此，延遲了Output1之上升邊緣，因而更靠近Output2之上升邊緣。當Output1之上升邊緣靠近Output2之上升邊緣，即處於D型正反器之調定時間內時，由正反器輸出之數位旗標自1切換至0。由於數位比較器60可極為迅速地進行比較，因此有限狀態機可每10奈秒遞增一次，且因此，步長為1之遞增是可以接受的。當數位旗標切換時，此指示Output1及Output2已變得至少粗略對準，即該等兩個裝置之上升邊緣皆處於彼此之預定時間內。有限狀態機在此點處停止遞增PVT碼，且延遲鏈經校正為輸入時鐘之一個週期之近似延遲。

第5圖顯示數位比較期間第4圖之電路的時鐘訊號。在初始時，該等訊號幾乎為對準的，PVT碼逐漸增大，且Output1之時鐘訊號經延遲，由此，該等兩個訊號彼此移動異相，且當該等兩個訊號之異相超過180°時，數位旗標變為1。當數位旗標自1變為0時，數位校正完成，指示該等兩個訊號將要移回同相，且上升邊緣在此點處對準。

由於D型正反器之調定時間，該結果並不非常準確。第6圖圖示此問題，及顯示D型正反器將如何由於正反器之調定時間之不確定性而具有相位誤差。此誤差將藉由在之後執行之類比校正而修正。另一誤差來源可歸因於訊號中之一者上之抖動。為避免此誤差產生錯誤結果，並不立即切換至類比校正，而是由數位旗標指示對準，在一些實施例中，輸入之PVT值增大一設定量，並進一步讀數以檢查確保數位 旗標保持在0值且並未切換回1。如果數位旗標保持不變，則該變更並非歸因於抖動，且可繼續進行類比校正。

第7a圖及第7b圖顯示類比校正期間第3a圖及第3b圖之電路系統，第7a圖中來自Output1及Output2之訊號再次被發送至第7b圖中之Output1及Output2。在類比比較期間，多工器35選擇來自第十二級之輸出，第十二級即為沿延遲鏈全長之四分之三，亦即在該輸出具有360°相位偏移之情況下，應具有270°相位偏移之級。

此輸出被輸入類比比較器70，在該類比比較器中，來自沿延遲鏈全長之四分之三處之訊號及來自繞過路徑之訊號得以比較。在類比校正期間，有限狀態機取得在數位校正結束時所獲取之PVT碼，且使該PVT碼遞增或遞減，直至類比旗標翻轉有限狀態機之輸出。在吾人正獲取位於270°相位變更點，即位於沿延遲鏈全長之四分之三處之輸出，及吾人正在此情況下使PVT值遞增及增大延遲之時，吾人正尋找比較器以將比較器輸出自0翻轉至1，此操作如第8圖所示。

第8圖顯示第7a圖及第7b圖之訊號之時序圖。類比比較器70內之平均電路系統將對於輸出Y訊號不相同的時間量進行平均，及對於輸出YB訊號相同之時間量進行平均。因此，在初始時，當此實例中之訊號異相時，Y之平均值遠遠大於YB之平均值。隨著延遲變更，延遲逐漸合併直至交叉點，該點即為最終之校正點。

應注意，如若對數位比較中之誤差是否原本可導致旗標過早或過晚設定具有一定瞭解，則可使用來自數位校正 之輸入值，及向所需方向調整PVT值。或者，與數位校正期間所偵測到的值近似但比其略大或略小之PVT值可用作起始點，以便知曉應向哪一方向變更該等值。

應注意，在如第8圖及第1b圖中之圖所示比較Y之平均值與反相Y之平均值(即YB)時，比較有所不同。此事實係由於在兩種情況下皆增大延遲值，由此，在第1b圖之90°相位變更中，該等兩個訊號在大部分時間內相同，並隨著相位變更超過90°改變為在大部分時間內不同。如若相位變更開始時為270°，並在隨後超過該270°，則該等兩個訊號在大部分時間內不同，並改變為在大部分時間內相同。然而，如若要執行比較，該比較從超過270°改變至270°且減少延遲，則將自大部分時間內相同而改變為在大部分時間內不同。

第9圖顯示一流程圖，該圖圖示依據本發明之一實施例之一種方法中之步驟。在第一步驟中，來自延遲鏈之端部之輸出訊號與繞過訊號被輸入數位比較器。隨後，進入延遲鏈之輸入值經遞增，並由此決定數位比較器之輸出是否已變更。如若該輸出尚未變更，則進入延遲鏈之輸入值經再次遞增，且重複該等步驟直至數位比較器之輸出發生變更。

此時，輸入值增大預定量，且檢查數位比較器之輸出以查看該輸出是否再次變更。如若再次變更，則進入延遲變更之輸入值自此新值開始遞增，且再次執行用於決定數位比較器之輸出何時切換值之步驟。此係由於如若數位比較器之輸出回應於增長此預訂量而再次變更，則原始變更並不歸因於變得對準之訊號，而歸因於該等訊號中之一者上之抖動。

一旦已經決定數位比較器中之穩態變更，則輸入值經設定為當數位比較器變更時該輸入值曾所設定之值。應注意，在一些情況中，可將輸入值設定為一值，該值略高於或略低於當數位比較器變更時之值，且可根據系統及數位比較器而選擇該值。數位比較器可能不在該等訊號對準之確切時間進行切換，但可具有一些偏斜以便該等數位比較器較早或較晚切換。如若瞭解此點，則隨後被輸入類比系統之輸入值可經相應調整，以減少在類比比較中對準所需之步驟數目，及知曉是否遞減或遞增輸入值。

隨後，將來自延遲鏈之長度之四分之三處之輸出訊號與繞過訊號一起輸入類比比較器，及依據環境而決定是遞增還是遞減此輸出訊號直至類比比較器之輸出已變更值。是遞增還是遞減該值可依據由數位比較器所決定之初始輸入值而定。如前所述，數位比較器大約在訊號異相為360°且因此而再次對準之時進行切換。然而，數位比較器可具有一些偏斜，由此，數位比較器可在距離此點某一距離處進行切換，如若知曉數位比較器將位於該點之哪一側，則可決定是遞增還是遞減。

一旦類比比較器切換值，則此舉指示兩個訊號異相270°，即沿延遲鏈全長之四分之三，因此，此為已到達校正點之指示。類比比較遠比數位比較準確，但每一類比比較之安定需耗時，使得需要使得輸入值增大或減少之速率更為緩慢。因此，利用數位比較器找到鄰近於切換點之初始點，且使用類比比較器以產生準確結果。由類比比較決定之結果輸 出為已校正值。

儘管本文已以參考附圖之方式詳細描述說明性實施例，但應理解，申請專利範圍並不限定於彼等精確之實施例，且可由熟悉該項技術者在不脫離所附申請專利範圍之範疇及精神之前提下，對彼等實施例進行各種更改及潤飾。例如，可將以下從屬請求項之特徵與獨立請求項之特徵進行各種組合。

20‧‧‧可校正延遲鏈

32‧‧‧級

33‧‧‧繞過路徑

35‧‧‧多工器

37‧‧‧虛設多工器

40‧‧‧輸入值

50‧‧‧校正控制電路系統

60‧‧‧數位比較器

70‧‧‧類比比較器

Claims (20)

1. 一種可校正延遲鏈，該可校正延遲鏈包括：一延遲鏈，該延遲鏈包括複數個延遲級及調整電路系統，該調整電路系統經配置以回應於一輸出值而使該等複數個延遲級中每一者之一延遲變動；及校正電路系統，該校正電路系統經配置以校正該延遲鏈之一延遲，其中，該校正電路系統包括：校正控制電路系統，該校正控制電路系統用於控制該校正及將該輸入值供應至該調整電路系統；輸出選擇電路系統，該輸出選擇電路系統經配置以選擇來自沿該延遲鏈之一預定點之一輸出；一繞過路徑，該繞過路徑用於繞過該延遲鏈；一數位比較器，該數位比較器經配置以比較來自該延遲鏈之一輸出與來自該繞過路徑之一輸出；一類比比較器，該類比比較器經配置以比較來自該延遲鏈之一輸出與來自該繞過路徑之一輸出；其中該校正控制電路系統經配置以控制該輸出選擇電路系統以將來自該延遲鏈上之一點之一訊號輸出至該數位比較器，及按照一第一速率向一第一方向變更進入該調整電路系統之該輸入值，直至偵測到該數位比較器值之一輸出值發生一變更；該校正控制電路系統經配置以回應於偵測到的該數位比較器之該輸出值變更，以控制該輸出選擇電路系統以將來自該延遲鏈上之另一點之一訊號輸出至該類比比較器，及按照 一第二速率向一第二方向變更該輸入值，該變更從由該輸入值決定之一值開始，該數位比較器之輸出值曾更改值為該決定之值，該第二速率低於該第一速率，自該類比比較器輸出之值的一變更指示提供一已校正延遲之一輸入值。
2. 如請求項1所述之可校正延遲鏈，其中，該類比比較器包括：電路系統，該電路系統用於提供指示該等兩個輸出何時具有一相同值之一訊號及指示該等兩個輸出何時具有不同值之一訊號；及一平均電路系統，該電路系統經配置以求該等兩個訊號在一段時間之內之平均值；該類比比較器比較該等兩個已平均之訊號，及偵測該等兩個已平均訊號中之一較大者變為該兩個已平均訊號中之一較小者時所在之一點，使得該類比比較器電路系統經配置以偵測該等輸出訊號之間的一四分之一相位差。
3. 如請求項2所述之可校正延遲鏈，其中，該類比比較器包括：互斥OR電路系統，用於對該等兩個輸出共同進行互斥OR操作；及一反相器，用於產生該互斥OR輸出之一反相值；平均電路系統，用於產生該互斥OR輸出之一平均值及該互斥OR輸出之該反相值之一平均值；及一比較器，用於比較該等兩個平均值及指示該等兩個平均值中之一較小者何時變為一較大者。
4. 如請求項1所述之可校正延遲鏈，其中，該數位比較器經配置以決定該延遲鏈之一輸出何時具有與該繞過路徑之一輸出不同之一值，以使得該數位比較器之一輸出值變更指示該等兩個輸出之間之一360°之相位差或一整個時鐘週期相位差。
5. 如請求項1所述之可校正延遲鏈，其中，該輸出選擇電路系統經配置以將來自該延遲鏈之一端部之一訊號輸出至該數位比較器，及自沿該延遲鏈全長之四分之三處之一點輸出一訊號至該類比比較器，該數位比較器回應於該輸出訊號已延遲一整個時鐘週期而變更值，及該類比比較器回應於該輸出訊號已延遲一時鐘週期之四分之三而變更值，以使得該延遲鏈之該已校正延遲為一整個時鐘週期延遲。
6. 如請求項1所述之可校正延遲鏈，其中，該數位比較器為一正反器。
7. 如請求項6所述之可校正延遲鏈，其中，該數位比較器為一D型正反器，且校正控制電路系統經配置以偵測該D型正反器之該輸出自一變更至零，指示該等兩個訊號移至對準。
8. 如請求項1所述之可校正延遲鏈，其中，該第一方向及該第二方向為相同方向。
9. 如請求項1所述之可校正延遲鏈，其中，該校正控制電路系統經配置以在控制該輸出選擇電路系統以向該類比比較器輸出一值之前執行一驗證步驟，該驗證步驟驗證該數位比較器之該輸出值變更係歸因於一輸出訊號差，而非歸因於該等輸出訊號中之一者上之抖動，該驗證步驟包括：在該第一方向上進一步使該輸入值變動一預定量，及決定該數位比較器是否繼續輸出該已變更輸出值，如若該數位比較器繼續輸出該已變更輸出值，則該校正控制電路系統決定該偵測到的輸出值變更係歸因於一輸出訊號差，並繼續控制該輸出選擇電路系統以向該類比比較器輸出一值。
10. 如請求項9所述之可校正延遲鏈，其中，該校正控制電路系統經配置以在該驗證步驟期間回應於該數位比較器不繼續輸出該已變更輸出值，以繼續向該第一方向增大該輸入值，直至偵測到又一輸出值變更，並為該又一輸出值變更執行該驗證步驟。
11. 如請求項9所述之可校正延遲鏈，其中，該輸入值在該驗證步驟中所增大之該預定量經選擇以變更該延遲鏈中之一延遲一時間量，該時間量比一預測抖動脈衝長。
12. 如請求項1所述之可校正延遲鏈，其中，該輸出選擇電路系統包括一多工器，且該調整電路系統在每一延遲級內包括二元加權電容負載電路系統。
13. 如請求項1所述之可校正延遲鏈，該可校正延遲鏈包括4n個延遲級，其中，n為一整數，且其中，該數位比較器在4n個延遲級之後比較來自該延遲鏈之一輸出，該輸出位於該延遲鏈之一端部，且該類比比較器在3n個延遲級之後比較來自該延遲鏈之一輸出。
14. 如請求項1所述之可校正延遲鏈，其中，該校正控制訊號經配置以分步驟變更該輸入值，及將該輸入值保持在每一值處，此保持時間在該類比比較期間比在該數位比較期間長至少十倍。
15. 一種延遲鎖相迴路，該延遲鎖相迴路包括請求項1所述之一可校正延遲鏈。
16. 一種校正一延遲鏈之方法，該延遲鏈包括複數個級及調整電路系統，該電路系統經配置以回應於一輸入值而使該等複數個延遲級中每一者之一延遲變動；該方法包括以下步驟：自該延遲鏈上之一點輸出一訊號至一數位比較器；自不通過該延遲鏈之一繞過路徑輸出一訊號至該數位比較器；按一第一速率向一第一方向變動進入該調整電路系統之一輸入值，直至偵測到該數位比較器值之一輸出值變更；自該延遲鏈上之又一點輸出一訊號至一類比比較器； 自該繞過路徑輸出一訊號至該類比比較器；按一第二速率向一第二方向變動該輸入值，該變動自由該值所決定之一值開始，該數位比較器之輸出值曾更改值為此決定之值，該第二速率低於該第一速率，直至偵測到自該類比比較器之一輸出值變更；將產生該輸出值變更之該輸入值用作該延遲鏈之一校正值。
17. 如請求項16所述之方法，該方法包括以下其他步驟：在自該延遲鏈上之又一點輸出該值至該類比比較器之步驟之前，執行以下一驗證步驟：在該第一方向上進一步使進入該調整電路系統之該輸入值變動一預定量，及決定該數位比較器是否繼續輸出該已變更輸出值；此時如若該數位比較器繼續輸出該已變更輸出值，則執行將來自該延遲鏈上之又一點之該值輸出至該類比比較器之該步驟；及如若該數位比較器未繼續輸出該已變更值，則執行按一第一速率向一第一方向使進入該調整電路系統之一輸入值變動之該步驟，直至再次偵測到該數位比較器值之該輸出值之一變更。
18. 如請求項17所述之方法，其中，在該數位比較器再次偵測到該輸出值之一變更之後再次執行該驗證步驟。
19. 如請求項17所述之方法，其中，該輸入值在該驗證步驟中所增大之該預定量經選擇以變更該延遲鏈中之一延遲一時間量，該時間量比一預測抖動脈衝長。
20. 一種可校正延遲鏈，該可校正延遲鏈包括：一延遲鏈，該延遲鏈包括複數個延遲手段及調整手段以用於回應於一輸入值而使該等複數個延遲手段中之每一者之一延遲變動；及校正手段，用於校正該延遲鏈之一延遲，其中，該校正手段包括：校正控制手段，用於控制該校正及將該輸入值供應至該調整電路系統；輸出選擇手段，用於選擇來自沿該延遲鏈之一預定點之一輸出；繞過手段，用於繞過該延遲鏈；數位比較手段，用於比較來自該延遲鏈之一輸出與該繞過手段之一輸出；類比比較手段，用於比較兩個輸出訊號，其中一輸出訊號來自該延遲鏈及另一輸出訊號來自該繞過手段；其中該校正控制手段係用於控制該輸出選擇手段以將來自該延遲鏈上之一點之一訊號輸出至該數位比較手段，及用於按一第一速率變更進入該調整手段之該輸入值，直至偵測到該數位比較手段之一輸出值之一變更； 該校正控制手段係用於回應於該數位比較手段之該偵測到的輸出以控制該輸出選擇手段以將來自該延遲鏈上之又一點之一訊號輸出至該類比比較手段，及按一第二速率變更該輸入值，該變更自該輸入值所決定之一值開始，該數位比較手段輸出值曾變更值為此決定之值，該第二速率低於該第一速率，來自該類比比較手段之一輸出值變更指示提供一已校正延遲之一輸入值。