TWI670939B - 具有校正功能的延遲線電路及其校正方法 - Google Patents

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Abstract

一種具有校正功能的延遲線電路，包括N個延遲模組與校正模組。N個延遲模組依序串聯耦接。校正模組依據校正信號與時脈信號，產生校正起始信號與校正停止信號，其中校正起始信號輸出至N個延遲模組，使N個延遲模組依據N個控制信號與校正起始信號，產生N個延遲信號，且校正模組依據N個延遲信號與校正停止信號，校正N個控制信號，使N個延遲模組依據校正後之N個控制信號與時脈信號，產生校正後之N個延遲信號。其中，校正停止信號之產生時間晚於校正起始信號之產生時間。

Description

具有校正功能的延遲線電路及其校正方法
本發明關於一種延遲線電路，特別是關於一種具有校正功能的延遲線電路及其校正方法。
習知之時脈濾波器(CLK filter)內設有延遲線(delay line)電路，此延遲線電路之延遲時間用以決定時脈濾波器所過濾之頻率。並且，使用者會將延遲線電路之延遲單元(delay cell)微調(tune)一個固定的個數，以過濾(filter)頻率。
然而，延遲線電路之延遲單元的個數是固定的。也就是說，在延遲單元的個數固定的情況下，延遲線電路所產生的延遲時間也會固定，並且此延遲線電路所產生的延遲時間僅能符合其中一個製程參數，而無法應用於其他之製程參數的使用，如此會造成使用上的不便。因此，延遲線電路的設計上仍有改善的空間。
本發明提供一種具有校正功能的延遲線電路及其校正方法，藉以可依據每一製程參數調整延遲單元的數量對應的延遲時間，以符合每一製程參數的需求。
本發明提供一種具有校正功能的延遲線電路，包括N個延遲模組與校正模組。N個延遲模組依序串聯耦接。校正模組依據校正信號與時脈信號，產生校正起始信號與校正停止信號，其中校正起始信號輸出至N個延遲模組，使N個延遲模組分別產生N個延遲信號，且校正模組依據N個延遲信號與校正停止信號，產生N個控制信號，使N個延遲模組依據N個控制信號與時脈信號，產生校正後之N個延遲信號。其中，校正停止信號之產生時間晚於校正起始信號之產生時間。
本發明提供一種延遲線電路之校正方法，包括以下步驟。依據校正信號與時脈信號，產生校正起始信號與一校正停止信號。提供校正起始信號至N個延遲模組，使N個延遲模組分別產生N個延遲信號。依據N個延遲信號與校正停止信號，產生N個控制信號，使N個延遲模組依據N個控制信號與時脈信號，使N個延遲模組產生校正後之N個延遲信號。校正停止信號之產生時間晚於校正起始信號之產生時間。
本發明所揭露之具有校正功能的延遲線電路及其校正方法，透過校正模組依據校正信號與時脈信號，產生校正起始信號與校正停止信號，並且校正起始信號輸出至N個延遲模組，使N個延遲模組產生N個延遲信號，接著校正模組依據N個延遲信號與校正停止信號，校正N個控制信號，使N個延遲模組依據校正後之N個控制信號與時脈信號，產生校正後之N個延遲信號，其中校正停止信號之產生時間晚於校正起始信號之產生時間。如此一來，可依據每一製程參數調整延遲單元的數量對應的延遲時間，以符合每一製程參數的需求，並可達成省電的效果。
在以下所列舉的各實施例中，將以相同的標號代表相同或相似的元件或組件。
第1圖為依據本發明之一實施例之具有校正功能的延遲線電路的示意圖。請參考第1圖，本實施例之具有校正功能的延遲線電路適用於時脈濾波器。並且，具有校正功能的延遲線電路100包括N個延遲模組110_1~110_N與校正模組150，其中N為大於1的正整數。
延遲模組110_1~110_N組依序串聯耦接。也就是說，延遲模組110_1與延遲模組110_2耦接，延遲模組110_2與延遲模組110_3耦接，…，延遲模組110_N-1與延遲模組110_N耦接。
校正模組150依據校正信號CAL與時脈信號CLK，產生校正起始信號CAL_START與校正停止信號CAL_STOP(未圖示)。其中，校正模組150將校正起始信號CAL_START與N個控制信號CS_1~CS_N輸出至延遲模組110_1~110_N，使延遲模組110_1~110_N依據N個控制信號CS_1~CS_N與校正起始信號CAL_START，產生N個延遲信號DS_1~DS_N。其中，控制信號CS_1為高邏輯準位，而控制信號CS_2~CS_N為低邏輯準位，使得延遲模組110_1~110_N可依序產生延遲信號DS_1~DS_N。
接著，校正模組150會接收N個延遲信號DS_1~DS_N，並依據N個延遲信號DS_1~DS_N與校正停止信號CAL_STOP，校正N個控制信號CS_1~CS_N，亦即調整N個控制信號CS_1~CS_N的邏輯準位。之後，校正模組150將校正後之N個控制信號CS_1~CS_N輸出至延遲模組110_1~110_N，使延遲模組110_1~110_N依據校正後之控制信號CS_1~CS_N與時脈信號CLK，產生校正後之N個延遲信號，以符合對應製程參數的需求。
在本實施例中，校正停止信號CAL_STOP之產生時間晚於校正起始信號CAL_START之產生時間。並且，校正停止信號CAL_STOP之產生時間與校正起始信號CAL_START之產生時間之間的距離設置為時脈信號CLK的半個週期。也就是說，本實施例之具有校正功能的延遲線電路100是以時脈信號CLK的半個週期作為校正依據。
進一步來說，校正模組150更偵測N個延遲信號DS_1~DS_N之產生時間與校正停止信號CAL_START之產生時間。當偵測出N個延遲信號DS_1~DS_N中之一延遲信號之產生時間晚於校正停止信號CAL_STOP之產生時間且此延遲信號的產生時間最接近校正停止信號CAL_STOP之產生時間時，校正模組150依據上述延遲信號，校正N個控制信號CS_1~CS_N。
舉例來說，當偵測出延遲信號DS_2之產生時間晚於校正停止信號CAL_STOP之產生時間且延遲信號DS_2的產生時間最接近校正停止信號CAL_STOP之產生時間時，校正模組150會依據延遲信號DS_2，校正N個控制信號CS_1~CS_N。例如，校正模組150產生低邏輯準位的控制信號CS_1~CS_N-1及高邏輯準位的控制信號CS_N給延遲模組110_1~110_N，以便在正常運作期間，具有校正功能的延遲線電路100透過延遲模組110_N對時脈信號CLK進行延遲，以符合製程參數的需求。並且，延遲模組110_1~110_N-1則不會運作，可以達到省電的效果。
也就是說，當第2個延遲模組110_2之延遲信號DS_2產生時間晚於校正停止信號CAL_STOP之產生時間且延遲信號DS_2的產生時間最接近校正停止信號CAL_STOP之產生時間時，表示具有校正功能的延遲線電路100需要透過1個延遲單元(即延遲單元110_N)對時脈信號CLK進行延遲，以符合製程參數的需求。
當偵測出延遲信號DS_3之產生時間晚於校正停止信號CAL_STOP之產生時間且延遲信號DS_3的產生時間最接近校正停止信號CAL_STOP之產生時間時，校正模組150會依據延遲信號DS_3，產生例如低邏輯準位的控制信號CS_1~CS_N-2和CS_N及高邏輯準位的控制信號CS_N-1給延遲模組110_1~110_N，以便在正常運作期間，具有校正功能的延遲線電路100透過延遲模組110_N-1及110_N對時脈信號CLK進行延遲，以符合製程參數的需求。並且，延遲模組110_1~110_N-2則不會運作，可以達到省電的效果。
也就是說，當第3個延遲模組110_3之延遲信號DS_3產生時間晚於校正停止信號CAL_STOP之產生時間且延遲信號DS_3的產生時間最接近校正停止信號CAL_STOP之產生時間時，表示延遲線電路100需要透過2個延遲單元(即延遲單元110_N-1及110_N)對時脈信號CLK進行延遲，以符合製程參數的需求。其餘延遲信號與控制信號的產生方式則類推，故在此不再贅述。
第2圖為第1圖之N個延遲模組之詳細電路示意圖。請參考第2圖，N個延遲模組110_1~110_N各自包括控制單元210_1~210_N與延遲單元220_1~220_N。控制單元210_1~210_N具有第一輸入端、第二輸入端、第三輸入端與輸出端。控制單元210_1~210_N的第一輸入端接收校正起始信號CAL_START或時脈信號CLK，控制單元210_1~210_N的第二輸入端接收控制信號CS_1~CS_N或校正後之控制信號，控制單元210_1~210_N之輸出端產生輸出信號。
延遲單元220_1~220_N耦接控制單元210_1~210_N的輸出端，接收控制單元210_1~210_N所產生的輸出信號，以產生延遲信號DS_1~DS_N。其中，第1個延遲模組110_1之控制單元210_1之第三輸入端接收低邏輯準位信號，第i個延遲模組110_i之控制單元之第三輸入端耦接第i-1個延遲模組110_i-1之延遲單元的輸出端，其中1＜i≦N。也就是說，第2個延遲模組110_2之控制單元210_2之第三輸入端耦接第1個延遲模組110_1之延遲單元220_1的輸出端，…，第N個延遲模組110_N之控制單元210_N之第三輸入端耦接第N-1個延遲模組110_N-1之延遲單元220_N-1的輸出端。
進一步來說，控制單元210_1~210_N各自可以包括第一反及閘211_1~211_N、反相器212_1~212_N與第二反及閘213_1~213_N。
第一反及閘211_1~211_N具有第一輸入端、第二輸入端與輸出端。第一反及閘211_1~211_N的第一輸入端作為控制單元210_1~210_N的第一輸入端，以接收校正起始信號CAL_START或時脈信號CLK。第一反及閘211_1~211_N的第二輸入端作為控制單元210_1的第三輸入端。
反相器212_1~212_N具有輸入端與輸出端。反相器212_1~212_N的輸入端作為控制單元210_1~210_N的第二輸入端。
第二反及閘213_1~213_N具有第一輸入端、第二輸入端與輸出端。第二反及閘213_1~213_N的第一輸入端耦接第一反及閘211_1~211_N的輸出端。第二反及閘213_1的第二輸入端耦接反相器212_1~212_N的輸出端。第二反及閘213_1213_N的輸出端作為控制單元210_1~210_N的輸出端。
另外，延遲單元220_1~220_N各自可以包括緩衝器221_1_221_N。緩衝器221_1_221_N具有輸入端與輸出端，緩衝器221_1_221_N之輸入端接收控制單元210_1~210_N之輸出信號，緩衝器221_1~221_N之輸出端產生延遲信號DS_1~DS_N。
第3圖為第1圖之校正模組之詳細電路示意圖。請參考第3圖，校正模組150包括信號產生單元310與校正單元320。
信號產生單元310耦接N個延遲模組110_1~110_N，接收校正信號CAL與時脈信號CLK，以產生校正起始信號CAL_START或時脈信號CLK以及校正停止信號CAL_STOP。
校正單元320耦接信號產生單元310與N個延遲模組110_1~110_N，接收校正停止信號CAL_STOP及N個延遲信號DS_1~DS_N，以產生N個控制信號CS_1~CS_N。
進一步來說，信號產生單元310包括第一D型正反器311、第二D型正反器312與第一選擇單元313。
第一D型正反器311具有時脈輸入端、重置端rst與輸出端Q，第一D型正反器311的時脈輸入端接收時脈信號CLK，第一D型正反器311的重置端rst接收校正信號CAL，第一D型正反器311的輸出端Q產生校正起始信號CAL_START。
第二D型正反器312具有時脈輸入端與輸出端Q，第二D型正反器312的時脈輸入端接收反相的時脈信號CLK，第二D型正反器312的輸出端Q產生校正停止信號CAL_STOP。
第一選擇單元313具有第一輸入端、第二輸入端、控制端與輸出端。第一選擇單元313的第一輸入端耦接第一D型正反器311的輸出端Q，第一選擇單元313的第二輸入端接收時脈信號CLK，第一選擇單元313的控制端接收校正信號CAL，第一選擇單元313的輸出端輸出校正起始信號CAL_START或時脈信號CLK。舉例來說，當校正信號CAL例如為高邏輯準位時，第一選擇單元313的輸出端輸出校正起始信號CAL_START(亦即第一選擇單元313之第一輸入端所接收之校正起始信號CAL_START)。當校正信號CAL例如為低邏輯準位時，第一選擇單元313的輸出端輸出時脈信號CLK(亦即第一選擇單元313之第二輸入端所接收之校正起始信號CLK)。
校正單元320包括N個第三D型正反器321_1~321_N、N個第一互斥或閘322_1~322_N與N個第二選擇單元323_1~323_N。
N個第三D型正反器321_1~321_N各自具有輸入端、時脈輸入端與輸出端Q。N個第三D型正反器321_1~321_N的輸入端接收校正停止信號CAL_STOP。第j個第三D型正反器的時脈輸入端接收第j個延遲信號，其中0＜j≦N。也就是說，第1個第三D型正反器321_1的時脈輸入端接收第1個延遲信號DS_1，第2個第三D型正反器321_2的時脈輸入端接收第2個延遲信號DS_2，第3個第三D型正反器321_3的時脈輸入端接收第3個延遲信號DS_3，…，第N個第三D型正反器321_N的時脈輸入端接收第N個延遲信號DS_N。N個第三D型正反器321_1~321_N的輸出端產生N個校正控制信號CCS_1~CCS_N。
N個第一互斥或閘322_1~322_N分別具有第一輸入端、第二輸入端與輸出端。第1個第一互斥或閘322_1之第一輸入端接收高邏輯準位信號H。第k個第一互斥或閘322_k之第一輸入端耦接第l個第三正反器之輸出端，其中k=2~N，l=N~2。也就是說，第2個第一互斥或閘322_2之第一輸入端耦接第N個第三D型正反器322_N之輸出端Q，以接收校正控制信號CCS_N，第3個第一互斥或閘322_3之第一輸入端耦接第N-1個第三D型正反器322_N-1之輸出端Q，以接收校正控制信號CCS_N-1，…，第N個第一互斥或閘322_N之第一輸入端耦接第2個第三D型正反器321_1之輸出端Q，以接收校正控制信號CCS_2。
第o個第一互斥或閘322_o之二輸入端耦接第p個第三D型正反器321_p之輸出端，其中o=1~N，p=N~1。也就是說，第1個第一互斥或閘322_1之第二輸入端耦接第N個第三D型正反器321_N之輸出端Q，以接收校正控制信號CCS_N，第2個第一互斥或閘322_2之第二輸入端耦接第N-1個第三D型正反器321_N-1之輸出端Q，以接收校正控制信號CCS_N-1，第3個第一互斥或閘322_3之第二輸入端耦接第N-2個第三D型正反器321_N-2之輸出端Q，以接收校正控制信號CCS_N-2，…，第N個第一互斥或閘322_N之第二輸入端耦接第1個第三D型正反器321_1之輸出端，以接收校正控制信號CCS_1。
N個第一互斥或閘322_1~322_N之輸出端產生校正後之N個控制信號CS_1~CS_N。
N個第二選擇單元323_1~323_N分別具有第一輸入端、第二輸入端、控制端與輸出端。第1個第二選擇單元323_1之第一輸入端接收高邏輯準位信號H。第k個第二選擇單元323_k之第一輸入端接收低邏輯準位信號L，其中k=2~N。也就是說，第2~N個第二選擇單元323_2~323_N之第一輸入端接收低邏輯準位信號。
第o個第二選擇單元323_o之第二輸入端耦接第o個第一互斥或閘之輸出端，其中o=1~N。也就是說，第1個第二選擇單元323_1之第二輸入端耦接第1個第一互斥或閘322_1之輸出端，以接收校正後之控制信號CS_1，第2個第二選擇單元323_2之第二輸入端耦接第2個第一互斥或閘322_2之輸出端，以接收控制信號CS_2，第3個第二選擇單元323_3之第二輸入端耦接第3個第一互斥或閘323_2之輸出端，以接收校正後之控制信號CS_3，…，第N個第二選擇單元323_N之第二輸入端耦接第N個第一互斥或閘323_N之輸出端，以接收校正後之控制信號CS_N。
N個第二選擇單元323_1~323_N之控制端接收校正信號CAL。第1個第二選擇單元323_1之輸出端產生高邏輯準位信號H或校正後之控制信號CS_1。第k個第二選擇單元323_k之輸出端產生低邏輯準位信號L或校正後之控制信號，其中k=2~N。也就是說，第2個第二選擇單元323_2之輸出端產生低邏輯準位信號L或校正後之控制信號CS_2，…第N個第二選擇單元323_N之輸出端產生低邏輯準位信號L或校正後之控制信號CS_2。
上述已說明具有校正功能的延遲線電路100及其內部電路，以下將搭配時序圖來說明具有校正功能的延遲線電路100的操作。第4圖為依據本發明之一實施例之具有校正功能的延遲線電路的時序圖。
請合併參考第1圖~第4圖，在校正期間，校正信號CAL為高邏輯準位，第一D型正反器311依據時脈信號CLK與校正信號CAL，第一D型正反器311的輸出端Q產生校正起始信號CAL_START。並且，第一選擇單元313依據高邏輯準位的校正信號CAL，選擇輸出第一D型正反器311所產生的校正起始信號CAL_STRAT。另外，第二選擇單元323_1~323_N依據高邏輯準位的校正信號CAL，選擇輸出高邏輯準位信號H作為控制信號CS_1及低邏輯準位信號L作為控制信號CS_2~CS_N。
接著，延遲模組110~1_110_N依據高邏輯準位的控制信號CS_1、低邏輯準位的控制信號CS_2~CS_N與校正起始信號CAL_START，依序產生延遲信號DS_1~DS_N。
另一方面，由於第二D型正反器312為負緣觸發，則第二D型正反器312依據反向的時脈信號CLK，第二D型正反器312的輸出端Q產生校正停止信號CAL_STOP。並且，校正停止信號CAL_STOP之產生時間與校正起始時間CAL_START之產生時間之間的距離為時脈信號CLK的半個週期。
接著，校正停止信號CAL_STOP分別輸入到第3D型正反器321_1~321_N的輸入端。並且，第三D型正反器321_1~321_N依據校正停止信號CAL_STOP與延遲信號DS_1~DS_N，第三D型正反器321_1~321_N的輸出端Q會分別產生校正控制信號CCS_1~CCS_N。在本實施例中，第三D型正反器321_1~321_2的輸出端Q會產生低邏輯準位的校正控制信號CCS_1~CCS_2，第三D型正反器321_3~321_N的輸出端Q會產生高邏輯準位的校正控制信號CCS_3~CCS_N，表示延遲信號DS_3~DS_N之產生時間晚於校正停止信號CAL_STOP之產生時間。
之後，校正控制信號CCS_1~CCS_N會分別輸入至第一互斥或閘322_1~322_N的第一輸入端或第二輸入端，使得第一互斥或閘322_1~322_N依據其第一輸入端與第二輸入端所接收之信號，第一互斥或閘322_1~322_N的輸出端產生校正後之控制信號CS_1~CS_N。
第一互斥或閘322_1之第一輸入端與第二輸入端分別接收高邏輯準位信號L與高邏輯準位的校正控制信號CSS_N，使得第一互斥或閘322_1之輸出端所產生之校正後之控制信號CS_1為高邏輯準位。第一互斥或閘322_2~322_N-2之第一輸入端與第二輸入端分別接收高邏輯準位的校正控制信號CS_N~CS_4及CS_N-1~CS_3，使得第一互斥或閘322_2~322_N-2之輸出端所產生之校正後之控制信號CS_2~CS_N-2為低邏輯準位。第一互斥或閘322_N之第一輸入端與第二輸入端分別接收低邏輯準位的校正控制信號CS_2及CS_1，使得第一互斥或閘322_N之輸出端所產生之校正後之控制信號CS_N為低邏輯準位。
另外，第一互斥或閘322_N-1之第一輸入端接收高邏輯準位之校正控制信號CCS_3，且第一互斥或閘332_N-1之第二輸入端接收低邏輯準位的校正控制信號CCS_2，使得第一互斥或閘322_N-1之輸出端所產生之校正後之控制信號CS_N-1為高邏輯準位，表示第3個延遲模組110_3之延遲信號DS_3產生時間晚於校正停止信號CAL_STOP之產生時間且延遲信號DS_3的產生時間最接近校正停止信號CAL_STOP之產生時間時。也就是說，具有校正功能的延遲線電路100需要2個延遲模組對時脈信號CLK進行延遲，以符合製成參數的需求。
當校正結束後，校正信號CAL由高邏輯準位轉換成為低邏輯準位，以進入正常運作模式。接著，第N-1個第二選擇單元323_N-1依據低邏輯準位的校正信號CAL，第N-1個第二選擇單元323_N-1選擇輸出高邏輯準位之校正後之控制信號CS_N-1給延遲模組110_N-1，表示具有校正功能的延遲線電路100需要透過2個延遲模組對時脈信號CLK進行延遲。之後，具有校正功能的延遲線電路100透過延遲模組110_N-1和110_N對時脈信號CLK進行延遲，以符合製成參數的需求。
另外，第1~N-2個第二選擇單元323_1~323_N-2依據低邏輯準位的校正信號CAL，第1~N-2個第二選擇單元323_1~323_N-2選擇輸出低邏輯準位之校正後之控制信號CS_N-1給延遲模組110_1~110_N-2，使得延遲模組110_1~110_N-2不會運作，將可以達到省電的效果。
第5圖為依據本發明之另一實施例之具有校正功能的延遲線電路的示意圖。請參考第6圖，本實施例之具有校正功能的延遲線電路500包括N個延遲模組110_1~110_N、校正模組510與輸出單元550。其中，本實施例之N個延遲模組110_1~110_N與第1圖之N個延遲模組110_1~110_N相同，可參考第1圖之實施例的說明，故在此不再贅述。另外，N個延遲模組110_1~110_N的內部電路及其對應的耦接方式及相關操作，可參考第2圖之實施例的說明，故在此不再贅述。
輸出單元550耦接校正模組510與第N個延遲單元110_N，接收校正起始信號CAL_START或時脈信號CLK、第N個延遲信號DS_N、校正信號CAL與校正模組510產生之選擇信號SEL，並依據校正信號CAL與選擇信號SEL，產生輸出時脈信號CLK_OUT。
第6圖為第5圖之輸出單元與校正模組的詳細電路示意圖。請參考第6圖，輸出單元550包括第三選擇單元651、第四選擇單元652。
第三選擇單元651具有第一輸入端、第二輸入端、控制端與輸出端。第三選擇單元651之第一輸入端接收校正起始信號CAL_START或時脈信號CLK。第三選擇單元651之第二輸入端接收第N個延遲信號DS_N。第三選擇單元651之控制端接收選擇信號。第三選擇單元651之輸出端輸出校正起始信號CAL_START或時脈信號CLK或第N個延遲信號DS_N。也就是說，當選擇信號為高邏輯準位時，第三選擇單元651之輸出端輸出校正起始信號CAL_START或時脈信號CLK。當選擇信號為低邏輯準位時，第三選擇單元651之輸出端輸出第N個延遲信號DS_N。
第四選擇單元652具有第一輸入端、第二輸入端、控制端與輸出端。第四選擇單元652之第一輸入端接收低邏輯準位信號L。第四選擇單元652之第二輸入端耦接第三選擇單元651之輸出端。第四選擇單元652之控制端接收校正信號CAL。第四選擇單元652之輸出端產生輸出時脈信號CLK_OUT。也就是說，當校正信號CAL為高邏輯準位時，第四選擇單元652之輸出端輸出低邏輯準位信號作為輸出時脈信號CLK_OUT。當校正信號CAL為低邏輯準位時，第四選擇單元652之輸出端輸出第四選擇單元652之第二輸入端所接收之信號作為輸出時脈信號CLK_OUT。
校正模組510包括信號產生單元310與校正單元620。其中，本實施例之信號產生單元310與第3圖之信號產生單元310相同，可參考第3圖之實施例的說明，故在此不再贅述。另外，信號產生單元310的內部元件及其耦接關係及對應的相關操作，也可參考第3圖之實施例的說明，故在此不再贅述。
校正單元620包括N個第三D型正反器321_1~321_N、N個第一互斥或閘322_1~322_N與N個第二選擇單元323_1~323_N、第二互斥或閘621與第五選擇單元622。其中，N個第三D型正反器321_1~321_N、N個第一互斥或閘322_1~322_N與N個第二選擇單元323_1~323_N與第3圖之N個第三D型正反器321_1~321_N、N個第一互斥或閘322_1~322_N與N個第二選擇單元323_1~323_N相同，可參考第3圖之實施例的說明，故在此不再贅述。
第二互斥或閘621具有第一輸入端、第二輸入端與輸出端。第二互斥或閘621之第一輸入端接收低邏輯準位信號L。第二互斥或閘621之第二輸入端耦接第1個第三D型正反器321_1之輸出端Q，以接收第1個校正控制信號CCS_1。
第五選擇單元622具有第一輸入端、第二輸入端、控制端與輸出端。第五選擇單元622之第一輸入端接收高邏輯準位信號H。第五選擇單元622之第二輸入端耦接第二互斥或閘621之輸出端。第五選擇單元622之控制端接收校正信號CAL，第五選擇單元622之輸出端產生選擇信號。也就是說，當校正信號CAL為高邏輯準位時，第五選擇單元622之輸出端產生高邏輯準位信號作為選擇信號。當校正信號為低邏輯準位時，第五選擇單元622之輸出端產生第二互斥或閘621之輸出端的輸出信號作為選擇信號。
藉由上述實施例的說明，可以歸納出一種延遲線電路之校正方法。第7圖為依據本發明之一實施例之延遲線電路之校正方法的流程圖。
在步驟S702中，依據校正信號與時脈信號，產生校正起始信號與校正停止信號。在步驟S704中，提供校正起始信號與N個控制信號至N個延遲模組，使N個延遲模組分別產生N個延遲信號。
在步驟S706中，依據N個延遲信號與校正停止信號，校正N個控制信號。在步驟S708中，依據校正後之N個控制信號與時脈信號，N個延遲模組產生校正後之N個延遲信號。其中，校正停止信號之產生時間晚於校正起始信號之產生時間。在本實施例中，校正停止信號之產生時間與校正起始信號之產生時間之間的距離為時脈信號的半個週期。
第8圖為依據本發明之一實施例之延遲線電路之校正方法的流程圖。在步驟S802中，依據校正信號與時脈信號，產生校正起始信號與校正停止信號。在步驟S804中，提供校正起始信號與N個控制信號至N個延遲模組，使N個延遲模組分別產生N個延遲信號。
在步驟S806中，偵測N個延遲信號之產生時間與校正停止信號之產生時間。在步驟S808中，當偵測出N個延遲信號中之一延遲信號之產生時間晚於校正停止信號之產生時間且該延遲信號的產生時間最接近校正停止信號之產生時間時，依據該延遲信號，校正N個控制信號。在步驟S810中，依據校正後之N個控制信號與時脈信號，N個延遲模組產生校正後之N個延遲信號。其中，校正停止信號之產生時間晚於校正起始信號之產生時間。在本實施例中，校正停止信號之產生時間與校正起始信號之產生時間之間的距離為時脈信號的半個週期。
綜上所述，本發明所揭露之具有校正功能的延遲線電路及其校正方法，透過校正模組依據校正信號與時脈信號，產生校正起始信號與校正停止信號，並且校正起始信號輸出至N個延遲模組，使N個延遲模組產生N個延遲信號，接著校正模組依據N個延遲信號與校正停止信號，校正N個控制信號，使N個延遲模組依據校正後之N個控制信號與時脈信號，產生校正後之N個延遲信號，其中校正停止信號之產生時間晚於校正起始信號之產生時間。如此一來，可以依據每一製程參數調整延遲單元的數量對應的延遲時間，以符合每一製程參數的需求。
本發明雖以實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、600‧‧‧具有校正功能的延遲線電路
110_1~110_N‧‧‧延遲模組
150、610‧‧‧校正模組
210_1~210_N‧‧‧控制單元
220_1~220_N‧‧‧延遲單元
211_1~211_N‧‧‧第一反及閘
212_1~212_N‧‧‧反相器
213_1~213_N‧‧‧第二反及閘
221_1_221_N‧‧‧緩衝器
310‧‧‧信號產生單元
311‧‧‧第一D型正反器
312‧‧‧第二D型正反器
313‧‧‧第一選擇單元
320、620‧‧‧校正單元
321_1~321_N‧‧‧第三D型正反器
322_1~322_N‧‧‧第一互斥或閘
323_1~323_N‧‧‧第二選擇單元
621‧‧‧第二互斥或閘
622‧‧‧第五選擇單元
650‧‧‧輸出單元
651‧‧‧第三選擇單元
652‧‧‧第四選擇單元
CAL‧‧‧
CAL_START‧‧‧校正起始信號
CAL_STOP‧‧‧校正停止信號
CLK‧‧‧時脈信號
CLK_OUT‧‧‧輸出時脈信號
CS_1~CS_N‧‧‧控制信號
CCS_1~CCS_N‧‧‧校正控制信號
DS_1~DS_N‧‧‧
rst‧‧‧重置端
Q‧‧‧輸出端
第1圖為依據本發明之一實施例之具有校正功能的延遲線電路的示意圖。 第2圖為第1圖之N個延遲模組之詳細電路示意圖。 第3圖為第1圖之校正模組之詳細電路示意圖。 第4圖為依據本發明之一實施例之具有校正功能的延遲線電路的時序圖。 第5圖為依據本發明之另一實施例之具有校正功能的延遲線電路的示意圖。 第6圖為第5圖之輸出單元與校正模組的詳細電路示意圖。 第7圖為依據本發明之一實施例之延遲線電路之校正方法的流程圖。 第8圖為依據本發明之一實施例之延遲線電路之校正方法的流程圖。

Claims (10)

  1. 一種具有校正功能的延遲線電路，包括： N個延遲模組，該N個延遲模組依序串聯耦接；以及 一校正模組，依據一校正信號與一時脈信號，產生一校正起始信號與一校正停止信號，其中該校正起始信號輸出至該N個延遲模組，使該N個延遲模組依據N個控制信號與該校正起始信號，產生N個延遲信號，且該校正模組依據該N個延遲信號與該校正停止信號，校正該N個控制信號，使該N個延遲模組依據校正後之該N個控制信號與該時脈信號，產生校正後之該N個延遲信號； 其中，該校正停止信號之產生時間晚於該校正起始信號之產生時間。
  2. 如申請專利範圍第1項所述之具有校正功能的延遲線電路，其中該校正停止信號之產生時間與該校正起始信號之產生時間之間的距離為該時脈信號的半個週期。
  3. 如申請專利範圍第1項所述之具有校正功能的延遲線電路，該校正模組更偵測該N個延遲信號之產生時間與該校正停止信號之產生時間，且當偵測出該N個延遲信號中之一延遲信號之產生時間晚於該校正停止信號之產生時間且該延遲信號的產生時間最接近該校正停止信號之產生時間時，該校正模組依據該延遲信號，校正該N個控制信號。
  4. 如申請專利範圍第1項所述之具有校正功能的延遲線電路，其中該N個延遲模組各自包括： 一控制單元，具有一第一輸入端、一第二輸入端、一第三輸入端與一輸出端，該控制單元的該第一輸入端接收該校正起始信號或該時脈信號，該控制單元的該第二輸入端接收該控制信號或校正後之該控制信號，該控制單元之該輸出端產生一輸出信號；以及 一延遲單元，耦接該控制單元的輸出端，接收該輸出信號，以產生該延遲信號； 其中，第1個延遲模組之該控制單元之該第三輸入端接收一低邏輯準位信號，第i個延遲模組之該控制單元之該第三輸入端耦接第i-1個延遲模組之該延遲單元的輸出端，其中1＜i≦N。
  5. 如申請專利範圍第1項所述之具有校正功能的延遲線電路，其中該校正模組包括： 一信號產生單元，耦接該N個延遲模組，接收該校正信號與該時脈信號，以產生該校正起始信號或該時脈信號以及該校正停止信號；以及 一校正單元，耦接該信號產生單元與該N個延遲模組，接收該校正停止信號及該N個延遲信號，以產生校正後之N個控制信號。
  6. 如申請專利範圍第5項所述之具有校正功能的延遲線電路，其中該信號產生單元包括： 一第一D型正反器，具有一時脈輸入端、一重置端與一輸出端，該第一D型正反器的該時脈輸入端接收該時脈信號，該第一D型正反器的該重置端接收該校正信號，該第一D型正反器的該輸出端產生該校正起始信號； 一第二D型正反器，具有一時脈輸入端與一輸出端，該第二D型正反器的該時脈輸入端接收反相的該時脈信號，該第二D型正反器的該輸出端產生該校正停止信號；以及 一第一選擇單元，具有一第一輸入端、一第二輸入端、一控制端與一輸出端，該第一選擇單元的該第一輸入端耦接該第一D型正反器的該輸出端，該第一選擇單元的該第二輸入端接收該時脈信號，該第一選擇單元的該控制端接收該校正信號，該第一選擇單元的該輸出端輸出該校正起始信號或該時脈信號。
  7. 如申請專利範圍第6項所述之具有校正功能的延遲線電路，其中該校正單元包括： N個第三D型正反器，各自具有一輸入端、一時脈輸入端與一輸出端，該N個第三D型正反器的該輸入端接收該校正停止信號，第j個第三D型正反器的該時脈輸入端接收第j個延遲信號，該N個第三D型正反器的該輸出端產生N個校正控制信號，其中0＜j≦N； N個第一互斥或閘，分別具有一第一輸入端、一第二輸入端與一輸出端，第1個第一互斥或閘之該第一輸入端接收一高邏輯準位信號，第k個第一互斥或閘之該第一輸入端耦接第l個第三D型正反器之該輸出端，第o個第一互斥或閘之該第二輸入端耦接第p個第三D型正反器之該輸出端，該N個第一互斥或閘之該輸出端產生校正後之該N個控制信號，其中k=2~N，l=N~2，o=1~N，p=N~1；以及 N個第二選擇單元，分別具有一第一輸入端、一第二輸入端、一控制端與一輸出端，第1個第二選擇單元之該第一輸入端接收該高邏輯準位信號，第k個第二選擇單元之該第一輸入端接收一低邏輯準位信號，第o個第二選擇單元之該第二輸入端耦接第o個第一互斥或閘之該輸出端，該N個第二選擇單元之該控制端接收該校正信號，第1個第二選擇單元之該輸出端產生該高邏輯準位信號或校正後之該控制信號，第k個第二選擇單元之該輸出端產生該低邏輯準位信號或校正後之該控制信號。
  8. 如申請專利範圍第7項所述之具有校正功能的延遲線電路，更包括： 一輸出單元，耦接該校正模組與第N個延遲單元，接收該校正起始信號或該時脈信號、第N個延遲信號、該校正信號與該校正模組產生之一選擇信號，並依據該校正信號與該選擇信號，產生一輸出時脈信號。
  9. 一種延遲線電路之校正方法，包括： 依據一校正信號與一時脈信號，產生一校正起始信號與一校正停止信號； 提供該校正起始信號與N個控制信號至該N個延遲模組，使該N個延遲模組分別產生N個延遲信號； 依據該N個延遲信號與該校正停止信號，校正N個控制信號； 依據校正後之該N個控制信號與該時脈信號，該N個延遲模組產生校正後之該N個延遲信號； 其中，該校正停止信號之產生時間晚於該校正起始信號之產生時間。
  10. 如申請專利範圍第9項所述之延遲線電路之校正方法，其中該校正停止信號之產生時間與該校正起始信號之產生時間之間的距離為該時脈信號的半個週期。
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