TWI704493B - 位元資料移位器 - Google Patents

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TWI704493B TW108115699A TW108115699A TWI704493B TW I704493 B TWI704493 B TW I704493B TW 108115699 A TW108115699 A TW 108115699A TW 108115699 A TW108115699 A TW 108115699A TW I704493 B TWI704493 B TW I704493B
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杜盈德
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一種位元資料移位器，接收輸入訊號與多個時脈訊號，位元資料移位器包括多個依序串聯的資料移位叢集，其中多個依序串聯的資料移位叢集的每一者包括多個依序串聯的資料閂鎖器與主從式正反器。多個依序串聯的資料閂鎖器被配置為基於多個時脈訊號來依序延遲輸入訊號，以產生多個經延遲訊號。主從式正反器被配置為基於所述多個時脈訊號的一者延遲所述多個經延遲訊號的一者，以產生下一級資料移位叢集的輸入訊號。

Description

位元資料移位器
本發明是有關於一種半導體裝置，且特別是有關於一種運用正反器對位元資料進行移位的位元資料移位器。
位元資料移位器(Bit Data Shifter)廣泛運用在數位電路中，例如計數器、計時器與位元累加器等。以往的位元資料移位器的基本架構都是由主從式正反器(Master-Slave Flip-Flop)構成，主從式正反器通常由兩級閂鎖器(Latch)構成，主從式正反器根據時脈訊號的H/L cycle而將單一位元的資料從上一級傳輸至下一級。
為了縮小佈局面積，習知技術調整主從式正反器中的電路以及元件尺寸以壓縮位元資料移位器的整體面積。然而，無論如何減少主從式正反器的面積，位元資料移位器的主要架構仍是由主從式正反器組成，節省的面積有限。
有鑒於此，本發明提供一種位元資料移位器，結合單級 閂鎖器以及主從式正反器來組成資料移位叢集，以降低位元資料移位器的佈局面積。
本發明的實施例提供一種位元資料移位器，位元資料移位器接收輸入訊號與多個時脈訊號，位元資料移位器包括多個依序串聯的資料移位叢集，每個依序串聯的資料移位叢集包括多個依序串聯的資料閂鎖器與主從式正反器。多個依序串聯的資料閂鎖器被配置為基於多個時脈訊號來依序延遲輸入訊號，以產生多個經延遲訊號。主從式正反器耦接多個依序串聯的資料閂鎖器，主從式正反器被配置為基於多個時脈訊號的一者延遲多個經延遲訊號的一者，以產生下一級資料移位叢集的輸入訊號。
基於上述，本發明提出一種位元資料移位器，位元資料移位器包括多個依序串聯的資料移位叢集。資料移位叢集由多個依序串聯的資料閂鎖器以及主從式正反器來組成，多個依序串聯的資料閂鎖器依序延遲輸入訊號以產生多個經延遲訊號，主從式正反器延遲多個經延遲訊號的一者以產生下一級資料移位叢集的輸入訊號。藉由上述架構，可節省位元資料移位器的佈局面積。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10:位元資料移位器
110_1、110_2、110_3、110_4:資料移位叢集
120_1、120_2、120_3:主從式正反器
DL1-DL 24:資料閂鎖器
M1-M8:電晶體
L1-L8:閂鎖器
INV1-INV 3:輸出反相器
DATA_IN、SI1、SI2、SI3:輸入訊號
CLK1-CLK 6:時脈訊號
B1-B24:經延遲訊號
BB1-BB 3:反相經延遲訊號
SL1:閂鎖訊號
圖1是本發明實施例的位元資料移位器的示意圖。
圖2是本發明實施例的多個時脈訊號的時序圖。
圖3是本發明實施例的資料移位叢集的電路示意圖。
圖4是本發明另一實施例的資料移位叢集的電路示意圖。
參照圖1，位元資料移位器10接收輸入訊號DATA_IN與多個時脈訊號CLK1-CLK6，位元資料移位器10包括依序串聯的資料移位叢集110_1、110_2、110_3與110_4。在一實施例中，資料移位叢集110_1接收輸入訊號DATA_IN以產生經延遲訊號B1-B6，並提供輸入訊號SI1至資料移位叢集110_2。資料移位叢集110_2接收輸入訊號SI1以產生經延遲訊號B7-B12，並提供輸入訊號SI2至資料移位叢集110_3。資料移位叢集110_3接收輸入訊號SI2以產生經延遲訊號B13-B18，並提供輸入訊號SI3至資料移位叢集110_4。資料移位叢集110_4接收輸入訊號SI3以產生經延遲訊號B19-B24。必須說明的是，資料移位叢集數量以及各資料移位叢集所輸出的經延遲訊號數量應視實際需求而定，本發明並未限定於此。
參照圖2，在時脈訊號CLK1-CLK6的時序上，僅在起始脈衝讓時脈訊號CLK6先行，此後時脈訊號CLK1-CLK6的相位依序延遲，其中除起始脈衝外，時脈訊號CLK1具有最領先相位，而時脈訊號CLK6具有最落後相位。配合參照圖1，資料移位叢集110_1-110_4共用時脈訊號CLK1-CLK6。
請同時參照圖1與圖2，資料移位叢集110_1包括依序串聯的資料閂鎖器DL1-DL6以及主從式正反器120_1。主從式正反器120_1例如是主從式D型正反器。依序串聯的資料閂鎖器DL1-DL6被配置為基於時脈訊號CLK1-CLK6來依序延遲輸入訊號DATA_IN，以產生經延遲訊號B1-B6。具體而言，資料閂鎖器DL1基於時脈訊號CLK6延遲輸入訊號DATA_IN，以產生經延遲訊號B1。資料閂鎖器DL2基於時脈訊號CLK5延遲經延遲訊號B1，以產生經延遲訊號B2。資料閂鎖器DL3-DL6以此類推，不再贅述。主從式正反器120_1耦接多個依序串聯的資料閂鎖器DL1-DL6，在一實施例中，主從式正反器120_1被配置為基於時脈訊號CLK1-6中除起始脈衝外具有最領先相位的時脈訊號CLK1來延遲多個經延遲訊號B1-B6中具有最落後相位的經延遲訊號B6，以產生下一級資料移位叢集110_2的輸入訊號SI1。
資料移位叢集110_2、資料移位叢集110_3及資料移位叢集110_4以此類推，不再贅述。
必須說明的是，資料移位叢集110_1-110_4的最後一級，即資料移位叢集110_4僅包括資料閂鎖器DL19-DL24而不包括主從式正反器。
圖3是依據本發明一實施例所繪示的資料移位叢集的電路示意圖。同時參照圖1與圖3，以資料移位叢集110_1為例，資料移位叢集110_1包括依序串聯的資料閂鎖器DL1-DL6以及主從 式正反器120_1，具體說明如下。
資料閂鎖器DL1包括電晶體M1與閂鎖器L1，電晶體M1是N型金氧半電晶體(NMOS)。電晶體M1的第一端接收輸入訊號DATA_IN，電晶體M1的第二端接收時脈訊號CLK6。閂鎖器L1的第一端耦接電晶體M1的第三端，閂鎖器L1包括兩個反相器，該兩個反相器中的一者的輸入端耦接另一者輸出端，且該兩個反相器中的一者的輸出端耦接另一者輸入端。當時脈訊號CLK6為高邏輯準位而使電晶體M1導通時，閂鎖器L1接收輸入訊號DATA_IN並反相輸入訊號DATA_IN，以產生經延遲訊號B1。
資料閂鎖器DL2包括電晶體M2與閂鎖器L2，電晶體M2是NMOS。電晶體M2的第一端接收經延遲訊號B1，電晶體M2的第二端接收時脈訊號CLK5。閂鎖器L2的第一端耦接電晶體M2的第三端，閂鎖器L2包括兩個反相器，該兩個反相器中的一者的輸入端耦接另一者輸出端，且該兩個反相器中的一者的輸出端耦接另一者輸入端。當時脈訊號CLK5為高邏輯準位而使電晶體M2導通時，閂鎖器L2接收經延遲訊號B1並反相經延遲訊號B1，以產生經延遲訊號B2。關於資料閂鎖器DL3-DL6，以此類推，不再贅述。
主從式正反器120_1包括電晶體M7、閂鎖器L7、電晶體M8與閂鎖器L8。電晶體M7是P型金氧半電晶體(PMOS)。電晶體M7的第一端耦接資料閂鎖器DL6，電晶體M7的第一端接收 經延遲訊號B6，其中經延遲訊號B6在經延遲訊號B1-B6中具有最落後的相位。電晶體M7的第二端接收時脈訊號CLK1，電晶體M7依據時脈訊號CLK1來導通或關閉，其中時脈訊號CLK1在時脈訊號CLK1-CLK6中除起始脈衝外具有最領先相位。閂鎖器L7耦接電晶體M7的第三端，當電晶體M7導通時，閂鎖器L7接收經延遲訊號B6並反相經延遲訊號B6，以產生閂鎖訊號SL1。電晶體M8是NMOS，電晶體M8的第一端耦接閂鎖器L7，電晶體M8的第一端接收閂鎖訊號SL1。電晶體M8的第二端接收時脈訊號CLK1，電晶體M8依據時脈訊號CLK1來導通或關閉，其中時脈訊號CLK1在時脈訊號CLK1-CLK6中除起始脈衝外具有最領先相位。閂鎖器L8耦接電晶體M8的第三端，當電晶體M8導通時，閂鎖器L8接收經閂鎖訊號SL1並反相閂鎖訊號SL1，以產生資料移位叢集110_2的輸入訊號SI1。在一實施例中，閂鎖器L7與閂鎖器L8皆各自包括兩個反相器，該兩個反相器中的一者的輸入端耦接另一者輸出端，且該兩個反相器中的一者的輸出端耦接另一者輸入端。
圖4與圖3的電路大致相同，請參照圖3與其對應說明書內容。圖4與圖3的差異僅在於資料閂鎖器DL1-DL6中的奇數級，即資料閂鎖器DL1還包括輸出反相器INV1，資料閂鎖器DL3還包括輸出反相器INV3，資料閂鎖器DL5還包括輸出反相器INV5。在一些應用中，需要在奇數級輸出的反相資料而在偶數級 輸出正常資料，如圖三所示。然而，在其他應用中，奇數級與偶數級皆需要正常資料而不需要反相資料，因此在圖3中的資料閂鎖器DL1-DL6中的奇數級的資料閂鎖器DL1、資料閂鎖器DL3、資料閂鎖器DL5分別增加輸出反相器INV1、輸出反相器INV3、輸出反相器INV5，以將經延遲訊號B1、經延遲訊號B3、經延遲訊號B5反相。具體而言，輸出反相器INV1接收經延遲訊號B1並對經延遲訊號B1進行反相，以產生反相經延遲訊號BB1。輸出反相器INV3接收經延遲訊號B3並對經延遲訊號B3進行反相，以產生反相經延遲訊號BB3。輸出反相器INV5接收經延遲訊號B5並對經延遲訊號B5進行反相，以產生反相經延遲訊號BB5。
綜上所述，本發明提出一種位元資料移位器，位元資料移位器包括多個依序串聯的資料移位叢集。資料移位叢集由多個依序串聯的資料閂鎖器以及主從式正反器來組成，多個依序串聯的資料閂鎖器依序延遲輸入訊號以產生多個經延遲訊號，主從式正反器配延遲多個經延遲訊號中具有最落後相位的經延遲訊號以產生下一級資料移位叢集的輸入訊號。藉由上述架構，可減少主從式正反器的數量，有效縮減位元資料移位器的佈局面積。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:位元資料移位器
110_1、110_2、110_3、110_4:資料移位叢集
DL1-24:資料閂鎖器
120_1、120_2、120_3:主從式正反器
DATA_IN、SI1、SI2、SI3:輸入訊號
CLK1-6:時脈訊號
B1-B24:經延遲訊號

Claims (10)

  1. 一種位元資料移位器，接收輸入訊號與具有不同相位的多個時脈訊號，所述位元資料移位器包括多級依序串聯的資料移位叢集，其中所述多級依序串聯的資料移位叢集的每一者包括：多個依序串聯的資料閂鎖器，所述多個依序串聯的資料閂鎖器的每一者分別接收所述多個時脈訊號中具有不同相位的一者，且所述多個依序串聯的資料閂鎖器被配置為基於所述多個時脈訊號來依序延遲所述輸入訊號，以產生多個經延遲訊號；主從式正反器，耦接所述多個依序串聯的資料閂鎖器的最後一者，被配置為基於所述多個時脈訊號的一者延遲所述多個經延遲訊號的一者，以產生下一級資料移位叢集的輸入訊號。
  2. 如申請專利範圍第1項所述的位元資料移位器，其中所述主從式正反器被進一步配置為基於所述多個時脈訊號中除起始脈衝外具有最領先相位的一者延遲所述多個經延遲訊號中具有最落後相位的一者，以產生下一級資料移位叢集的輸入訊號。
  3. 如申請專利範圍第1項所述的位元資料移位器，其中所述多級依序串聯的資料移位叢集共用所述多個時脈訊號。
  4. 如申請專利範圍第1項所述的位元資料移位器，其中所述主從式正反器為主從式D型正反器。
  5. 如申請專利範圍第1項所述的位元資料移位器，其中所述主從式正反器包括：P型電晶體，所述P型電晶體的第一端耦接所述多個依序串聯的資料閂鎖器並接收所述多個經延遲訊號中具有最落後相位的一 者，所述P型電晶體的第二端接收所述多個時脈訊號中除起始脈衝外具有最領先相位的一者，且所述P型電晶體依據所述多個時脈訊號中除所述起始脈衝外具有最領先相位的一者來導通或關閉；第一閂鎖器，耦接所述P型電晶體的第三端，當所述P型電晶體導通時所述第一閂鎖器接收所述多個經延遲訊號中具有最落後相位的一者，並產生第一閂鎖訊號；N型電晶體，所述N型電晶體的第一端耦接所述第一閂鎖器，所述N型電晶體的第一端接收所述第一閂鎖訊號，所述N型電晶體的第二端接收所述多個時脈訊號中除所述起始脈衝外具有最領先相位的一者，並依據所述多個時脈訊號中除所述起始脈衝外具有最領先相位的一者來導通或關閉；以及第二閂鎖器，耦接所述N型電晶體的第三端，當所述N型電晶體導通時接收所述第一閂鎖訊號，並產生下一級資料移位叢集的輸入訊號。
  6. 如申請專利範圍第5項所述的位元資料移位器，其中所述第一閂鎖器與第二閂鎖器中的每一者包括第一反相器與第二反相器，所述第一反相器的輸入端耦接所述第二反相器的輸出端，且所述第一反相器的輸出端耦接所述第二反相器的輸入端。
  7. 如申請專利範圍第1項所述的位元資料移位器，其中所述多個依序串聯的資料閂鎖器的每一級包括：控制電晶體，所述控制電晶體的第一端接收所述輸入訊號或所述多個經延遲訊號的一者，所述控制電晶體的第二端接收所述多個時脈訊號中的一者，所述控制電晶體依據所述多個時脈訊號中的一者來導通或關閉； 閂鎖器，所述閂鎖器耦接所述控制電晶體的第三端，當所述控制電晶體導通時接收所述輸入訊號或所述多個經延遲訊號的一者，以產生下一級資料閂鎖器的經延遲訊號。
  8. 如申請專利範圍第7項所述的位元資料移位器，其中所述閂鎖器包括第一反相器與第二反相器，所述第一反相器的輸入端耦接所述第二反相器的輸出端，且所述第一反相器的輸出端耦接所述第二反相器的輸入端。
  9. 如申請專利範圍第7項所述的位元資料移位器，其中所述多個依序串聯的資料閂鎖器中多個奇數級資料閂鎖器的每一級更包括：輸出反相器，所述輸出反相器接收所述多個經延遲訊號的一者以產生反相經延遲訊號。
  10. 如申請專利範圍第7項所述的位元資料移位器，其中所述多級依序串聯的資料移位叢集的最後一級包括所述多個依序串聯的資料閂鎖器而不包括所述主從式正反器。
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