TWI394157B - 延遲線以及使用此延遲線的記憶體控制電路 - Google Patents

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Description

延遲線以及使用此延遲線的記憶體控制電路
本發明有關於延遲線以及使用此延遲線的記憶體控制電路，特別有關於使用擬似NMOS作為延遲單元的延遲線以及使用此延遲線的記憶體控制電路。
在許多種電路中，延遲鎖相迴路(delay locked loop,DLL)電路係用以同步所須時脈以避免因為不同步而產生的錯誤。
請同時參閱第1a圖、第1b圖和第2圖。第1a圖繪示了先前技術之類比延遲鎖相迴路電路的方塊圖。第2圖繪示了第1圖中所示的類比延遲鎖相迴路電路之通常動作的時序圖。類比延遲鎖相迴路電路100包含複數延遲單元101~107、相位偵測器109、電荷泵111以及迴路濾波器113。延遲單元101~107係用以延遲輸入訊號Ckin 以產生和輸入訊號Ckin 同步的輸出訊號Ckn 。通常而言，延遲單元101~107可形成延遲線115。而且，延遲單元101~107中每個延遲單元所產生的輸入訊號可具有不同的延遲量，如第2圖所示的CK1 、CK2 、CK3 、......、CKn 等，輸入訊號CK1 、CK2 ......中的每一個都可因不同需求被擷取出來。在此例中，延遲單元的數量是n，因此每一延遲單元的延遲量係輸入訊號CKin 以及輸出訊號CKn 之間的總延遲量除以n。
一般而言，相位偵測器109、電荷泵111以及迴路濾波器113形成了控制電路，用以控制延遲單元101~107。相位偵測器109用以比較輸入訊號CKin 以及輸出訊號CKn 以產生上升訊號UP以及下降訊號DN。上升訊號UP以及下降訊號DN通知電荷泵111以及迴路濾波器113產生控制電壓Vctrl 以控制延遲單元101~107之動作。由於電荷泵111以及迴路濾波器113之動作為熟知此項技藝者所知悉，在此不再贅述。藉由此方法，延遲單元101~107之延遲量可被調整以使輸出訊號CKn和輸入訊號CKin同步。也就是說，輸入訊號CKin和輸出訊號CKn間的延遲總量D1和輸入訊號CKin的週期相等。
第1b圖為習知數位延遲鎖相迴路(digital DLL)121的功能方塊圖。延遲鎖相迴路電路121包含有一具有複數個延遲單元125串聯而成的延遲線(delay line)123、一相位偵測器127以及一延遲鎖相迴路控制器(DLL controller)129。每一個延遲單元125可用來提供一預定的延遲量dt，因此，如果在延遲單元123中所有延遲單元125的個數為K，那麼在輸入時脈CLKi上的延遲時間總共等於K乘以dt，接著，延遲時脈CLKd以及輸入時脈CLKi會被傳送到相位偵測器127，最後，當習知相位偵測器127連續兩次檢測到延遲時脈CLKd以及輸入時脈CLKi之間具有180度的相位差(亦即相位轉變)時，習知相位偵測器127就會輸出一通知訊號Sc到延遲鎖相迴路控制器129。換句話說，通知訊號Sc係用來告知延遲鎖相迴路控制器129：此時延遲時脈CLKd的相位已落後輸入時脈CLKi的相位達360度，所以，延遲鎖相迴路控制器129會不斷地程式化(programming)每一個延遲單元125的延遲量dt以增加施加於輸入時脈CLKi的延遲總量，直到相位偵測器127產生通知訊號Sc為止。其中延遲鎖相迴路控制器129可更包含數位迴路濾波器131。
在習知技術中，會使用互補式金氧半導體(Complementary Metal Oxide Semiconductor,CMOS)來作為延遲單元101~107。然而互補式金氧半導體具有較大的延遲量，因此在較高頻訊號時會造成輸出訊號的抖動(jitter)，進而影響延遲鎖相迴路之分辨率(resolution)。
因此本發明係提出一種新的延遲單元，其具有較低的延遲量。
本發明之一實施例揭露了一種延遲線，包含：至少一延遲單元，其中該延遲線使用該延遲單元中至少其一延遲一輸入訊號延遲以形成一輸出訊號，且該延遲單元係以擬似N型金氧半導體(Pseudo NMOS)實施。
本發明之一實施例揭露了一種記憶體控制電路，包含一延遲鎖相迴路。此延遲鎖相迴路具有至少一延遲單元，其中該延遲鎖相迴路使用該延遲單元中至少其一延遲一輸入訊號延遲以形成一輸出訊號，且該延遲單元係以擬似N型金氧半導體實施。
本發明之另一實施例揭露了一種記憶體控制電路，包含一延遲鎖相迴路。此延遲鎖相迴路具有：至少一延遲單元，其中該延遲鎖相迴路使用該延遲單元中至少其一延遲一輸入訊號延遲以形成一輸出訊號，且該延遲單元係以擬似N型金氧半導體實施。此擬似N型金氧半導體包含：一P型金氧半導體，其源極耦接至一第一電壓位準；以及一第一N型金氧半導體，其汲極耦接於該P型金氧半導體之一汲極，且其閘極接收一輸入訊號，其中該擬似N型金氧半導體根據該輸入訊號在該P型金氧半導體之該汲極產生一第一輸出訊號，且該第一輸出訊號作為下一級之該延遲單元的該輸入訊號，且該下一級延遲單元根據該輸入訊號產生一第二輸出訊號；以及一第二N型金氧半導體，其汲極耦接於該第一N型金氧半導體之一源極，其源極耦接於一第二電壓位準，其中該第二電壓位準低於該第一電壓位準。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。此外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。
本發明所提出之概念為利用擬似N型金氧半導體(Pseudo NMOS)來作為延遲單元。如熟知此項技藝者所知悉，擬似N型金氧半導體係由一P型金氧半導體擬(PMOS)和多個N型金氧半導體(NMOS)構成，通常係作為邏輯閘使用。第3圖繪示了擬似N型金氧半導體其中一種結構的電路圖。如第3圖所示，擬似N型金氧半導體300包含一PMOS 301以及NMOS 303,305。其中PMOS 301之閘極通常會接於一低電位，因此會一直處於導通之狀態，NMOS 303會接收一輸入訊號CLK而在PMOS 301的汲極產生一輸出訊號OUT。而NMOS 305會接收一致能訊號ENn來決定N型金氧半導體300是否運作。
這樣的結構因為輸入電阻主要係由NMOS 303和305所形成，因此會具有負載較輕的特性(因為NMOS的輸入電阻要比PMOS的輸入電阻來得小。而且，因為PMOS 301通常會處於導通之狀態，因此相較於CMOS，會有較小的電壓擺幅(Swing)。如第4圖所示，CMOS的最低輸出電壓會到地電位(實線波形)，而擬似N型金氧半導體之最低電壓會比地電位來得高，因此擬似N型金氧半導體300會具有較小的電壓擺幅。因為具有較小的輸入電阻以及較小的電壓擺幅，因此若將擬似N型金氧半導體作為延遲單元使用，會具有較小的延遲量。
第5圖繪示了使用第3圖所示的擬似N型金氧半導體以形成延遲線之示意圖。如第5(a)圖所示，每一擬似N型金氧半導體501、503、505以及507的輸出係作為下一級擬似N型金氧半導體的輸入訊號使用，因此輸出訊號Out1 、Out2 、Out3 、Out4 就如同第2圖所示的CK1 、CK2 、CK3 、CK4 一般，會具有不同的延遲量。第5(b)圖則繪示了當把多個擬似N型金氧半導體501、503、505以及507作為延遲單元以形式延遲線的示意圖。藉由第5(a)和第5(b)圖，可以確實了解當擬似N型金氧半導體作為延遲單元時的電路接線關係。
請再參照第3圖，由於擬似N型金氧半導體300中的PMOS 301一直處於一種導通的狀態，因此當輸入訊號CLK為高準位而使得NMOS 303導通時，會使PMOS 301和NMOS 303、305同時導通而造成所謂的短路電流(short current)。此短路電流之電流值較大，因此會造成N型金氧半導體300在作為延遲單元時會有較大的能量損耗。因此，本發明更提出了使用一致能訊號以關閉PMOS 301之概念。如第3圖所示，PMOS 301之閘極接收一致能訊號ENp，以在NMOS 303導通後(亦即輸出訊號Out變成低位準後)關閉PMOS 301，以減少short current現象的發生。此致能訊號ENp可由其他電路所產生，或由前幾級的延遲單元所產生。
第6圖和第7圖繪示了使用前幾級延遲單元之輸出訊號以作為擬似N型金氧半導體之P型金氧半導體的致能訊號之示意圖。在第6圖中，係將前兩級延遲單元之輸出訊號反相以作為致能訊號ENp。例如，延遲單元601的輸出訊號被反相以作為延遲單元605之致能訊號ENp，而延遲單元603的輸出訊號被反相以作為延遲單元607之致能訊號ENp。在第7圖中，係將前三級延遲單元之輸出訊號作為致能訊號ENp。例如，延遲單元701的輸出訊號被作為延遲單元707之致能訊號ENp，而延遲單元703的輸出訊號被作為延遲單元709之致能訊號ENp。須注意的是，第6圖和第7圖的電路圖僅用以舉例，在此概念下的任何變動均應在本發明的範圍之內。
第8圖繪示了習知技術之延遲單元與根據本發明之實施例的延遲單元之特性比較圖，其係根據實際量測的數據繪製而成。第8圖 中實線表示未被延遲過的訊號，虛線表示被延遲單元延遲過的訊號。因此，實線和虛線訊號間的差異，即代表了延遲單元的延遲量。如第8圖所示，一般CMOS的延遲單元之延遲量約為104ps，而根據本發明之使用擬似N型金氧半導體作成的延遲單元其延遲量僅有60ps甚至可低到只有50ps。請留意在第8圖中，使用擬似N型金氧半導體作成的延遲單元具有兩種延遲量，其延遲量大小取決於擬似N型金氧半導體中的PMOS之關閉(即不導通)狀況。當PMOS關閉較不完整(例如第5(a)圖中的擬似N型金氧半導體501之PMOS未完整關閉)，短路電流的情況會比較嚴重但導通較快，因此會有較小的延遲量。而當PMOS關閉較完整時(例如在第5(a)圖中的擬似N型金氧半導體501之PMOS閘極施加較大的正電壓)，短路電流的情況會比較小但PMOS若想再度導通會比較耗時，因此會有較大的延遲量。因此，根據本發明之延遲單元的延遲量跟PMOS的導通狀態有關。此外，由於PMOS的導通狀態係取決於致能訊號ENp，因此亦可視為根據本發明之延遲單元的延遲量致能訊號ENp跟有關。
根據上述之實施例，使用擬似N型金氧半導體的延遲單元具有較小的延遲量而且易於控制，而且可使用一致能訊號來避免短路電流並控制延遲量。然而，須注意的是雖然上述之實施例係以含有一PMOS、二NMOS的擬似N型金氧半導體作說明，但並非用以限定本發明，擬似N型金氧半導體具有相當多的形態(例如一PMOS，四NMOS，且NMOS可為串聯或並聯的狀態)，均應包含在本發明的範圍之內。而且，本發明之概念不限定於第1a圖和第1b圖中所示的延遲鎖相迴路電路，亦可使用在其他的延遲鎖相迴路電路上。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
101、103、105、107、125、501、503、505、507、601、603、605、607、701、703、705、707‧‧‧延遲單元
100、121‧‧‧延遲鎖相迴路電路
109、127‧‧‧相位偵測器
111‧‧‧電荷泵
113‧‧‧迴路濾波器
129‧‧‧延遲鎖相迴路控制器
301‧‧‧PMOS
303、305‧‧‧NMOS
第1a、第1b圖繪示了先前技術之延遲鎖相迴路電路的方塊圖。
第2圖繪示了第1圖中所示的延遲鎖相迴路電路之通常動作的時序圖。
第3圖繪示了擬似N型金氧半導體其中一種結構的電路圖。
第4圖繪示了第3圖所示之擬似N型金氧半導體的動作之示意圖。
第5圖繪示了使用第3圖所示的擬似N型金氧半導體以形成延遲線之示意圖。
第6圖繪示了使用前幾級延遲單元之輸出訊號以作為擬似N型金氧半導體之P型金氧半導體的致能訊號之示意圖。
第7圖繪示了使用前幾級延遲單元之輸出訊號以作為擬似N型金氧半導體之P型金氧半導體的致能訊號之示意圖。
第8圖繪示了習知技術之延遲單元與根據本發明之實施例的延遲單元之特性比較圖。
501、503、505、507．．．延遲單元

Claims (19)

  1. 一種延遲線，包含：至少一延遲單元，其中該延遲線使用該延遲單元中至少其一延遲一輸入訊號延遲以形成一輸出訊號，且該延遲單元係以擬似N型金氧半導體(Pseudo NMOS)實施；其中該擬似N型金氧半導體包含：一P型金氧半導體，其源極耦接至一第一電壓位準；以及複數個N型金氧半導體，耦接於該P型金氧半導體之一汲極以及一第二電壓位準之間，其中該第一電壓位準高於該第二電壓位準；其中該些N型金氧半導體其中之一接收該輸入訊號，而該擬似N型金氧半導體根據該輸入訊號在P型金氧半導體之該汲極處產生一輸出訊號，且該輸出訊號被傳送至一下一級延遲單元中的一N型金氧半導體。
  2. 如申請專利範圍第1項所述之延遲線，係使用在一延遲鎖相迴路中(Delay Lock Loop,DLL)。
  3. 如申請專利範圍第2項所述之延遲線，其中該延遲鎖相迴路係使用在一記憶體控制電路中。
  4. 如申請專利範圍第1項所述之延遲線，其中該些N型金氧半導體包含： 一第一N型金氧半導體，其汲極耦接於該P型金氧半導體之一汲極，且其閘極接收該輸入訊號，其中該擬似N型金氧半導體根據該輸入訊號在該P型金氧半導體之該汲極產生一第一輸出訊號，且該第一輸出訊號作為該下一級延遲單元的一輸入訊號，且該下一級延遲單元根據該輸入訊號產生一第二輸出訊號；以及一第二N型金氧半導體，其汲極耦接於該第一N型金氧半導體之一源極，其源極耦接於一第二電壓位準，其中該第二電壓位準低於該第一電壓位準。
  5. 如申請專利範圍第1項所述之延遲線，其中該P型金氧半導體更接收一致能訊號，以在該致能訊號為一特定位準時，使該P型金氧半導體不導通。
  6. 如申請專利範圍第5項所述之延遲線，其中該些延遲單元其中之一，係以前級的其他該些延遲單元其中之一所產生的一前級延遲輸出訊號作為該致能訊號。
  7. 如申請專利範圍第6項所述之延遲線，更包含一正反器，用以反相該前級延遲輸入訊號以作為該致能訊號。
  8. 如申請專利範圍第5項所述之延遲線，其中該延遲單元的延遲量與該致能訊號有關。
  9. 一種記憶體控制電路，包含：一延遲鎖相迴路(DLL)，具有：至少一延遲單元，其中該延遲鎖相迴路使用該延遲單元中至少其一延遲一輸入訊號延遲以形成一輸出訊號，且該延遲單元係以擬似N型金氧半導體(Pseudo NMOS)實施；其中該擬似N型金氧半導體包含：一P型金氧半導體，其源極耦接至一第一電壓位準；以及複數個N型金氧半導體，耦接於該P型金氧半導體之一汲極以及一第二電壓位準之間，其中該第一電壓位準高於該第二電壓位準；其中該些N型金氧半導體其中之一接收該輸入訊號，而該擬似N型金氧半導體根據該輸入訊號在P型金氧半導體之該汲極處產生一輸出訊號，且該輸出訊號被傳送至一下一級延遲單元中的一N型金氧半導體。
  10. 如申請專利範圍第9項所述之記憶體控制電路，其中該些N型金氧半導體包含：一第一N型金氧半導體，其汲極耦接於該P型金氧半導體之一汲極，且其閘極接收該輸入訊號，其中該擬似N型金氧半導體根據該輸入訊號在該P型金氧半導體之該汲極產生一第一輸出訊號，且該第一輸出訊號作為該下一級延遲單元的一輸入訊號，且該下一級延遲單元根據該輸入訊號產生一第二輸出訊號；以及 一第二N型金氧半導體，其汲極耦接於該第一N型金氧半導體之一源極，其源極耦接於一第二電壓位準，其中該第二電壓位準低於該第一電壓位準。
  11. 如申請專利範圍第9項所述之記憶體控制電路，其中該P型金氧半導體更接收一致能訊號，以在該致能訊號為一特定位準時，使該P型金氧半導體不導通。
  12. 如申請專利範圍第11項所述之記憶體控制電路，其中該些延遲單元其中之一，係以前級的其他該些延遲單元其中之一所產生的一前級延遲輸出訊號作為該致能訊號。
  13. 如申請專利範圍第12項所述之記憶體控制電路，更包含一正反器，用以反相該前級延遲輸入訊號以作為該致能訊號。
  14. 如申請專利範圍第11項所述之記憶體控制電路，其中該延遲單元的延遲量與該致能訊號有關。
  15. 一種記憶體控制電路，包含：一延遲鎖相迴路(DLL)，具有：至少一延遲單元，其中該延遲鎖相迴路使用該延遲單元中至少其一延遲一輸入訊號延遲以形成一輸出訊號，且該延遲單元係以擬似N型金氧半導體實施，該擬似N型金氧半導體包含： 一P型金氧半導體，其源極耦接至一第一電壓位準；以及一第一N型金氧半導體，其汲極耦接於該P型金氧半導體之一汲極，且其閘極接收一輸入訊號，其中該擬似N型金氧半導體根據該輸入訊號在該P型金氧半導體之該汲極產生一第一輸出訊號，且該第一輸出訊號作為一下一級延遲單元的該輸入訊號，且該下一級延遲單元根據該輸入訊號產生一第二輸出訊號，該第一輸出訊號被傳送至該下一級延遲單元中的一N型金氧半導體；以及一第二N型金氧半導體，其汲極耦接於該第一N型金氧半導體之一源極，其源極耦接於一第二電壓位準，其中該第二電壓位準低於該第一電壓位準。
  16. 如申請專利範圍第15項所述之記憶體控制電路，其中該P型金氧半導體更接收一致能訊號，以在該致能訊號為一特定位準時，使該P型金氧半導體不導通。
  17. 如申請專利範圍第16項所述之記憶體控制電路，其中該些延遲單元其中之一，係以前級的其他該些延遲單元其中之一所產生的一前級延遲輸出訊號作為該致能訊號。
  18. 如申請專利範圍第17項所述之記憶體控制電路，更包含一正反器，用以反相該前級延遲輸入訊號以作為該致能訊號。
  19. 如申請專利範圍第16項所述之記憶體控制電路，其中該延遲單元的延遲量與該致能訊號有關。
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