CN111986725B - 比特数据位移器 - Google Patents

Abstract

本发明提供一种比特数据位移器，接收输入信号与多个时脉信号，比特数据位移器包括多个依序串联的数据位移丛集，其中多个依序串联的数据位移丛集的每一者包括多个依序串联的数据闩锁器与主从式正反器。多个依序串联的数据闩锁器被配置为基于多个时脉信号来依序延迟输入信号，以产生多个经延迟信号。主从式正反器被配置为基于所述多个时脉信号的一者延迟所述多个经延迟信号的一者，以产生下一级数据位移丛集的输入信号。

Description

比特数据位移器

技术领域

本发明涉及一种半导体装置，尤其涉及一种运用正反器对比特数据进行位移的比特数据位移器。

背景技术

比特数据位移器(Bit Data Shifter)广泛运用在数字电路中，例如计数器、计时器与比特累加器等。以往的比特数据位移器的基本架构都是由主从式正反器(Master-Slave Flip-Flop)构成，主从式正反器通常由两级闩锁器(Latch)构成，主从式正反器根据时脉信号的H/L cycle而将单一比特的数据从上一级传输至下一级。

为了缩小布局面积，现有技术调整主从式正反器中的电路以及元件尺寸以压缩比特数据位移器的整体面积。然而，无论如何减少主从式正反器的面积，比特数据位移器的主要架构仍是由主从式正反器组成，节省的面积有限。

发明内容

有鉴于此，本发明提供一种比特数据位移器，结合单级闩锁器以及主从式正反器来组成数据位移丛集，以降低比特数据位移器的布局面积。

本发明的实施例提供一种比特数据位移器，比特数据位移器接收输入信号与多个时脉信号，比特数据位移器包括多个依序串联的数据位移丛集，每个依序串联的数据位移丛集包括多个依序串联的数据闩锁器与主从式正反器。多个依序串联的数据闩锁器被配置为基于多个时脉信号来依序延迟输入信号，以产生多个经延迟信号。主从式正反器耦接多个依序串联的数据闩锁器，主从式正反器被配置为基于多个时脉信号的一者延迟多个经延迟信号的一者，以产生下一级数据位移丛集的输入信号。

基于上述，本发明提出一种比特数据位移器，比特数据位移器包括多个依序串联的数据位移丛集。数据位移丛集由多个依序串联的数据闩锁器以及主从式正反器来组成，多个依序串联的数据闩锁器依序延迟输入信号以产生多个经延迟信号，主从式正反器延迟多个经延迟信号的一者以产生下一级数据位移丛集的输入信号。通过上述架构，可节省比特数据位移器的布局面积。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是本发明实施例的比特数据位移器的示意图；

图2是本发明实施例的多个时脉信号的时序图；

图3是本发明实施例的数据位移丛集的电路示意图；

图4是本发明另一实施例的数据位移丛集的电路示意图。

附图标记说明

10：比特数据位移器

110_1、110_2、110_3、110_4：数据位移丛集

120_1、120_2、120_3：主从式正反器

DL1-24：数据闩锁器

M1-M8：晶体管

L1-L8：闩锁器

INV1-3：输出反相器

DATA_IN、SI1、SI2、SI3：输入信号

CLK1-6：时脉信号

B1-B24：经延迟信号

BB1-3：反相经延迟信号

SL1：闩锁信号

具体实施方式

参照图1，比特数据位移器10接收输入信号DATA_IN与多个时脉信号CLK1-6，比特数据位移器10包括依序串联的数据位移丛集110_1、110_2、110_3与110_4。在一实施例中，数据位移丛集110_1接收输入信号DATA_IN以产生经延迟信号B1-B6，并提供输入信号SI1至数据位移丛集110_2。数据位移丛集110_2接收输入信号SI1以产生经延迟信号B7-B12，并提供输入信号SI2至数据位移丛集110_3。数据位移丛集110_3接收输入信号SI2以产生经延迟信号B13-B18，并提供输入信号SI3至数据位移丛集110_4。数据位移丛集110_4接收输入信号SI3以产生经延迟信号B19-B24。必须说明的是，数据位移丛集数量以及各数据位移丛集所输出的经延迟信号数量应视实际需求而定，本发明并未限定于此。

参照图2，在时脉信号CLK1-6的时序上，仅在起始脉冲让时脉信号CLK6先行，此后时脉信号CLK1-6的相位依序延迟，其中除起始脉冲外，时脉信号CLK1具有最领先相位，而时脉信号CLK6具有最落后相位。配合参照图1，数据位移丛集110_1-110_4共用时脉信号CLK1-6。

请同时参照图1与图2，数据位移丛集110_1包括依序串联的数据闩锁器DL1-6以及主从式正反器120_1。主从式正反器120_1例如是主从式D型正反器。依序串联的数据闩锁器DL1-6被配置为基于时脉信号CLK1-6来依序延迟输入信号DATA_IN，以产生经延迟信号B1-B6。具体而言，数据闩锁器DL1基于时脉信号CLK6延迟输入信号DATA_IN，以产生经延迟信号B1。数据闩锁器DL2基于时脉信号CLK5延迟经延迟信号B1，以产生经延迟信号B2。数据闩锁器DL3-6以此类推，不再赘述。主从式正反器120_1耦接多个依序串联的数据闩锁器DL1-6，在一实施例中，主从式正反器120_1被配置为基于时脉信号CLK1-6中除起始脉冲外具有最领先相位的时脉信号CLK1来延迟多个经延迟信号B1-B6中具有最落后相位的经延迟信号B6，以产生下一级数据位移丛集110_2的输入信号SI1。

数据位移丛集110_2、数据位移丛集110_3及数据位移丛集110_4以此类推，不再赘述。

必须说明的是，数据位移丛集110_1-110_4的最后一级，即数据位移丛集110_4仅包括数据闩锁器DL19-24而不包括主从式正反器。

图3是依据本发明一实施例所绘示的数据位移丛集的电路示意图。同时参照图1与图3，以数据位移丛集110_1为例，数据位移丛集110_1包括依序串联的数据闩锁器DL1-6以及主从式正反器120_1，具体说明如下。

数据闩锁器DL1包括晶体管M1与闩锁器L1，晶体管M1是N型金氧半晶体管(NMOS)。晶体管M1的第一端接收输入信号DATA_IN，晶体管M1的第二端接收时脉信号CLK6。闩锁器L1的第一端耦接晶体管M1的第三端，闩锁器L1包括两个反相器，该两个反相器中的一者的输入端耦接另一者输出端，且该两个反相器中的一者的输出端耦接另一者输入端。当时脉信号CLK6为高逻辑电平而使晶体管M1导通时，闩锁器L1接收输入信号DATA_IN并反相输入信号DATA_IN，以产生经延迟信号B1。

数据闩锁器DL2包括晶体管M2与闩锁器L2，晶体管M2是NMOS。晶体管M2的第一端接收经延迟信号B1，晶体管M2的第二端接收时脉信号CLK5。闩锁器L2的第一端耦接晶体管M2的第三端，闩锁器L2包括两个反相器，该两个反相器中的一者的输入端耦接另一者输出端，且该两个反相器中的一者的输出端耦接另一者输入端。当时脉信号CLK5为高逻辑电平而使晶体管M2导通时，闩锁器L2接收经延迟信号B1并反相经延迟信号B1，以产生经延迟信号B2。关于数据闩锁器DL3-DL6，以此类推，不再赘述。

主从式正反器120_1包括晶体管M7、闩锁器L7、晶体管M8与闩锁器L8。晶体管M7是P型金氧半晶体管(PMOS)。晶体管M7的第一端耦接数据闩锁器DL6，晶体管M7的第一端接收经延迟信号B6，其中经延迟信号B6在经延迟信号B1-B6中具有最落后的相位。晶体管M7的第二端接收时脉信号CLK1，晶体管M7依据时脉信号CLK1来导通或关闭，其中时脉信号CLK1在时脉信号CLK1-6中除起始脉冲外具有最领先相位。闩锁器L7耦接晶体管M7的第三端，当晶体管M7导通时，闩锁器L7接收经延迟信号B6并反相经延迟信号B6，以产生闩锁信号SL1。晶体管M8是NMOS，晶体管M8的第一端耦接闩锁器L7，晶体管M8的第一端接收闩锁信号SL1。晶体管M8的第二端接收时脉信号CLK1，晶体管M8依据时脉信号CLK1来导通或关闭，其中时脉信号CLK1在时脉信号CLK1-6中除起始脉冲外具有最领先相位。闩锁器L8耦接晶体管M8的第三端，当晶体管M8导通时，闩锁器L8接收经闩锁信号SL1并反相闩锁信号SL1，以产生数据位移丛集1102的输入信号SI1。在一实施例中，闩锁器L7与闩锁器L8皆各自包括两个反相器，该两个反相器中的一者的输入端耦接另一者输出端，且该两个反相器中的一者的输出端耦接另一者输入端。

图4与图3的电路大致相同，请参照图3与其对应说明书内容。图4与图3的差异仅在于数据闩锁器DL1-DL6中的奇数级，即数据闩锁器DL1还包括输出反相器INV1，数据闩锁器DL3还包括输出反相器INV3，数据闩锁器DL5还包括输出反相器INV5。在一些应用中，需要在奇数级输出的反相数据而在偶数级输出正常数据，如图三所示。然而，在其他应用中，奇数级与偶数级皆需要正常数据而不需要反相数据，因此在图3中的数据闩锁器DL1-DL6中的奇数级的数据闩锁器DL1、数据闩锁器DL3、数据闩锁器DL5分别增加输出反相器INV1、输出反相器INV3、输出反相器INV5，以将经延迟信号B1、经延迟信号B3、经延迟信号B5反相。具体而言，输出反相器INV1接收经延迟信号B1并对经延迟信号B1进行反相，以产生反相经延迟信号BB1。输出反相器INV3接收经延迟信号B3并对经延迟信号B3进行反相，以产生反相经延迟信号BB3。输出反相器INV5接收经延迟信号B5并对经延迟信号B5进行反相，以产生反相经延迟信号BB5。

综上所述，本发明提出一种比特数据位移器，比特数据位移器包括多个依序串联的数据位移丛集。数据位移丛集由多个依序串联的数据闩锁器以及主从式正反器来组成，多个依序串联的数据闩锁器依序延迟输入信号以产生多个经延迟信号，主从式正反器配延迟多个经延迟信号中具有最落后相位的经延迟信号以产生下一级数据位移丛集的输入信号。通过上述架构，可减少主从式正反器的数量，有效缩减比特数据位移器的布局面积。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (10)

1.一种比特数据位移器，接收输入信号与具有不同相位的多个时脉信号，所述比特数据位移器包括多个依序串联的数据位移丛集，其中所述多个依序串联的数据位移丛集的每一者包括：

多个依序串联的数据闩锁器，所述多个依序串联的数据闩锁器的每一者分别接收所述多个时脉信号中具有不同相位的一者，且所述多个依序串联的数据闩锁器被配置为基于所述多个时脉信号来依序延迟所述输入信号，以产生多个经延迟信号；

主从式正反器，耦接所述多个依序串联的数据闩锁器的最后一者，被配置为基于所述多个时脉信号的一者延迟所述多个经延迟信号的一者，以产生下一级数据位移丛集的输入信号。

2.根据权利要求1所述的比特数据位移器，其中所述主从式正反器被进一步配置为基于所述多个时脉信号中除起始脉冲外具有最领先相位的一者延迟所述多个经延迟信号中具有最落后相位的一者，以产生下一级数据位移丛集的输入信号。

3.根据权利要求1所述的比特数据位移器，其中所述多个依序串联的数据位移丛集共用所述多个时脉信号。

4.根据权利要求1所述的比特数据位移器，其中所述主从式正反器为主从式D型正反器。

5.根据权利要求1所述的比特数据位移器，其中所述主从式正反器包括：

P型晶体管，所述P型晶体管的第一端耦接所述多个依序串联的数据闩锁器并接收所述多个经延迟信号中具有最落后相位的一者，所述P型晶体管的第二端接收所述多个时脉信号中除起始脉冲外具有最领先相位的一者，且所述P型晶体管依据所述多个时脉信号中除所述起始脉冲外具有最领先相位的一者来导通或关闭；

第一闩锁器，耦接所述P型晶体管的第三端，当所述P型晶体管导通时所述第一闩锁器接收所述多个经延迟信号中具有最落后相位的一者，并产生第一闩锁信号；

N型晶体管，所述N型晶体管的第一端耦接所述第一闩锁器，所述N型晶体管的第一端接收所述第一闩锁信号，所述N型晶体管的第二端接收所述多个时脉信号中除所述起始脉冲外具有最领先相位的一者，并依据所述多个时脉信号中除所述起始脉冲外具有最领先相位的一者来导通或关闭；以及

第二闩锁器，耦接所述N型晶体管的第三端，当所述N型晶体管导通时接收所述第一闩锁信号，并产生下一级数据位移丛集的输入信号。

6.根据权利要求5所述的比特数据位移器，其中所述第一闩锁器与第二闩锁器中的每一者包括第一反相器与第二反相器，所述第一反相器的输入端耦接所述第二反相器的输出端，且所述第一反相器的输出端耦接所述第二反相器的输入端。

7.根据权利要求1所述的比特数据位移器，其中所述多个依序串联的数据闩锁器的每一级包括：

控制晶体管，所述控制晶体管的第一端接收所述输入信号或所述多个经延迟信号的一者，所述控制晶体管的第二端接收所述多个时脉信号中的一者，所述控制晶体管依据所述多个时脉信号中的一者来导通或关闭；

闩锁器，所述闩锁器耦接所述控制晶体管的第三端，当所述控制晶体管导通时接收所述输入信号或所述多个经延迟信号的一者，以产生下一级数据闩锁器的经延迟信号。

8.根据权利要求7所述的比特数据位移器，其中所述闩锁器包括第一反相器与第二反相器，所述第一反相器的输入端耦接所述第二反相器的输出端，且所述第一反相器的输出端耦接所述第二反相器的输入端。

9.根据权利要求7所述的比特数据位移器，其中所述多个依序串联的数据闩锁器中多个奇数级数据闩锁器的每一级还包括：

输出反相器，所述输出反相器接收所述多个经延迟信号的一者以产生反相经延迟信号。

10.根据权利要求7所述的比特数据位移器，其中所述多个依序串联的数据位移丛集的最后一级包括所述多个依序串联的数据闩锁器而不包括所述主从式正反器。

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