KR100523716B1 - 탑재되는 메모리 장치들의 수에 제한없는 레지스터 및이를 갖는 메모리 모듈 - Google Patents

탑재되는 메모리 장치들의 수에 제한없는 레지스터 및이를 갖는 메모리 모듈 Download PDF

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Abstract

제 1 및 제 2 프리-프로세싱 플립-플롭들은 외부 클록 신호의 1/2 의 주파수를 갖는 클록에 의해 레지스터에 입력된 코맨드-어드레스 신호 및 그 반전 신호를 래치한다. 따라서, 코맨드-어드레스 신호는 일시적으로 2 배를 갖는 신호들의 세트로 압축된다. 예를 들면, 신호들의 하나의 세트는 데이타 기수번 째 코맨드-어드레스 신호의 내용들만을 갖고, 다른 세트는 우수번 째 코맨드-어드레스 신호의 내용들만을 갖는다. 신호들의 세트가 코맨드-어드레스 신호의 2배의 주기들을 갖기 때문에, 제 1 및 제 2 포스트ㅡ프로세싱 플립-플롭들은 셋-업 타임 및 홀드 타임이 충분히 확보되는 상태에서 딜레이 동기 루프 (delay locked loop) 회로에 의해 내부 클록 신호에 따라 신호들을 래치할 수 있다.

Description

탑재되는 메모리 장치들의 수에 제한없는 레지스터 및 이를 갖는 메모리 모듈{REGISTER WITHOUT RESTRICTION OF NUMBER OF MOUNTED MEMORY DEVICES AND MEMORY MODULE HAVING THE SAME}
본 발명은 레지스터링된 메모리 모듈에 관한 것으로, 특히, 레지스터내에 딜레이 동기 루프 (delay locked loop; 이하, DLL이라 한다) 회로를 갖는 메모리 모듈에 관한 것이다.
스터브 버스토폴로지 (stub bustopology) 를 DQ 버스 및 클록 버스 (이하, 관련 기술이라 한다) 에 이용하는 기술은 고주파 대역에 대한 대응의 목적으로 제안되었다. 이 관련 기술에서, 칩 세트 (또는 메모리 컨트롤러) 로부터 송신된 외부 클록 신호 (WCLK) 는 각각의 메모리 모듈의 기판상에 배치된 복수의 메모리 장치로 분배된다. 한편, 관련 기술에서, 칩 세트로부터 메모리 모듈에 송신된 코맨드/어드레스 (command/address; 이하 C/A) 신호 각각의 메모리 모듈의 기판상에 배치된 C/A 레지스터 (이하, 레지스터라 한다) 에 래치 (latching) 된다. 그 후, 래치된 C/A 신호는 내부 C/A 신호로서 대응하는 메모리 장치로 분배된다.
현재, 4 내지 18 메모리 장치들을 갖는 다양한 타입의 메모리 모듈들의 유형들이 ECC 기능이 제공되는지 아닌지 또는 어떤 용량이 실현되는지 아닌지에 따라서 시판된다. 하나의 메모리 모듈상에 탑재되는 메모리 장치의 동작 주파수는 변한다.
다른 한편, 이 관련 기술에서는, 탑재된 메모리 장치들의 수가 다를 때 동작 주파수가 일정하면, 메모리 모듈상의 부하들이 강제적으로 매칭되고 각각의 레지스터가 모든 탑재된 메모리 장치에 이용되는 방법들이 이용된다. 이것은 셋-업 타임 (set-up time) 및 홀드 타임 (hold time) 이 래치 회로를 형성하는 플립-플롭에 적당하도록 유지되기 때문이다.
같은 동작 주파수에도 불구하고 탑재된 메모리 장치들의 수가 다르기 때문에, 또 다른 레지스터를 디자인하고 제조할 때 부품들의 효율이 저하된다.
또한, 관련 기술에서, 탑재된 메모리 장치들의 수에서의 변화가 이상에서 언급된 바와 같이 각각의 레지스터를 필요로 한다는 사실에 기초하여 명백하게 이해되는 바와 같이, 단일의 레지스터가 넓은 작동 주파수 대역에 대응하기가 어렵다.
이상의 상황하에서, 탑재된 장치들의 수에 무관하게 레지스터가 부품들의 효율을 개선하도록 제공될 것이 요구된다. 또한, 넓은 주파수 대역 (예를 들면, 200 내지 300 MHZ의 클록 주파수) 에 대응하는 레지스터가 제공될 것이 요구된다.
따라서, 본 발명의 목적은, 동작 주파수가 일정하다면 탑재된 메모리 장치들의 수에 무관하게 내부 C/A 신호를 적절히 발생할 수 있는 레지스터를 제공하는 것이다.
본 발명의 또 다른 목적은 상기의 레지스터를 개선하여 상기의 레지스터를 넓은 주파수 대역에 대응할 수 있도록 하는 것이다.
본 발명의 출원인은 다음과 같이 생각하였다. 동작 주파수가 일정할 때탑재된 메모리 장치들의 수에 무관하게 내부 C/A 신호를 적절히 발생할 수 있는 레지스터를 얻기 위해, 레지스터는 칩 세트로부터 분배된 외부 클록 신호에 따라 딜레이를 컨트롤하고 래치 동작을 규정하기 위한 내부 클록 신호를 발생하는 DLL 회로를 그 내부에 포함한다. 래치 동작을 규정하기 위한 내부 클록 신호를 발생한다. 외부 클록 신호와 메모리 장치의 C/A 신호 사이의 일탈 (전파 딜레이) 이 흡수되기 때문에, 래치 동작이 상기의 발생된 내부 클록 신호에 의해 수행된다. 그러나, 외부 클록 신호로부터 반주기만큼 일탈된 동시 발생의 C/A 신호가 내부 클록 신호에 의해 래치될 때, 셋-업 타임 및 홀드 타임이 래치 동작에서 충분히 확보될 수 없다는 문제가 있다.
또한, 상기의 문제를 해결하기 위해, 본 출원인은 다음을 생각하였다. C/A 신호는 일시적으로 외부 클록 신호에 의해 래치될 수 있고, 래치된 출력은 외부 클록 신호에 의해 다시 래치될 수 있다.
다음, 본 출원인은 레지스터가 탑재된 메모리 장치들의 수에 무관하게 넓은 주파수 대역에 대응할 수 있는 방법을 연구하였다. 연구 결과, 레지스터에서, C/A 신호를 래치하기 위한 프리-프로세싱 (preprocessing) 으로서, C/A 신호의 주기는 n2배이고 (예를 들면, 2 내지 4 배) 이고, 그 후, 결과 신호가 래치된다. 따라서, 홀드 타임 및 셋-업 타임이 다른 동작 주파수에 대응하는 레지스터 내의 래치 동작에 대해 충분히 확보될 수 있다.
본 발명은 상기의 문제들을 해결하기 위해, 전개될 사항에 기초하여, 레지스터링된 메모리 모듈을 위한 레지스터, 및 그 레지스터를 갖는 메모리 모듈을 제공한다.
본 발명의 레지스터는 복수의 메모리 장치들을 포함하는 메모리 모듈상에 탑재되고, 메모리 모듈 외부의 칩 세트로부터 외부 클록 신호, 및 복수의 연속적인 값들에 의해 표시된 코맨드/어드레스 (이하, C/A라 한다) 신호를 수신하고, 메모리 장치에 내부 C/A 신호를 발생한다.
본 발명의 제 1 형태에 따르면, 외부 클록 신호를 수신하고 딜레이의 양을 조절하고 내부 클록 신호를 발생하는 딜레이 동기 루프 (이하, DLL이라 한다) 회로; 외부 클록 신호에 따라 C/A 신호를 래치하고 제 1 중간 C/A 신호를 발생하기 위한 제 1 래치 유닛; 내부 클록 신호에 따라 제 1 중간 C/A 신호를 래치하고 제 2 중간 C/A 신호를 발생하기 위한 제 2 래치 유닛; 및 제 2 중간 C/A 신호에 따라 내부 C/A 신호를 출력하기 위한 출력 유닛을 포함하는 레지스터가 제공된다.
본 발명의 제 2 태양에 따르면, 외부 클록 신호를 수신하고 딜레이의 양을 조절하며 내부 클록 신호를 발생하기 위한 DLL 회로; 및 레이트 변환 유닛 (rate converting unit) 를 포함하는 레지스터가 제공된다. 레이트 변환 유닛은 C/A 신호를 수신하고 C/A 신호의 반주파수 (half frequency) 을 갖는 제 1 및 제 2 중간 C/A 신호들을 발생한다. 제 1 중간 C/A 신호는 기수 또는 우수 번째 C/A 신호들중 하나를 갖고, 제 2 중간 C/A 신호는 기수 또는 우수 번째 C/A 신호들중 다른 하나를 갖는다. 제 2 태양에 따른 레지스터는 내부 클록 신호에 따라 제 1 및 제 2 중간 C/A 신호들을 래치하고 제 3 또는 제 4 중간 C/A 신호들을 발생하기 위한 래치 유닛; 및 내부 클록 신호의 반주파수만큼 제 3 또는 제 4 중간 C/A 신호들을 번갈아 선택하고 내부 C/A 신호를 출력하기 위한 출력 유닛을 더 구비한다.
본 발명의 제 3 태양에 따르면, 외부 클록 신호를 수신하고 딜레이의 양을 조절하며 내부 클록 신호를 발생하는 DLL 회로; 및 레이트 변환 유닛을 포함하는 레지스터가 제공된다. 레이트 변환 유닛은 C/A 신호를 수신하고 (n은 자연수이고, 2이상인) 1/n2의 주파수를 갖는 제 1 내지 n번째 중간 C/A 신호들을 발생한다. 제 1 내지 n번째 중간 C/A 신호들은 C/A 신호의 복수의 연속적인 값들로부터 (n-1) 값들의 간격으로 연속적으로 선택되는 값들을 갖는다. 본 발명이 제 3 태양에 따른 레지스터는 내부 클록 신호에 따라 제 1 내지 n번째 중간 C/A 신호들을 래치하기 위한 래치 유닛, 및 (n+1) 번째 내지 2n 번째 중간 C/A 신호들을 연속적으로 발생하기 위한 출력 유닛을 더 구비한다.
본 발명에서는, 제 1 내지 제 3 태양에 따른 레지스터 및 모두 단일의 기판상에 탑재되는 복수의 메모리 장치들을 포함하는 메모리 모듈이 제공된다.
또한, 본 발명에서, 메모리 장치들의 수가 4이상이고 18이하인 메모리 모듈이 제공된다.
또한, 본 발명에서는, 메모리 모듈 및 칩 세트를 구비하는 메모리 시스템이 제공된다.
또한, 본 발명에서는, 복수의 메모리 장치들을 구비하는 메모리 모듈에 제공되는, 외부 클록 신호, 및 메모리 모듈들 외부의 칩 세트로부터 복수의 연속적인 값들에 의해 표시된 C/A 신호를 수신하고, 메모리 장치의 내부 클록 신호를 발생하기 위한 메모리 레지스터를 구비하는 메모리 시스템이 제공된다. 레지스터는 외부 클록 신호를 수신하고, 딜레이의 양을 조절하며, 내부 클록 신호를 발생하는 DLL 회로를 포함한다. 외부 클록 신호에 의해 C/A 신호에 대응하는 내부 C/A 신호를 메모리 장치로 페치 (fetch) 하기 위한 타이밍까지의 C/A 신호를 레지스터로 페치하기 위한 외부 클록 신호의 상승 에지로부터의 외부 클록들의 필요한 수는 2.0 이상이다.
본 발명의 실시예에 따른 레지스터, 및 레지스터를 갖는 레지스터링된 메모리 모듈에 관하여 도면들을 참조하여 상세한 설명이 제시된다.
(제 1 실시예)
본 발명의 제 1 실시예에 따르면, 레지스터는 4 내지 18 메모리 장치들을 갖는 메모리 모듈에 대응할 수 있다. 레지스터에 관한 상세한 설명 전에, 먼저, 레지스터, 클록 발생기, 칩 세트 등을 갖는 메모리 모듈의 전체 구조에 관한 설명이 주어진다. 이하, 마더 보드 (mother board) 의 각각의 면에 9개의 DRAM 장치들을 포함하는 전체 18개의 DRAM 장치들은 컴퓨터의 마더 보드상에 배치된 소켓으로 삽입됨으로써 이용된다. 제 1 실시예에 따르면, 메모리 모듈은 컴퓨터의 본체 보드상에 배치된 소켓에 삽입됨으로써 이용된다.
도 1 을 참조하여, 클록 발생기 (10), 칩 세트 (20), 및 복수의 메모리 모듈들 (30) 은 본체 모드상에 탑재된다. 클록 발생기 (10) 및 칩 세트 (20) 는 메모리 모듈 (30) 들과 함께 제 1 실시예에 따른 메모리 시스템을 형성한다. 각각의 메모리 모듈 (30) 은 레지스터 (40), 딜레이 리플리카 (delay replica; 50), 및 복수의 DRAM 장치 (60) 를 포함한다.
클록 발생기 (10) 는 기본적인 클록을 칩 세트 (20) 에 공급한다. 칩 세트 (20) 는 기준 클록에 따라 C/A 신호 (S120) 등을 메모리 모듈 (30) 의 레지스터 (40) 에 공급한다. 이하에서 설명되는 바와 같이, 레지스터 (40) 는 DLL 회로를 포함한다. 레지스터 (40) 는 C/A 신호 (S120) 에 따라 내부 C/A 신호 (S130) 를 발생하고, 딜레이 리플리카 (50) 를 이용하여 딜레이 타임을 컨트롤하는 동안 발생된 신호를 DRAM 장치들 (60) 에 송신한다. 딜레이 리플리카 (50) 는 대응하는 탑재된 메모리 장치들의 수에 의존한다. 제 1 실시예에 따르면, 4 내지 18에 대응하는 장치된 메모리 장치들의 수가 설정된다.
제 1 실시예에 따르면, 특히, DQ 버스 (도면에 미도시) 및 WCLK 버스들 (100 및 110) 은 92-스터브 구조를 갖는다. 특히, DRAM 장치 (60) 에 대한 WCLK 버스 (100) 는 메모리 모듈 (30) 의 한 면상에 탑재된 모든 DRAM 장치 (60) 에 배치된다. DRAM 장치 (60) 에 대한 WCLK 버스 (100) 에 공급된 클록 신호는 레지스터 (40) 에 대한 WCLK 버스 (110) 에 공급된 클록 (WCLK) 과 구별되도록 하기 위해 클록 신호 (WCLKd) 라 한다. 그 후, 제 1 실시예에 따르면, WCLK 버스 (100) 는 DRAM 장치 (60) 에 대한 외부 클록 WCLKd 및 외부 클록 (WCLKd) 의 반전 신호 (inverse signal; WCLKd_b) 로 구성된 상보 신호를 전파시킨다. 외부 클록 WCLKd의 도면 부호 "_b"는 반전을 의미하고, 이하의 관련 신호들은 그와 같이 표시될 것이다. WCLK 버스 (110) 는 외부 클록 신호 (WCLK) 및 반전 신호 (WCLKd_b) 로 구성되는 상보 신호를 전파시킨다. 칩 세트 (20) 로부터 메모리 모듈 (30) 에 송신되는 C/A 신호에 대한 버스 (외부 C/A 버스; 120) 는 대략 25-스터브 (stub) 구조를 갖는다. 상기 스터브 구조를 갖는 버스들은 종료 레지스터 (30) 에 의해 종료된다. 레지스터 (40) 로부터 각각의 DRAM 장치 (60) 에 송신된 내부 C/A 신호에 대한 버스 (내부 C/A 버스; 130) 는 2단계 버스 구조 (이하, 듀얼 T-브랜치 구조라 한다) 를 이용한다.
도 2 를 참조하면, 레지스터 (40) 는 클록 및 DLL 회로 (402) 입력 회로 (401) 를 포함한다. 클록에 대한 입력 회로 (401) 는 외부 클록 신호 (WCLK) 및 그것의 반전 신호 (WCLKd_b) 를 입력하고, WCLKint 신호를 발생한다. 즉, WCLKint 신호는 외부 클록 신호 (WCLK) 와 그것의 반전 신호 (WCLKd_b) 사이의 교차점을 이용함으로써 발생되며, 전압 변화의 영향이 억제되도록 조정된 신호이다. DLL 회로 (402) 는 WCLKint 신호를 수신하고, 출력의 버퍼의 딜레이의 리플리카 및 딜레이 리플리카 (50) 를 이용하여 딜레이를 제어하며, 내부 클록 신호 (CLKint; 도 3 의 CLKint@FF2) 를 전파시킨다. 따라서, 외부 클록 신호 (WCLK) 의 주파수가 300MHz이고 추가 지연이 2.0일 때, 도 3 은 타이밍 다이어그램을 나타낸다.
외부 C/A 버스 (120; CAin_i 내지 CAin_j) 를 통해 전파되는 C/A 신호들은 제 1 실시예를 따라 모든 신호를 처리하는 내부 C/A 신호 발생을 받는다. 이하에서, 하나의 C/A 신호 (CAin_j) 가 예로서 설명된다. 도 2 를 참조하여, 간편함을 위하여, C/A 신호 (CAin_j) 를 처리하기 위한 구조만이 복수의 C/A 신호들 (CAin_i 내지 CAin_j) 사이에 도시되지만, 다른 C/A 신호들에 대한 구조는 이상에서 언급된 바와 같다.
C/A 신호 (CAin_j)가 레지스터 (40) 에 도달한다. 그 후, 입력된 C/A 신호 (CAin_j)는 CA 신호에 대한 입력 회로 (405) 에 의해 기준 전압 (Vref) 과 비교되고, 전압에서의 변화의 영향을 제한함으로써 얻어지는 C/A 신호 CAint (도 3 의 CAint@REG) 로 변환된다. C/A 신호 CAint는 프리-프로세싱 플립-플롭 (FF1) 의 데이타 입력 터미널에 입력된다.
프리-프로세싱 플립-플롭 (FF1) 은 포지티브-에지-트리거형 (positive-edge-trigger-type) 플립-플롭이다. 조절된 외부 클록 신호인 WCLKint 신호는 버퍼 (B1) 를 통해 프리-프로세싱 플립-플롭의 클록 입력 터미널 (CK) 에 입력된다. 프리-프로세싱 플립-플롭은 클록 입력 터미널 (CK) 에 입력된 조절된 외부 클록 신호 (WCLKint) 의 포지티브 에지 (positive edge; 도 3 의 타이밍 tD-FF1에 대응하는 상승 에지) 에서 데이타 입력 터미널 (D) 에 입력된 C/A 신호 (CAint) 를 래치한다. 프리-프로세싱 플립-플롭 (FF1) 은 다음 포지티브 에지 (도 2 및 3 의 CA1) 까지 데이타 반전 출력 터미널 (Q_b) 로부터 래치된 데이타 (C/A 신호 CAint의 값) 의 반전 데이타를 연속적으로 출력한다. 또한, 간단한 설명을 위해, 도 3 을 참조하여, 출력은 진정한 신호에 의해 지정된다. 제 1 실시예에 따르면, 프리-프로세싱 플립-플롭 (FF1) 의 출력은 제 1 중간 C/A 신호 (CA1) 라 한다. 제 1 중간 C/A 신호 (CA1) 는 포스트-프로세싱 플립-플롭 (FF2) 의 입력 터미널 (D) 에 입력된다.
또한, 포스트-프로세싱 플립-플롭 (post-processing fip-flop; FF2) 은 포지티브-에지-트리거형 플립-플롭이다. 내부 클록 신호 (CLKint) 는 포스트-프로세싱 플립-플롭 (FF2) 의 클록 입력 터미널 (CK) 에 입력된다. 내부 클록 신호 (CLKint) 는 출력 버퍼의 딜레이 타임 및 메모리 모듈상의 C/A 신호의 전파 딜레이 타임에 의해 레지스터 (40) 에 입력된 외부 클록 신호 (WCLK; 도 3 의 WCLK@Reg) 를 프론트-로딩 (front loading) 함으로써 얻어지는 클록 신호이다. 출력 버퍼의 딜레이 타임은 내부 클록 신호 (CLK) 로부터 내부 C/A 신호 (CAout) 으로의 딜레이 타임이다. 메모리 모듈상의 C/A 신호의 전파 딜레이 타임은 내부 C/A 신호 (CAout) 의 DRAM 장치 (60) 에의 도달 시간을 의미한다.
포스트-프로세싱 플립-플롭 (FF2) 은 클록 입력 터미널 (CK) 에 입력된 내부 클록 신호 (CLKint) 의 포지티브 에지 (도 3 의 타이밍 tD-FF2) 에서 데이타 입력 터미널 (D) 에 입력된 제 1 중간 신호 (CA1) 를 래치한다. 포스트-프로세싱 플립-플롭 (FF2) 은 데이타 출력 터미널 (Q) 로부터 적어도 다음 포지티브 에지 (도 2 및 3 의 CA2) 까지 래치된 데이타 (제 1 중간 C/A 신호 (CA1) 의 값) 를 연속적으로 출력한다. 또한, 간단한 설명을 위해, 도 3 을 참조하여, 포스트-프로세싱 플립-플롭 (FF2) 의 출력은 제 2 중간 C/A 신호 (CA2) 이다. 제 1 실시예에 따르면, 포스트-프로세싱 플립-플롭 (FF2) 의 출력은 제 2 중간 C/A 신호 (CA2) 라 한다. 제 2 중간 C/A 신호 (CA2) 는 프리-드라이브 (pre-drive; 408) 및 출력 인버터 (409) 를 포함하는 드라이브 (레지스터 (40) 의 출력 유닛) 를 통해 송신되고, 내부 C/A 버스 (130) 를 통해 내부 C/A 신호 CAout_j (도 3 의 CA@DRAM-avg) 로서 DRAM 장치 (60) 공급된다. 나머지 C/A 신호들은 유사하게 프로세싱된다.
제 1 실시예에 따르면, 도 3 을 참조하여, 이해되는 바와 같이, 셋-업 타임 (tS) 및 홀드 타임 (tH) 는 레지스터 (40) 에서 충분히 확보된다. 이상에서 언급된 바와 같이, 제 1 실시예에 따른 레지스터는 하나의 동작 주파수에 대해서 유리하다. 또한, 셋-업 타임 (tS) 및 홀드 타임 (tH) 는 DRAM 장치 (60) 에서 충분히 확보된다. 제 1 실시예에 따르면, C/A 신호를 레지스터 (40) 으로 페치할 때까지 외부 클록 신호 (WCLK) 의 상승 에지로부터 DRAM 장치 (60) 에서의 C/A 신호의 이용 타이밍까지의 클록들의 필요한 수, 즉 추가 지연 (WCLK@Reg 및 CA@DRAM-avg) 은 2.0으로 제한된다.
예를 들면, 제 1 실시예에 따르면, 플립-플롭으로서 딜레이 FF (D-FF) 가 예로서 도시된다. 그러나, 딜레이 FF의 접속 관계가 다음과 같이 변한다면, 동작은 상기 언급된 바와 동일하다. 즉, 프리-프로세싱 플립-플롭 (FF1) 의 데이타 출력 터미널 (Q) 은 포스트-프로세싱 플립-플롭 (FF2) 의 데이타 입력 터미널 (E) 에 접속된다. 이 경우, 포스트-프로세싱 플립-플롭 (FF2) 은 상기의 제 1 중간 C/A 신호 (CA1) 의 반전 신호를 래치한다. 따라서, 포스트-프로세싱 플립-플롭 (FF2) 의 데이타 출력 터미널 (Q) 로부터 출력된 신호는 또한 상기의 제 2 중간 C/A 신호 (CA2) 의 반전 신호가 된다. 그 경우, 데이타 반전 출력 터미널 (Q_b) 로부터 출력된 신호는 프리-드라이브 (pre-drive; 408) 에 입력된다. 따라서, 데이타 반전 출력 터미널(Q_b) 로부터 출력된 신호는 프리-드라이브 (408) 에 입력된다. 접속 관계에 관한 상기의 변화는 본질적으로 본 발명의 제 1 실시예에 따른 동작을 변화시키지 않고, 본 발명의 범위에 포함된다. 또 다른 플립-플롭이 본 발명의 범위를 벗어나지 않고 제 1 실시예에 따른 딜레이 (FF) 에 이용될 수 있다.
(제 2 실시예)
본 발명의 제 2 실시예에 따른 레지스터는 소정의 동작 주파수 대역에 대응하는 제 1 실시예에 따른 레지스터를 개선함으로써 얻어진다. 제 2 실시예에 따르면, 레지스터는 200 내지 300MHz의 작동 주파수 대역에 대응할 수 있다. 제 2 실시예에 따른 레지스터의 구조가 도 4 에 도시된다.
도 4 를 참조하여, 레지스터 (40a) 는 제 1 실시예에 따른 레지스터 (40) 와 유사하게 클록에 대한 입력 회로 (401) 및 DLL 회로 (402) 를 포함한다. 클록에 대한 입력 회로 (401) 는 외부 클록 신호 (WCLK) 및 외부 클록 신호 (WCLK) 의 반전 신호 (WCLK_b) 를 입력하고, WCLKint 신호를 발생한다. DLL 회로 (402) 는 WCLKint 신호를 수신하고, 출력 버퍼 딜레이의 리플리카 및 딜레이 리플리카 (전파 딜레이 ; 50) 를 이용함으로써 딜레이를 컨트롤하며, 내부 클록 신호 (CLKint; 도 5 의 CLKint@FF2) 를 발생한다. 도 5 는 외부 클록 신호 (WCLK) 의 주파수가 300MHz이고 추가 지연이 2.0일 때의 타이밍 다이어그램을 나타낸다.
또한, 제 2 실시예에 따르면, 조절된 외부 클록 신호인 WCLKint 신호는 1/2 디바이더 (403) 에 입력된다. 1/2 디바이더 (403) 는 외부 클록의 반주파수를 갖는 제 1 임시 외부 클록 신호를 발생한다. 추가 DLL 회로 (404) 는 1/2 디바이더 (403) 의 포스트 스테이지에 접속된다. 제 1 임시 외부 클록 신호는 1/2 디바이더 (403) 에서 딜레이에 관하여 추가 DLL 회로 (404) 에 의해 딜레이 컨트롤을 받게되고, 버퍼 (B1) 을 통해 제 2 임시 외부 클록 신호 (0.5 WCLKint 신호) 를 출력한다(도 5 의 0.5 WCLKint@FF1).
외부 C/A 버스 (120) (CAin_i 내지 CAin_j 등) 을 통해 전파된 C/A 신호들은 제 2 실시예에 따라 모든 신호들을 처리하는 내부 C/A 신호 발생을 받는다. 이하에서, 하나의 C/A 신호 (CAin_j) 가 예로서 설명된다. 도 4 를 참조하여, 편리함을 위해, C/A 신호 (CAin_j) 를 프로세싱하기 위한 구조만이 복수의 C/A 신호들로부터 (CAin_j) 까지 도시되지만, 다른 C/A 신호들을 프로세싱하기 위한 구조들은 이상에서 언급된 바와 같다.
C/A 신호 (CAin_j) 는 레지스터 (40a) 에 도달한다. 그 후, 입력된 C/A 신호 (CAin_j) 는 CA 신호에 대한 입력 회로 (405) 에 의해 기준 전압 (Vref) 와 비교되고, 전압에서의 변화의 영향을 제한함으로써 얻어지는 CA 신호 (CAint) 로 변환된다(도 5 의 CAint@Reg). CA 신호 (CAint) 는 제 1 프리-프로세싱 플립-플롭 (FF1a) 및 제 2 프리-프로세싱 플립-플롭 (FF1b) 의 데이타 입력 터미널 (D) 들에 입력된다.
제 1 및 제 2 프리-프로세싱 플립-플롭들 (FF1a 및 FF1b) 은 포지티브-에지-트리거형 플립-플롭들이다. 제 2 임시 외부 클록 신호 (0.5 WCLKint) 는 제 1 프리-프로세싱 플립-플롭 (FF1a) 의 클록 입력 터미널 (CK) 에 입력되고, 제 2 임시 외부 클록 신호 (0.5 WCLKint) 의 반전 신호가 제 2 프리-프로세싱 플립-플롭 (FF1b) 의 클록 입력 터미널 (CK) 입력된다. 제 1 프리-프로세싱 플립-플롭 (FF1a) 은 클록 입력 터미널 (CK) 에 입력된 제 2 임시 외부 클록 신호의 포지티브 에지 (도 5 의 타이밍 tD-FF1a에 대응하는 상승 에지) 에서 데이타 입력 터미널 (D) 에 입력된 C/A 신호 (CAint) 를 래치한다. 제 1 프리-프로세싱 플립-플롭 (FF1a) 은 다음 포지티브 에지 (도 4 및 5 의 0.5 CA-a) 까지 데이타 반전 출력 터미널 (Q_b) 로부터 래치된 데이타의 반전 데이타 (C/A 신호 (CAint) 의 값) 를 연속적으로 출력한다.
또한, 간단한 설명을 위해, 도 4 를 참조하여, 출력이 진정한 신호에 의해 지정된다. 또한, 제 2 실시예에 따르면, 제 2 프리-프로세싱 플립-플롭 (FF1b) 은 제 2 임시 외부 클록 신호 (0.5 WCLKint) 의 반전 신호의 포지티브 에지 (도 5 의 타이밍 tD-FF1a에 대응하는 상승 에지) 에서 데이타 입력 터미널 (D) 에 입력된 C/A 신호 (CAint) 를 래치한다. 제 2 프리-프로세싱 플립-플롭 (FF1b) 은 다음 포지티브 에지 (도 4 의 0.5 CA-b) 까지 데이타 반전 출력 터미널 (Q_b) 로부터 래치된 데이타의 반전 데이타 (CA 신호 (CAint) 의 값) 를 연속적으로 출력한다. 또한, 간단한 설명을 위해, 도 5 를 참조하여, 출력은 진정한 신호에 의해 지정된다. 따라서, 제 1 및 제 2 프리-프로세싱 플립-플롭들 (FF1a 및 FF1b) 은 제 2 임시 외부 클록 신호 (0.5 WCLKint) 의 1/2 주기 (즉, 외부 클록 신호 WCLK의 1 주기) 의 딜레이로 래치 동작을 수행한다. 즉, 제 1 및 제 2 프리-프로세싱 플립-플롭들 (FF1a 및 FF1b) 은 기수번 째 및 우수번 째 CA 신호 (CAint) 의 값만을 래치한다. 예를 들면, 제 1 프리-프로세싱 플립-플롭 (FF1a) 은 기수번 째 CA 신호 (CAint) 의 값만을 래치하고 출력할 때, 제 2 프리-프로세싱 플립-플롭 (FF1b) 은 우수번 째 CA 신호 (CAint) 의 값만을 래치하고 출력한다. 제 1 프리-프로세싱 플립-플롭 (FF1a) 의 출력의 위상은 제 2 임시 외부 클록 신호 (0.5 WCLKint) 의 반주기만큼 제 2 프리-프로세싱 플립-플롭 (FF1b) 의 출력의 위상으로부터 일탈한다.
제 2 실시예에 따르면, 제 1 프리-프로세싱 플립-플롭 (FF1a) 의 출력은 제 1 중간 C/A 신호 (0.5 CA-a) 라 하고, 제 2 프리-프로세싱 플립-플롭 (FF1b) 의 출력은 제 2 중간 C/A 신호 (0.5 CA-b) 라 한다. 제 1 중간 C/A 신호 (0.5 CA-a) 및 제 2 중간 C/A 신호 (0.5 CA-b) 는 제 1 및 제 2 포스트-프로세싱 플립-플롭들 (FF2a 및 FF2b) 의 데이타 입력 터미널들 (D) 에 입력된다.
제 1 및 제 2 포스트-프로세싱 플립-플롭들은 포지티브-에지-트리거형 플립-플롭들이다. 내부 클록 신호 (CLKint) 는 제 1 및 제 2 포스트-프로세싱 플립-플롭들 (FF2a 및 FF2b) 에 입력된다.
제 1 포스트-프로세싱 플립-플롭 (FF2a) 은 클록 입력 터미널 (CK) 에 입력된 내부 클록 신호 (CLKint) 의 포지티브 에지에서 (도 5 의 타이밍 tD-FF2a에서) 데이타 입력 터미널 (D) 에 입력된 제 1 중간 C/A 신호 (0.5 C/A-a) 를 래치한다. 제 1 포스트-프로세싱 플립-플롭 (FF2a) 은 적어도 다음 포지티브 에지 (도 4 및 도 5 의 CA-a) 까지 데이타 출력 터미널 (Q) 로부터 래치된 데이타 (제 1 중간 C/A 신호 (0.5 C/A-a)) 를 연속적으로 출력한다. 또한, 간단한 설명을 위해, 도 5 를 참조하여, 출력은 진정한 신호에 의해 지정된다. 또한, 제 2 실시예에 따르면, 제 2 포스트-프로세싱 플립-플롭 (FF2b) 은 내부 클록 신호 (CLKint) 의 포지티브 에지에서 (도 3 의 타이밍 tD-FF2b에서) 데이타 입력 터미널 (D) 에 입력된 제 2 중간 C/A 신호 (0.5 C/A-b) 를 래치한다. 제 2 포스트-프로세싱 플립-플롭 (FF2b) 은 적어도 다음 포지티브 에지 (도 4 및 도 5 의 CA-b) 까지 데이타 출력 터미널 (Q) 로부터 래치된 데이타 (제 1 중간 C/A 신호 (0.5 C/A-b)) 를 연속적으로 출력한다. 또한, 간단한 설명을 위해, 도 5 를 참조하여, 출력은 진정한 신호에 의해 출력된다. 제 2 실시예에 따르면, 제 1 포스트-프로세싱 플립-플롭 (FF2a) 은 제 3 중간 C/A 신호라 하고, 제 2 포스트-프로세싱 플립-플롭 (FF2b) 의 출력은 제 4 중간 C/A 신호라 한다. 제 3 및 제 4 중간 C/A 신호들은 C/A 신호 (CA-b) 라 한다. 제 3 및 제 4 중간 C/A 신호들은 C/A 신호 (CA-b) 는 외부 클록 신호 (WCLK) 의 주기에서 적어도 기수번 째 또는 우수 번째 C/A 신호 (CAint) 의 신호 값으로 택일적으로 유지된다. 예를 들면, m이 자연수일 때, 제 3 중간 C/A 신호 (CA-a) 는 다음 외부 클록 신호 (WCLK) 의 (m-1) 번 째 C/A 신호 (CAint) 의 신호 값을 나타낸다. 또한, 다음 외부 클록 신호 (WCLK) 의 주기 동안, 제 3 중간 C/A 신호 (C/A-a) 는 (m+1) 번 째 C/A 신호 (CAint) 의 신호 값을 나타낸다. 또한, (m+1) 번 째 C/A 신호 (CAint) 의 값을 나타내는 전의 주기에 대해, (m-1)번 째 C/A 신호 (CAint) 의 값을 나타내는 다음의 주기로서, 제 3 중간 C/A 신호 (CA-a) 는 (m-1) 번 째 또는 (m+1) 번 째 C/A 신호 (CAint) 중 어떤 것이라도 표시한다. 상기의 제 3 및 제 4 중간 C/A 신호들 (CA-a 및 CA-b) 는 선택기 (406) 에 입력된다.
선택기 (406) 는 추가적인 1/2 디바이더 (407) 의 출력에 따라 신호들을 선택한다. 특히, 추가적인 1/2 디바이더 (407) 는 DLL 회로 (402)의해 발생된 내부 클록 신호 (CLKint) 를 반으로 분할하고, 내부 클록 신호 (CLKint) 의 두 배의 주기를 갖는 임시 내부 클록 신호 (0.5CLKint) 를 발생한다 (도 3 의 0.5CLKint@Selector). 선택기 (406) 는 임시 내부 클록 신호 (0.5CLKint) 입력된 제 3 및 제 4 중간 C/A 신호들 (CA-a 및 CA-b) 을 택일적으로 선택하고, 선택된 C/A 신호를 출력한다. 선택된 C/A 신호는 C/A 신호 (CAint) 의 내용과 같은 내용들을 갖는다. 선택된 C/A 신호는 프리-드라이브 (408) 및 출력 인버터 (409) 를 포함하는 드리이브 (즉, 레지스터 (40a) 의 출력 유닛) 를 통해 송신되고, (도 5 의 CA@DRAM-avg에 대응하는) 내부 C/A 신호 (CAout_j) 로서 내부 C/A 버스 (130) 을 통해 DRAM 장치 (60) 에 공급된다. 나머지 C/A 신호들은 유사하게 프로세싱된다.
제 2 실시예에 따르면, 도 5 를 참조하여, 셋-업 타임 (tS) 및 홀드 타임 (tH) 은 레지스터 (40a) 에 충분히 확보된다. 또한, 셋-업 타임 (tS) 및 홀드 타임 (tH) 은 DRAM 장치 (60) 에 충분히 확보된다. 도 5 는 외부 클록 신호 (WCLK) 가 300MHz (주기는 3333ps) 일 때, 타이밍 다이어그램이다. 동작에 기초하여, 셋-업 타임 (tS) 및 홀드 타임 (tH) 은 레지스터 (40a) 는 외부 클록 신호 (WCLK) 가 200MHz (주기는 5000ps) 일 때 충분히 확보된다. 제 2 실시예에 따르면, C/A 신호를 레지스터 (40a) 에 페치하기 위해 외부 클록 신호 (WCLK) 의 상승 에지로부터 DRAM 장치 (60) 의 C/A 신호의 이용 타이밍 (즉, 추가 지연(latency)) 까지의 클록들의 필요한 수는 2.0에 제한된다 (도 5 의 WCLK@Reg 및 CA@DRAM-avg).
(제 3 실시예)
본 발명의 제 3 실시예에 따른 레지스터는 제 2 실시예의 변경에 따라 구성된다. 제 3 실시예에 따른 레지스터의 구조는 도 6 에 도시된다. 도 4 및 6 과 관련하여, 명백히 이해되는 바와 같이, 제 3 실시예에 따른 레지스터 (40b) 는 추가 DLL 회로 (404) 및 그 루프를 포함하는 리플리카를 제외하고는 제 2 실시예에 따른 레지스터 (40a) 과 동일하다. 도 6 은 간편함을 위해, 복수의 CAin_i 내지 CAin_j 사이의 C/A 신호 (CAin_j) 를 프로세싱하는 구조만을 나타낸다. 다른 C/A 신호들을 프로세싱하기 위한 구조는 상기와 같다.
제 3 실시예에 따르면, 1/2 디바이더 (403) 로부터 출력된 임시 외부 클록 신호 (0.5WCLKint) 는 제 1 프리-프로세싱 플립-플롭 (FF1a) 에 입력되고, 임시 외부 클록 신호 (0.5WCLKint) 는 제 2 프리-프로세싱 플립-플롭 (FF1b) 에 입력된다. 따라서, 제 1 및 제 2 프리-프로세싱 플립-플롭들 (FF1a 및 FF1b) 의 래치 동작은 1/2 디바이더 (403) 의 딜레이 타임으로 제 2 실시예에 의한 것과 다르다. 그러나, 동작 주파수 대역이 200 내지 300MHz 이상으로 설정되면, 1/2 디바이더 (403) 의 딜레이 타임은 가능한 범위에 존재한다. 따라서, 제 3 실시예에 따르면, 셋-업 타임 (tS) 및 홀드 타임 (tH) 은 충분히 확보된다.
제 2 및 제 3 실시예에 따르면, 플립-플롭으로서 딜레이 FF (D-FF) 가 예로서 나타난다. 그러나, 제 1 실시예에서 나타나는 바와 같이, 딜레이 FF의 접속 관계가 이하와 같이 변한다면, 동작은 상기한 바와 같다. 즉, 제 1 및 제 2 프리-프로세싱 플립-플롭들 (FF1a 및 FF1b) 의 데이타 출력 터미널들 (Q) 은 제 1 및 제 2 포스트-프로세싱 플립-플롭들 (FF2a 및 FF2b) 의 데이타 입력 터미널들 (D) 에 접속된다. 이 경우, 제 1 및 제 2 포스트-프로세싱 플립-플롭들 (FF2a 및 FF2b) 은 제 1 및 제 2 중간 C/A 신호들 (0.5CA-a 및 0.5CA-b) 의 반전 신호들을 각각 래치한다. 따라서, 제 1 및 제 2 포스트-프로세싱 플립-플롭들 (FF2a 및 FF2b) 의 데이타 출력 터미널들 (Q) 의 출력 신호들은 제 3 및 제 4 중간 C/A 신호들 (0.5CA-a 및 0.5CA-b) 의 반전 신호들이다. 그러한 경우에, 제 1 및 제 2 포스트-프로세싱 플립-플롭들 (FF2a 및 FF2b) 의 데이타 반전 출력 터미널들 (Q_b) 의 출력 신호들은 제 3 및 제 4 중간 C/A 신호들 (0.5CA-a 및 0.5CA-b) 의 과 동일한 신호이고, 따라서, 그것들은 선택기 (406) 에 입력된다. 접속 관계의 상기 변화는 본 발명의 제 3 실시예에 따른 동작을 본질적으로 변화시키지는 않고, 본 발명의 개념에 포함된다. 또 다른 플립-플롭은 본 발명의 개념으로부터 벗어나지 않고 제 2 및 제 3 실시예에 따라 딜레이 FF에 이용될 수 있다.
(제 4 실시예)
본 발명의 제 4 실시예에 따른 레지스터는 제 3 실시예의 변형에 따라 구성된다. 제 4 실시예에 따르면, 레지스터는 입력된 C/A 신호의 2배 대신 4배의 데이타 레이트 변환을 갖는다. 제 4 실시예에 따른 레지스터의 구조가 도 7 에 도시된다. 도 7 과 관련하여, 편리함을 위해, C/A 신호 (CAint_j) 를 프로세싱하는 구조만이 복수의 C/A 신호들 (CAint_i 내지 CAint_j) 사이에 도시된다. 그러나. 다른 C/A 신호들을 처리하기 위한 구조들은 상기한 바와 같다. 제 4 실시예에 따르면, 레지스터는 500 내지 600MHz의 동작 주파수 대역에 대응할 수 있다.
도 7 과 관련하여, 레지스터 (40c) 는 제 1 및 제 3 실시예들에 따른 레지스터들 (40, 40a, 및 40b) 과 유사하게 클록을 위한 입력 회로 (401) 및 DLL 회로 (402) 를 포함할 수 있다. 클록을 위한 입력 회로 (401) 및 DLL 회로 (402) 의 동작들은 이상에서 언급되었고, 따라서, 그것에 관한 설명은 생략되었다. 도 8 은 외부 클록 신호 (WCLK) 의 주파수가 500MHz이고, 추가 지연이 3.0일 때의 타이밍 다이어그램을 도시한다.
또한, 제 4 실시예에 따르면, 조절된 외부 클록 신호인 신호 (WCLKint) 가 스위치 (410) 에 입력된다. 스위치 (410) 는 신호 (WCLKint) 에 기초하여 그 주기가 신호 (WCLKint) 의 4배이고 듀티 비 (duty ratio) 가 1/4인 제 1 내지 제 4 스위치 신호들 (S1 내지 S4) 을 발생한다. 제 1 내지 제 4 스위치 신호들 (S1 내지 S4) 은 신호 (WCLKint) 의 위상들을 1 주기 만큼 일탈시킴으로써 얻어진다. 제 1 내지 제 4 스위치 신호들 (S1 내지 S4) 은 제 1 내지 제 4 프리-프로세싱 플립-플롭들 (FF1a 내지 FF1d) 의 클록 입력 터미널들 (CK) 에 제공된다. 제 4 실시예에 따르면, 제 1 내지 제 4 스위치 신호들 (S1 내지 S4) 이 제 1 내지 제 4 프리-프로세싱 플립-플롭들 (FF1a 내지 FF1d) 의 클록 입력 터미널들 (CK) 에 직접 입력된다. 그러나, 제 2 실시예의 상기의 개념을 이용함으로써, 스위치 (410) 의 딜레이 타임을 보상하기 위한 추가 DLL 회로가 스위치 (410) 와 제 1 내지 제 4 프리-프로세싱 플립-플롭들 (FF1a 내지 FF1d) 사이에 배치될 수 있다. 추가 DLL 회로의 삽입의 구조는 제 1 실시예에 따라 (도 2 와 관련하여) 레지스터에 적용될 수 있다.
외부 C/A 버스 (120) 을 통해 전파된 C/A 신호들 (CAint_i 내지 CAint_j) 은 제 4 실시예에 따라 모든 C/A 신호를 처리하는 내부 C/A 신호 발생을 받는다. 이하에서, 하나의 C/A 신호 (CAint_j) 가 예로서 설명된다.
C/A 신호 (CAint_j) 가 레지스터 (40c) 에 도달할 때, 그것은 입력 회로 (405) 에 의해 CA 신호에 대해 기준 전압 (Vref) 과 비교되고, 전압에서의 변화의 영향을 제한함으로써 얻어지는 C/A 신호 (CAint) 로 변환된다 (도 8 의 CAint@Reg). C/A 신호 (CAint) 는 제 1 내지 제 4 프리-프로세싱 플립-플롭들 (FF1a 내지 FF1d) 의 데이타 입력 터미널 (D) 에 입력된다.
제 1 내지 제 4 프리-프로세싱 플립-플롭들 (FF1a 내지 FF1d) 은 포지티브-에지-트리거형 플립-플롭이다. 제 1 내지 제 4 프리-프로세싱 플립-플롭들 (FF1a 내지 FF1d) 은 제 1 내지 제 4 스위치 신호들 (S1 내지 S4) 의 상승 타이밍들에서 클록 입력 터미널들 (CK) 에 입력된 데이타를 래치한다 (도 8 의 S1@FF1a 내지 S4@FF1d).
상기한 바와 같이, 제 1 내지 제 4 스위치 신호들 (S1 내지 S4) 은 1/4의 듀티 비를 갖고, 위상들이 신호 (WCLKint) 의 1 주기 만큼 일탈된 신호들이다. 따라서, 제 1 내지 제 4 프리-프로세싱 플립-플롭들 (FF1a 내지 FF1d) 은 신호 (WCLKint) 의 모든 주기에서, 연속적으로 송신되는 C/A 신호들의 값들을 연속적으로 래치한다. 신호의 다음 포지티브 에지는 신호 (WCLKint) 의 4주기후에 입력된다. 따라서, 제 1 내지 제 4 프리-프로세싱 플립-플롭들 (FF1a 내지 FF1d) 은 데이타 반전 출력 터미널들 (Q_b) (도 7 및 8 의 CA'-a, CA'-b, CA'-c, 및 CA'-d) 다음 포지티브 에지 (신호 (WCLKint) 의 주기에 의해 변환된 4주기 후) 까지 래치된 데이타 (C/A 신호 CAint의 값들) 의 반전 데이타를 연속적으로 출력한다. 또한, 간단한 설명을 위해, 도 8 과 관련하여, 출력은 진정한 신호에 의해 지정된다. 제 4 실시예에 따르면, 제 1 내지 제 4 프리-프로세싱 플립-플롭들 (FF1a 내지 FF1d) 의 출력들은 제 1 내지 제 4 중간 C/A 신호들 (CA'-a, CA'-b, CA'-c, 및 CA'-d) 에 관한 것이다. 제 1 내지 제 4 중간 C/A 신호들 (CA'-a, CA'-b, CA'-c, 및 CA'-d) 는 제 1 내지 제 4 프리-프로세싱 플립-플롭들 (FF2a 내지 FF2d) 의 데이타 입력 터미널들 (D) 에 입력된다.
또한, 제 1 내지 제 4 프리-프로세싱 플립-플롭들 (FF2a 내지 FF2d) 는 포지티브-에지-트리거형 플립-플롭들이다. 내부 클록 신호들 (CLKint) 은 제 1 내지 제 4 프리-프로세싱 플립-플롭들 (FF2a 내지 FF2d) 의 클록 입력 터미널들 (CK) 에 입력된다.
제 1 내지 제 4 프리-프로세싱 플립-플롭들 (FF2a 내지 FF2d) 은 데이타 출력 터미널들 (Q) 로부터 적어도 다음 포지티브 에지들에서 래치된 데이타 (제 1 및 제 4 중간 C/A 신호들 CA'-a, CA'-b, CA'-c, 및 CA'-d의 값들) 를 연속적으로 출력한다 (도 7 및 8 의 CLK@FF2 및 CA'-a, CA'-b, CA'-c, 및 CA'-d). 또한, 간단한 설명을 위해, 출력이 도 8 의 진정한 신호에 의해 지정된다. 제 4 실시예에 따르면, 제 1 내지 제 4 프리-프로세싱 플립-플롭들 (FF2a 내지 FF2d) 의 출력들은 제 5 내지 제 8 중간 C/A 신호들 (CA-a, CA-b, CA-c, 및 CA-d) 이하 한다. 여기서, k는 자연수이다. 제 5 내지 제 8 중간 C/A 신호들 (CA-a, CA-b, CA-c, 및 CA-d) 은 외부 클록 신호들 (WCLK) 의 4배의 주기에 대해 외부 클록 신호들 (WCLK) 의 1 주기 만큼 일탈한, 적어도 k번 째, (k+1)번 째, (k+2)번 째, 및 (k+3)번 째 C/A 신호들 (CAint) 의 신호 값들을 유지한다. 제 5 내지 제 8 중간 C/A 신호들 (CA-a, CA-b, CA-c, 및 CA-d) 은 선택기 (412) 에 입력된다.
선택기 (412) 는 스위치 (411) 에 따라 신호들을 선택한다. 스위치 (411) 는 스위치 (410) 의 구조와 동일한 구조를 갖는다. 스위치 (411) 는 내부 클록 신호 (CLKint) 의 4배의 주기 및 1/4의 듀티 비를 갖는 제 5 내지 제 8 스위치 신호들을 발생한다. 제 5 내지 제 8 스위치 신호들은 내부 클록 신호 (CLKint) 의 1 주기 만큼 연속적으로 일탈하는 위상들을 갖는다. 선택기 (412) 는 입력된 제 5 내지 제 8 중간 C/A 신호들 (CA-a, CA-b, CA-c, 및 CA-d) 을 연속적으로 선택하고, 선택된 C/A 신호들을 출력한다. 선택된 C/A 신호들은 C/A 신호 (CAint) 의 내용과 동일한 신호 내용들을 갖는다. 선택된 C/A 신호는 프리-드라이브 (408) 및 출력 인버터 (409; 즉, 레지스터 40c의 출력 유닛) 를 포함하는 드라이브를 통해 송신되고, 내부 C/A 신호 (CAout_j) 로서 내부 C/A 버스 (130) 를 통해 DRAM 장치 (60) 에 공급된다 (도 8 의 CA@DRAM-avg). 나머지 C/A 신호들은 유사하게 처리된다.
도 8을 참조하면, 제 4 실시예에 따르면 셋-업 타임 (tS) 및 홀드 타임 (tH) 은 레지스터 (40c) 에서 충분히 확보된다. 또한, 셋-업 타임 (tS) 및 홀드 타임 (tH) 은 DRAM 장치에서 충분하게 확보된다. 도 8 은 외부 클록 신호 WCLK 가 500MHz (주기는 2000ps) 일 때의 타이밍 다이어그램이다. 그 동작에 기초하여, 셋-업 타임 (tS) 과 홀드 타임 (tH) 도 외부 클록 신호 (WCLK) 가 200MHz (주기는 5000ps) 일 때 충분하게 확보됨을 알 수 있다. 제 4 실시예에 따르면, C/A 신호를 레지스터 (40c) 로 페치하는 외부 클록 신호의 상승 에지로부터 DRAM 장치 (50)에서 C/A 신호의 이용 타이밍까지 필요한 클록의 수 (즉, 추가 대기시간) 는 3.0 으로 제한된다 (도 8 의 WCLK@Reg 및 CA@DRAM-avg ).
제 4 실시예에 따르면, 플립-플롭인 딜레이 FF (D-FF) 가 예로서 도시되어 있다. 그러나, 제 1 내지 제 3 실시예에서 알 수 있듯이 딜레이 FF 의 접속관계가 다음과 같이 바뀔 경우, 동작은 상술한 바와 동일하게 된다. 즉, 제 1 내지 제 4 프리-프로세싱 플립-플롭 (FF1a 내지 FF1d) 의 데이터 출력 터미널 (Q) 는 제 1 내지 제 4 포스트-프로세싱 플립-플롭 (FF2a 내지 FF2d) 의 데이터 입력 터미널 (D) 에 접속된다. 이 경우, 제 1 내지 제 4 포스트-프로세싱 플립-플롭 (FF2a 내지 FF2d) 는 제 1 내지 제 4 중간 C/A 신호 (CA'-a, CA'-b, CA'-c, 및 CA'-d) 의 반전 신호를 래치한다. 따라서, 제 1 내지 제 4 포스트-프로세싱 플립-플롭 (FF2a 내지 FF2d) 의 데이터 출력 터미널 (Q) 의 출력 신호는 제 5 내지 제 8 중간 C/A 신호 (CA-a, CA-b, CA-c, 및 CA-d) 의 반전 신호들이다. 그 대신에, 제 1 내지 제 4 포스트-프로세싱 플립-플롭 (FF2a 내지 FF2d) 의 데이터 반전 출력 터미널 (Q_b) 의 출력 신호는 제 5 내지 제 8 중간 C/A 신호 (CA-a, CA-b, CA-c, 및 CA-d) 와 동일한 신호가 되어, 그들은 선택기 (412) 로 입력된다. 접속관계의 상기 변화는 본 발명의 제 4 실시예에 따른 동작을 필수적으로 변화시키는 것은 아니며, 그것은 본 발명의 개념에 포함된다. 다른 플립-플롭이 본 발명의 개념을 벗어남이 없이 제 4 실시예에 따른 딜레이 FF 대신에 사용될 수 있다.
상술한 바와 같이, 본 발명에서, 레지스터는 래치된 신호인 C/A 신호가 외부 클록 신호에 의해 일시적으로 래치되고, 그후 래치된 출력이 내부 클록 신호에 의해 더 래치되는 구조를 사용한다. 따라서, 동작 주파수가 일정한 경우에는, 셋-업 타임과 홀드 타임은 설치된 메모리 장치의 수와 무관하게 레지스터내 래치 동작에 대하여 충분히 확보될 수 있다. 본 발명에서, 또한, C/A 신호는 n2 의 주기를 일시적으로 갖도록 압축이 해제되고 압축해제된 데이터는 레지스터에서 내부 클록 신호에 의해 래치된다. 따라서, 셋-업 타임과 홀드 타임은 탑재된 메모리 장치의 수와 주파수 레벨에 무관하게 레지스터내 래치 동작에 대하여 충분히 확보된다. 특히, 동작 주파수 대역이 200MHz 이상인 경우, 상기 이점이 현저하다. C/A 신호가 레지스터내에서 2 배의 주기를 일시적으로 갖는 경우, 상술한 이점은 상대적으로 간단한 구조를 통하여 달성될 수 있다.
본 발명에 의하면, 동작 주파수가 일정할 때 탑재된 메모리 장치들의 수에 무관하게 내부 C/A 신호를 적절히 발생할 수 있는 레지스터가 제공되고, 상기의 레지스터가 개선되어 넓은 주파수 대역에 대응할 수 있게 된다.
도 1 은 본 발명의 제 1 실시예에 따라 메모리 모듈의 동작 환경을 나타내는 개략도.
도 2 는 본 발명의 제 1 실시예에 따른 레지스터의 개략적인 구조를 나타내는 도면.
도 3 은 도 2 에 도시된 레지스터의 동작을 설명하기 위한 타이밍 다이어그램.
도 4 는 본 발명의 제 2 실시예에 따른 레지스터의 개략적인 구조를 나타내는 도면.
도 5 는 도 4 에 도시된 레지스터의 동작을 설명하기 위한 타이밍 다이어그램.
도 6 은 본 발명의 제 3 실시예에 따른 레지스터의 개략적인 구조를 나타내는 도면.
도 7 은 본 발명의 제 4 실시예에 따른 레지스터의 개략적인 구조를 나타내는 도면.
도 8 은 도 7 에 도시된 레지스터의 동작을 설명하기 위한 타이밍 다이어그램.
*도면중 주요 부분에 대한 부호의 설명
10 : 클록 발생기
20 : 칩 세트
30 : 메모리 모듈
40 : 레지스터
60 : DRAM 장치
401 : 클록을 위한 입력 회로
412 : 선택기

Claims (27)

  1. 복수의 메모리 장치들을 포함하는 메모리 모듈상에 탑재된 레지스터로서,
    상기 레지스터는 메모리 모듈들 외부의 칩 세트로부터 복수의 연속적인 값들로 나타내어지는 외부 클록 신호 및 코맨드/어드레스 (command/address) 신호를 수신하고, 상기 메모리 장치에 대한 내부 코맨드/어드레스 신호를 발생하며, 상기 레지스터는,
    상기 외부 클록 신호를 수신하고 딜레이의 양을 조절하며 내부 클록 신호를 발생하는 딜레이 동기 루프 (delay locked loop) 회로;
    상기 외부 클록 신호에 따라 상기 코맨드/어드레스 신호를 래치하고 제 1 중간 코맨드/어드레스 신호를 발생하기 위한 제 1 래치 수단;
    상기 내부 클록 신호에 따라 상기 제 1 중간 코맨드/어드레스 신호를 래치하고 제 2 중간 코맨드/어드레스 신호를 발생하기 위한 제 2 래치 수단; 및
    상기 제 2 중간 코맨드/어드레스 신호에 따라 상기 내부 코맨드/어드레스 신호를 출력하기 위한 출력 수단을 포함하는 것을 특징으로 하는 레지스터.
  2. 제 1 항에 있어서,
    상기 외부 클록 신호의 주파수는 200MHz 이상이고, 600MHz이하인 것을 특징으로 하는 레지스터.
  3. 복수의 메모리 장치들을 포함하는 메모리 모듈상에 탑재된 레지스터로서,
    상기 레지스터는 메모리 모듈들 외부의 칩 세트로부터 복수의 연속적인 값들로 표시되는 외부 클록 신호 및 코맨드/어드레스 신호를 수신하고 상기 메모리 장치에 대한 내부 코맨드/어드레스 신호를 발생하며, 상기 레지스터는,
    상기 외부 클록 신호를 수신하고 딜레이의 양을 조절하며 내부 클록 신호를 발생하는 딜레이 동기 루프 회로;
    상기 코맨드/어드레스 신호를 수신하고 상기 코맨드/어드레스 신호의 반주파수를 갖는 제 1 및 제 2 중간 코맨드/어드레스 신호들을 발생하며 상기 제 1 중간 코맨드/어드레스 신호는 기수번 째 및 우수번 째 코맨드/어드레스 신호들중 하나를 갖고, 상기 제 2 중간 코맨드/어드레스 신호는 기수번 째 및 우수번 째 코맨드/어드레스 신호들중 다른 하나를 갖는 레이트 변환 수단;
    상기 내부 클록 신호에 따라 상기 제 1 또는 제 2 중간 코맨드/어드레스 신호들을 래치하고, 제 3 및 제 4 중간 코맨드/어드레스 신호들을 발생하는 래치 수단; 및
    상기 내부 클록 신호의 반주파수만큼 상기 제 3 및 제 4 중간 코맨드/어드레스 신호들을 택일적으로 선택하는 출력 수단을 포함하는 것을 특징으로 하는 레지스터.
  4. 제 3 항에 있어서,
    상기 외부 클록 신호의 주파수는 200MHz 이상이고, 600MHz 이하인 것을 특징으로 하는 레지스터.
  5. 제 3 항에 있어서,
    상기 제 1 중간 코맨드/어드레스 신호와 상기 제 2 중간 코맨드/어드레스 신호 사이의 위상차는 상기 외부 신호의 1 주기인 것을 특징으로 하는 레지스터.
  6. 제 3 항에 있어서,
    상기 레이트 변환 수단은,
    상기 외부 클록 신호의 주파수를 2 개의 주파수 대역들로 분할하고 상기 외부 클록 신호의 2배의 주기를 갖는 제 1 임시 외부 클록 신호를 발생하는 1/2 디바이더;
    상기 1/2 디바이더에 접속되어 상기 제 1 임시 외부 클록 신호와 관련 있는 상기 1/2 디바이더의 딜레이를 컨트롤하고 제 2 임시 외부 클록 신호를 발생하는 추가 딜레이 동기 루프 회로;
    상기 추가 딜레이 동기 루프 회로에 접속되어 상기 임시 외부 클록 신호에 따라 상기 코맨드/어드레스 신호를 래치하고 상기 제 1 중간 코맨드/어드레스 신호를 발생하는 제 1 프리-프로세싱 (pre-processing) 플립-플롭; 및
    추가 딜레이 동기 루프 회로에 접속되어 상기 제 2 임시 외부 클록 신호의 반전 신호에 따라 상기 코맨드/어드레스 신호를 래치하고 상기 제 2 중간 코맨드/어드레스 신호를 발생하는 상기 제 2 프리-프로세싱 플립-플롭을 포함하는 것을 특징으로 하는 레지스터.
  7. 제 3 항에 있어서,
    상기 레이트 변환 수단은,
    상기 외부 클록 신호의 주파수를 분할하고 2개의 주파수 대역으로 분할하는 상기 외부 클록 신호의 2 배 주기를 갖는 임시 외부 신호를 발생하는 1/2 디바이더;
    상기 임시 외부 클록 신호에 따라 상기 코맨드/어드레스 신호를 래치하고 상기 제 1 중간 코맨드/어드레스 신호를 발생하기 위해 상기 1/2 디바이더에 접속된 제 1 프리-프로세싱 플립-플롭; 및
    상기 임시 외부 클록 신호의 반전 신호에 따라 상기 코맨드/어드레스 신호를 래치하고 상기 제 2 중간 코맨드/어드레스 신호를 발생하기 위해 상기 1/2 디바이더에 접속된 제 2 프리-프로세싱 플립-플롭을 포함하는 것을 특징으로 하는 레지스터.
  8. 제 6 항에 있어서,
    상기 래치 수단은,
    상기 내부 클록 신호에 따라 상기 제 1 중간 코맨드/어드레스 신호를 래치하고 상기 제 3 중간 코맨드/어드레스 신호를 출력하기 위해 상기 딜레이 동기 루프 회로 및 제 1 프리-프로세싱 플립-플롭에 접속된 제 1 포스트-프로세싱 (post-procrssing) 플립-플롭; 및
    상기 내부 클록 신호에 따라 상기 제 2 중간 코맨드/어드레스 신호를 래치하고 상기 제 4 중간 코맨드/어드레스 신호를 발생하기 위해 상기 딜레이 동기 루프 회로 및 제 2 프리-프로세싱 플립-플롭에 접속된 제 2 포스트-프로세싱 플립-플롭을 포함하는 것을 특징으로 하는 레지스터.
  9. 제 7 항에 있어서,
    상기 래치 수단은,
    상기 내부 클록 신호에 따라 상기 제 1 중간 코맨드/어드레스 신호를 래치하고 상기 제 3 중간 코맨드/어드레스 신호를 출력하기 위해 상기 딜레이 동기 루프 회로 및 상기 제 1 프리-프로세싱 플립-플롭에 접속된 제 1 포스트-프로세싱 플립-플롭; 및
    상기 내부 클록 신호에 따라 상기 제 2 중간 코맨드/어드레스 신호를 래치하고 상기 제 4 중간 코맨드/어드레스 신호를 출력하기 위해 상기 딜레이 동기 루프 회로 및 상기 제 2 프리-프로세싱 플립-플롭에 접속된 제 2 포스트-프로세싱 플립-플롭을 포함하는 것을 특징으로 하는 레지스터.
  10. 제 8 항에 있어서,
    상기 출력 수단은,
    상기 내부 클록 신호를 2 개의 주파수 대역으로 분할하고 임시 내부 클록 신호를 발생하기 위한 추가 1/2 디바이더;
    상기 임시 외부 클록 신호에 따라 상기 제 3 및 제 4 중간 코맨드/어드레스 신호들을 택일적으로 선택하고 선택된 코맨드/어드레스 신호를 출력하기 위해 상기 추가 1/2 디바이더와 상기 제 1 및 제 2 포스트-프로세싱 플립-플롭들에 접속된 선택기; 및
    상기 선택된 코맨드/어드레스 신호에 따라 상기 내부 코맨드/어드레스 신호를 발생하기 위한 드라이브를 포함하는 것을 특징으로 하는 레지스터.
  11. 제 9 항에 있어서,
    상기 출력 수단은,
    상기 내부 클록 신호를 2 개의 주파수 대역으로 분할하고 상기 내부 클록 신호의 2배의 주기들의 갖는 임시 내부 클록 신호를 발생하기 위한 추가 1/2 디바이더;
    상기 임시 외부 클록 신호에 따라 상기 제 3 및 제 4 중간 코맨드/어드레스 신호들을 택일적으로 선택하고 선택된 코맨드/어드레스 신호를 출력하기 위해 상기 추가 1/2 디바이더와 상기 제 1 및 제 2 포스트-프로세싱 플립-플롭들에 접속된 선택기; 및
    상기 선택된 코맨드/어드레스 신호에 따라 상기 내부 코맨드/어드레스 신호를 발생하기 위한 드라이브를 포함하는 것을 특징으로 하는 레지스터.
  12. 제 3 항에 있어서,
    상기 외부 클록 신호와 상기 외부 클록 신호의 반전 신호 사이의 교차점을 이용함으로써 조절된 외부 클록 신호를 발생하고 상기 조절된 외부 클록 신호를 상기 외부 클록 신호로서 상기 딜레이 동기 루프 회로 및 상기 레이트 변환 수단에 제공하는 외부 클록 조절 수단을 더 포함하는 것을 특징으로 하는 레지스터.
  13. 복수의 메모리 장치들을 포함하는 메모리 모듈상에 탑재된 레지스터로서,
    상기 레지스터는 외부의 메모리 모듈들 외부의 칩 세트로부터 외부 클록 신호 및 복수의 연속적인 값들로 표시된 코맨드/어드레스 신호를 수신하고, 상기 메모리 장치에 대한 내부 클록 신호를 발생하며,
    상기 레지스터는,
    상기 외부 클록 신호를 수신하고 딜레이의 양을 조절하며 내부 클록 신호를 발생하는 딜레이 동기 루프;
    상기 코맨드/어드레스 신호를 수신하고, 상기 코맨드/어드레스 신호의 1/n2의 주파수를 갖는 제 1 내지 n번 째중간 코맨드/어드레스 신호들을 발생하며 (여기서, n은 자연수이고, 2이상이다), 상기 제 1 내지 n번 째 중간 코맨드/어드레스 신호들은 복수의 상기 코맨드/어드레스 신호의 연속적인 값들로부터 (n-1) 값의 간격으로 연속적으로 선택된 값들을 갖는 레이트 변환 수단;
    상기 중간 클록 신호에 따라 상기 제 1 내지 n번 째 중간 코맨드/어드레스 신호들을 래치하고 (n+1) 번 째 내지 2n번 째 중간 코맨드/어드레스 신호들을 발생하기 위한 래치 수단; 및
    상기 내부 클록 신호의 1/n2의 주파수에 의해 상기 (n+1) 번 째 내지 2n번 째 중간 코맨드/어드레스 신호들을 선택하고 상기 내부 코맨드/어드레스 신호를 연속적으로 출력하기 위한 출력 수단을 포함하는 것을 특징으로 하는 레지스터.
  14. 제 13 항에 있어서,
    상기 외부 클록 신호의 주파수는 200MHz 이상이고, 600MHz 이하인 것을 특징으로 하는 레지스터.
  15. 단일의 기판상에 모두 탑재되는, 제 1 항에 따른 레지스터 및 복수의 메모리 장치들을 포함하는 것을 특징으로 하는 메모리 모듈.
  16. 제 15 항에 있어서,
    상기 메모리 장치들의 수는 4 이상이고, 18 이하인 것을 특징으로 하는 메모리 모듈.
  17. 제 15 항에 따른 메모리 모듈 및 칩 세트를 포함하는 것을 특징으로 하는 메모리 시스템.
  18. 단일의 기판상에 모두 탑재되는, 제 3 항에 따른 레지스터 및 복수의 메모리 장치들을 포함하는 것을 특징으로 하는 메모리 모듈.
  19. 제 18 항에 있어서,
    메모리 장치들의 수는 4 이상이고, 18 이하인 것을 특징으로 하는 메모리 모듈.
  20. 제 18 항에 따른 메모리 모듈 및 칩 세트를 포함하는 것을 특징으로 하는 메모리 시스템.
  21. 단일의 기판상에 모두 탑재되는, 제 13 항에 따른 레지스터 및 복수의 메모리 장치들을 포함하는 것을 특징으로 하는 메모리 모듈.
  22. 제 21 항에 있어서,
    상기 메모리 장치들의 수는 4 이상이고, 18 이하인 것을 특징으로 하는 메모리 모듈.
  23. 제 21 항에 따른 메모리 모듈 및 칩 세트를 포함하는 것을 특징으로 하는 메모리 시스템.
  24. 복수의 메모리 장치들을 포함하는 메모리 모듈상에 탑재된 레지스터를 포함하는 메모리 시스템으로서,
    상기 레지스터는 외부 클록 신호, 및 메모리 모듈들 외부의 칩 세트로부터 복수의 연속적인 값으로 표시되는 코맨드/어드레스 신호를 수신하고 상기 메모리 장치의 내부 클록 신호를 발생하며,
    상기 레지스터는 상기 외부 클록 신호를 수신하고 딜레이의 양을 조절하며 내부 클록 신호를 발생하는 딜레이 동기 루프 회로를 포함하고,
    코맨드/어드레스 신호를 상기 레지스터에 페치하기 위한 외부 클록 신호의 상승 에지로부터, 외부 클록 신호에 의해 코맨드/어드레스 신호에 대응하는 내부 코맨드/어드레스 신호를 상기 메모리 장치로 페치하기 위한 타이밍까지, 외부 클록들의 필요한 수는 2.0 이상인 것을 특징으로 하는 메모리 시스템.
  25. 메모리 모듈상에 탑재된 레지스터로서,
    제 1 클록 신호에 따라 상기 메모리 모듈의 외부로부터 도입된 코맨드/어드레스 신호를 래치하고 제 1 내부 코맨드/어드레스 신호로서 래치 출력을 출력하기 위한 제 1 래치 회로; 및
    제 2 클록 신호에 따라 상기 제 1 내부 코맨드/어드레스 신호를 래치하고 제 2 내부 코맨드/어드레스 신호로서 래치 출력을 출력하기 위한 제 2 래치 회로를 포함하는 것을 특징으로 하는 레지스터.
  26. 제 25 항에 있어서,
    상기 제 1 클록 신호는 상기 메모리 모듈의 외부로부터 로부터 도입된 외부 클록 신호이고, 상기 제 2 클록 신호는 상기 외부 클록 신호에 기초하여 발생된 내부 클록 신호인 것을 특징으로 하는 레지스터.
  27. 제 26 항에 있어서,
    상기 외부 클록 신호에 기초하여 상기 내부 클록 신호를 발생하기 위한 딜레이 동기 루프 (delay locked loop) 회로를 더 포함하는 것을 특징으로 하는 레지스터.
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