JP2002150796A - モノリシックな集積回路装置の常に可能化されたテストのための方法および集積回路装置 - Google Patents
モノリシックな集積回路装置の常に可能化されたテストのための方法および集積回路装置Info
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Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】既存の比較的低速度の、（よって低コストの）
テスタでテストを行なうことを可能にする、シンクロナ
スダイナミックランダムアクセスメモリ（「ＳＤＲＡ
Ｍ」）などの高速組込みメモリの機能を検証するために
用いる、統合され常に可能化されたオンチップテストイ
ンターフェイスを提供する。 【解決手段】インターフェイスは、テストインターフェ
イスを用いて組込みメモリマクロ設計の検証を可能に
し、該テストインターフェイスはメモリマクロと別々の
オンチップテスト回路を含むことにより、ハーフレート
で狭いワードのテスタからの入力信号が、広いメモリマ
クロ入力／出力アーキテクチャ（「Ｉ／Ｏ」）の幅をわ
たってすべてのメモリマクロ動作を行なうことを可能に
する。オンチップテスト回路はまた、外部クロックとテ
ストチップから出力されるデータとの間のスキューを最
小化するための、同期回路をも含み得る。
テスタでテストを行なうことを可能にする、シンクロナ
スダイナミックランダムアクセスメモリ（「ＳＤＲＡ
Ｍ」）などの高速組込みメモリの機能を検証するために
用いる、統合され常に可能化されたオンチップテストイ
ンターフェイスを提供する。 【解決手段】インターフェイスは、テストインターフェ
イスを用いて組込みメモリマクロ設計の検証を可能に
し、該テストインターフェイスはメモリマクロと別々の
オンチップテスト回路を含むことにより、ハーフレート
で狭いワードのテスタからの入力信号が、広いメモリマ
クロ入力／出力アーキテクチャ（「Ｉ／Ｏ」）の幅をわ
たってすべてのメモリマクロ動作を行なうことを可能に
する。オンチップテスト回路はまた、外部クロックとテ
ストチップから出力されるデータとの間のスキューを最
小化するための、同期回路をも含み得る。
Description
【０００１】
【発明の背景】この発明は一般的に、集積回路メモリ装
置の機能をテストする分野に関する。より特定的には、
この発明はシンクロナスダイナミックランダムアクセス
メモリ（「ＳＤＲＡＭ」）などの高速組込みメモリの機
能を検証するために特に用いられるテストインターフェ
イスに関する。
置の機能をテストする分野に関する。より特定的には、
この発明はシンクロナスダイナミックランダムアクセス
メモリ（「ＳＤＲＡＭ」）などの高速組込みメモリの機
能を検証するために特に用いられるテストインターフェ
イスに関する。
【０００２】現在、高速集積回路メモリ装置、特に組込
みメモリのテストは、同様に高速に対処できるテスタを
必要とする。これにより、既存の比較的低速のテスト環
境を使用することが予め阻まれる一方で、より高速のテ
スト装備は製造および購入するのにますます高価になっ
ている。さらに、最新技術のテスト装備のより速い装置
速度テスト能力も、テストされる装置への物理的なイン
ターフェイス接続およびバス接続の帯域幅によって、そ
れでもやはり制限されている。
みメモリのテストは、同様に高速に対処できるテスタを
必要とする。これにより、既存の比較的低速のテスト環
境を使用することが予め阻まれる一方で、より高速のテ
スト装備は製造および購入するのにますます高価になっ
ている。さらに、最新技術のテスト装備のより速い装置
速度テスト能力も、テストされる装置への物理的なイン
ターフェイス接続およびバス接続の帯域幅によって、そ
れでもやはり制限されている。
【０００３】組込みメモリマクロは一般的に他のオンチ
ップの回路にのみインターフェイスするために、そのよ
うなメモリアレイの動作速度は一般的に、オフチップ回
路およびインターフェイスバスに接続する市販のダイナ
ミックランダムアクセスメモリ（「ＤＲＡＭ」）構成要
素の動作速度よりも、顕著に速い。典型的には、組込み
メモリは非組込みメモリよりも数倍速い周波数で動作す
る。さらに、組込みメモリアレイは通常非常に広い入力
／出力（「Ｉ／Ｏ」）構成（たとえば、典型的には１２
８から２５６ビット幅）の構成を有するが、これもまた
既に高度に困難なこれらのメモリの高速テストを、さら
に困難にする。
ップの回路にのみインターフェイスするために、そのよ
うなメモリアレイの動作速度は一般的に、オフチップ回
路およびインターフェイスバスに接続する市販のダイナ
ミックランダムアクセスメモリ（「ＤＲＡＭ」）構成要
素の動作速度よりも、顕著に速い。典型的には、組込み
メモリは非組込みメモリよりも数倍速い周波数で動作す
る。さらに、組込みメモリアレイは通常非常に広い入力
／出力（「Ｉ／Ｏ」）構成（たとえば、典型的には１２
８から２５６ビット幅）の構成を有するが、これもまた
既に高度に困難なこれらのメモリの高速テストを、さら
に困難にする。
【０００４】
【発明の概要】特にここで開示される組込みメモリのた
めの高速テストインターフェイスは有利に、既存の比較
的低速の（よって低コストの）テスタで、高速メモリマ
クロまたはＳＤＲＡＭを含む他の組込みメモリのテスト
を可能にする。この発明は特に、オンチップのテストイ
ンターフェイスと、これらの比較的低価格のメモリテス
タを用い得る組込みメモリマクロ設計の検証のための方
法を提供する。これは別々のオンチップテスト回路を備
えた組込みメモリマクロにアクセスを提供し、テスタか
らのハーフレートの狭いワードの入力信号が広いＩ／Ｏ
アーキテクチャの幅をわたってすべてのメモリマクロ動
作を行なうことができるようにする、テストインターフ
ェイスによって実現する。外部クロックとテストチップ
からのデータ出力との間のスキューを最小化するため
に、オンチップテスト回路は同期回路を含み得る。
めの高速テストインターフェイスは有利に、既存の比較
的低速の（よって低コストの）テスタで、高速メモリマ
クロまたはＳＤＲＡＭを含む他の組込みメモリのテスト
を可能にする。この発明は特に、オンチップのテストイ
ンターフェイスと、これらの比較的低価格のメモリテス
タを用い得る組込みメモリマクロ設計の検証のための方
法を提供する。これは別々のオンチップテスト回路を備
えた組込みメモリマクロにアクセスを提供し、テスタか
らのハーフレートの狭いワードの入力信号が広いＩ／Ｏ
アーキテクチャの幅をわたってすべてのメモリマクロ動
作を行なうことができるようにする、テストインターフ
ェイスによって実現する。外部クロックとテストチップ
からのデータ出力との間のスキューを最小化するため
に、オンチップテスト回路は同期回路を含み得る。
【０００５】ここで開示されるこの発明の特定の実現化
においては、組込みメモリマクロと外部オフチップテス
タとの間に、モノリシックに統合された「ハードウェア
に組込まれた（hard-wired）」、かつ常に可能化された
インターフェイスが提供される。こうして外部クロック
入力は、オンチップクロックの周波数の半分で動作し得
る。これは、テストチップインターフェイス回路（オン
チップに統合される）内に、２つの差動クロック（たと
えば、ＣＬＫ０、ＣＬＫ０Ｂ、ＣＬＫ１およびＣＬＫ１
Ｂ）を受入れるクロック周波数ダブラを用いることによ
り実現され、ＣＬＫ１信号はＣＬＫ０信号クロックから
９０°遅延する。この発明はさらに、入力パッド対のソ
ースからのデータを１つ以上の２対１マルチプレクサに
ラッチングする技術を含むが、これは内部の周波数が倍
増されたクロック信号を用いてマルチプレクサを切換
え、外部から与えられるデータの２倍の速度で、組込み
ＤＲＡＭマクロへの入力としてデータを生成するもので
ある。このデータ入力加速化は、入力データマスキング
に対しても用いられる（データ入力と同じ速度で動作す
るデータマスクビットに対して用いられる）。
においては、組込みメモリマクロと外部オフチップテス
タとの間に、モノリシックに統合された「ハードウェア
に組込まれた（hard-wired）」、かつ常に可能化された
インターフェイスが提供される。こうして外部クロック
入力は、オンチップクロックの周波数の半分で動作し得
る。これは、テストチップインターフェイス回路（オン
チップに統合される）内に、２つの差動クロック（たと
えば、ＣＬＫ０、ＣＬＫ０Ｂ、ＣＬＫ１およびＣＬＫ１
Ｂ）を受入れるクロック周波数ダブラを用いることによ
り実現され、ＣＬＫ１信号はＣＬＫ０信号クロックから
９０°遅延する。この発明はさらに、入力パッド対のソ
ースからのデータを１つ以上の２対１マルチプレクサに
ラッチングする技術を含むが、これは内部の周波数が倍
増されたクロック信号を用いてマルチプレクサを切換
え、外部から与えられるデータの２倍の速度で、組込み
ＤＲＡＭマクロへの入力としてデータを生成するもので
ある。このデータ入力加速化は、入力データマスキング
に対しても用いられる（データ入力と同じ速度で動作す
るデータマスクビットに対して用いられる）。
【０００６】この発明の特定の実現化においては、８つ
のデータ入力加速器によって１６のデータ入力が用いら
れ、データ入力加速器の各々の入力は４バイトのメモリ
マクロのデータ入力に並列に接続される。この方法で、
１６の外部データ入力は８のグループの４バイト（３２
ビット）の入力を書込むために用いることができ、結果
として２５６データ入力のすべてが外部で決定されるデ
ータ状態に書込まれる。２５６ビット幅Ｉ／Ｏバスから
の「読出」動作におけるデータ多重化は、マルチプレク
サ信号が４バイトフィールド内の３２出力のうちの１つ
を選択し、これが出力データピンのうちの１つから読出
されることにより行なわれる。
のデータ入力加速器によって１６のデータ入力が用いら
れ、データ入力加速器の各々の入力は４バイトのメモリ
マクロのデータ入力に並列に接続される。この方法で、
１６の外部データ入力は８のグループの４バイト（３２
ビット）の入力を書込むために用いることができ、結果
として２５６データ入力のすべてが外部で決定されるデ
ータ状態に書込まれる。２５６ビット幅Ｉ／Ｏバスから
の「読出」動作におけるデータ多重化は、マルチプレク
サ信号が４バイトフィールド内の３２出力のうちの１つ
を選択し、これが出力データピンのうちの１つから読出
されることにより行なわれる。
【０００７】マルチプレクサを２つのレベルに分割し
て、多重化の選択を８から１つを選ぶ動作として行な
い、その後で４のうちの１つを選ぶ動作として行なって
もよい。ここで開示される技術を用いることによって、
「偶数」データまたは「奇数」データのいずれかがテス
トチップのデータ出力ピンに送られる、データレート減
少が実現化される。「偶数」または「奇数」データは、
別のマルチプレクサ信号によって選択されるが、これは
代表的な実施例においては、シンクロナイザが「偶数」
または「奇数」データを捕獲して整列させるか否かを決
定する。この態様で、シンクロナイザは２つのタスク、
すなわち「偶数」／「奇数」データ選択および出力デー
タのシステムクロックへの再整列を行ない、出力データ
の「スキューをなくす（de-skew）」。
て、多重化の選択を８から１つを選ぶ動作として行な
い、その後で４のうちの１つを選ぶ動作として行なって
もよい。ここで開示される技術を用いることによって、
「偶数」データまたは「奇数」データのいずれかがテス
トチップのデータ出力ピンに送られる、データレート減
少が実現化される。「偶数」または「奇数」データは、
別のマルチプレクサ信号によって選択されるが、これは
代表的な実施例においては、シンクロナイザが「偶数」
または「奇数」データを捕獲して整列させるか否かを決
定する。この態様で、シンクロナイザは２つのタスク、
すなわち「偶数」／「奇数」データ選択および出力デー
タのシステムクロックへの再整列を行ない、出力データ
の「スキューをなくす（de-skew）」。
【０００８】この発明の上述のおよび他の特徴および目
的、およびそれらを達成するための態様は、添付の図面
と併せて以下の好ましい実施例の説明を参照することに
より、より明らかとなり、発明自体も最良に理解される
であろう。
的、およびそれらを達成するための態様は、添付の図面
と併せて以下の好ましい実施例の説明を参照することに
より、より明らかとなり、発明自体も最良に理解される
であろう。
【０００９】
【代表的な実施例の説明】図１および図２を参照する
と、この発明の代表的な実施例の高レベル機能ブロック
図が１６メガメモリマクロセルテストインターフェイス
回路１０の形で示される。示される例示的な実施例にお
いては、テストインターフェイス回路１０はテストイン
ターフェイスバス１２を含み、該テストインターフェイ
スバス１２は、ＡＣＴＢ（活性化バー）、ＰＲＥＢ（プ
リチャージバー）、ＲＥＦＢ（リフレッシュバー）、Ｒ
ＢＡ＜１：０＞およびＲＡ＜８：０＞（行アドレス）を
含むいくつものコマンド制御信号を受取るための５００
ＭＨｚバス１４と、ＲＥＡＤＢ（読出バー）、ＷＲＩＴ
ＥＢ（書込バー）、ＷＡＳＢ（書込アドレスストローブ
バー）、ＣＢＡ＜１：０＞およびＣＡ＜４：１＞（列ア
ドレス）コマンド制御信号を受取るための５００ＭＨｚ
バス１６と、相補クロック０（ＣＬＫ０およびＣＬＫ０
Ｂ）およびクロック１信号（ＣＬＫ１およびＣＬＫ１
Ｂ）を受取るための２５０ＭＨｚクロックバス１８と、
ＤＭＯ＜Ｅ／Ｏ＞（偶数／奇数）入力信号を受取るため
の５００ＭＨｚデータマスクバス２０とを含む。テスト
インターフェイスバス１２はさらに、５００ＭＨｚＤＰ
ＡＤ＜０：１５＞（データパッド）バス２２および直流
（「ＤＣ」）ＤＭＥ（データマスク可能化）ライン２４
を含む。ＭＵＸ＜０：５＞バス２８は、以下により詳し
く説明するように、入力をテストインターフェイス回路
１０に提供する。テストインターフェイス回路１０から
のテストインターフェイスバス１２を介する出力は、別
々の５００ＭＨｚのＱＰＡＤ＜０：３＞およびＱＰＡＤ
＜４：７＞バスを含み、各々はそれぞれテストインター
フェイス回路１０の「トップ」および「ボトム」部分に
対応する。
と、この発明の代表的な実施例の高レベル機能ブロック
図が１６メガメモリマクロセルテストインターフェイス
回路１０の形で示される。示される例示的な実施例にお
いては、テストインターフェイス回路１０はテストイン
ターフェイスバス１２を含み、該テストインターフェイ
スバス１２は、ＡＣＴＢ（活性化バー）、ＰＲＥＢ（プ
リチャージバー）、ＲＥＦＢ（リフレッシュバー）、Ｒ
ＢＡ＜１：０＞およびＲＡ＜８：０＞（行アドレス）を
含むいくつものコマンド制御信号を受取るための５００
ＭＨｚバス１４と、ＲＥＡＤＢ（読出バー）、ＷＲＩＴ
ＥＢ（書込バー）、ＷＡＳＢ（書込アドレスストローブ
バー）、ＣＢＡ＜１：０＞およびＣＡ＜４：１＞（列ア
ドレス）コマンド制御信号を受取るための５００ＭＨｚ
バス１６と、相補クロック０（ＣＬＫ０およびＣＬＫ０
Ｂ）およびクロック１信号（ＣＬＫ１およびＣＬＫ１
Ｂ）を受取るための２５０ＭＨｚクロックバス１８と、
ＤＭＯ＜Ｅ／Ｏ＞（偶数／奇数）入力信号を受取るため
の５００ＭＨｚデータマスクバス２０とを含む。テスト
インターフェイスバス１２はさらに、５００ＭＨｚＤＰ
ＡＤ＜０：１５＞（データパッド）バス２２および直流
（「ＤＣ」）ＤＭＥ（データマスク可能化）ライン２４
を含む。ＭＵＸ＜０：５＞バス２８は、以下により詳し
く説明するように、入力をテストインターフェイス回路
１０に提供する。テストインターフェイス回路１０から
のテストインターフェイスバス１２を介する出力は、別
々の５００ＭＨｚのＱＰＡＤ＜０：３＞およびＱＰＡＤ
＜４：７＞バスを含み、各々はそれぞれテストインター
フェイス回路１０の「トップ」および「ボトム」部分に
対応する。
【００１０】テストインターフェイス回路１０は、バス
１４および１６を１対の８メガメモリアレイマクロ３４
Ａ（「トップ」アレイ。「ボトム」アレイ３４Ｂは図示
せず）に結合するためのスタブシリーズ・ターミネイテ
ッド・ロジック・ツー・相補型金属酸化膜半導体（「Ｓ
ＳＴＬ−ｔｏ−ＣＭＯＳ」）パッドバッファ回路３０を
含む。クロック（「ＣＬＫ」）生成器回路３２は、バス
１８の２５０ＭＨｚ入力信号に応答して、５００ＭＨｚ
マクロクロック信号（「ＭＣＬＫ」）を与える。ＭＣＬ
Ｋ信号はマクロ３４へのライン４４上と、以下により詳
しく説明するように、第１のシングルデータレート−ダ
ブルデータレート（「ＳＤＲ／ＤＤＲ」）変換器回路３
６とに与えられる。５００ＭＨｚＤＭＯ＜Ｅ／Ｏ＞バス
２０もまた、別のＳＳＴＬ−ｔｏ−ＣＭＯＳパッドバッ
ファ３０に与えられて５００ＭＨｚの出力を提供し、こ
れはまた第１のＳＤＲ／ＤＤＲ変換器３６に与えられて
メモリマクロ３４へのライン４８に１０００ＭＨｚ（１
ＧＨｚ）ＤＭ＜０＞信号を提供する。
１４および１６を１対の８メガメモリアレイマクロ３４
Ａ（「トップ」アレイ。「ボトム」アレイ３４Ｂは図示
せず）に結合するためのスタブシリーズ・ターミネイテ
ッド・ロジック・ツー・相補型金属酸化膜半導体（「Ｓ
ＳＴＬ−ｔｏ−ＣＭＯＳ」）パッドバッファ回路３０を
含む。クロック（「ＣＬＫ」）生成器回路３２は、バス
１８の２５０ＭＨｚ入力信号に応答して、５００ＭＨｚ
マクロクロック信号（「ＭＣＬＫ」）を与える。ＭＣＬ
Ｋ信号はマクロ３４へのライン４４上と、以下により詳
しく説明するように、第１のシングルデータレート−ダ
ブルデータレート（「ＳＤＲ／ＤＤＲ」）変換器回路３
６とに与えられる。５００ＭＨｚＤＭＯ＜Ｅ／Ｏ＞バス
２０もまた、別のＳＳＴＬ−ｔｏ−ＣＭＯＳパッドバッ
ファ３０に与えられて５００ＭＨｚの出力を提供し、こ
れはまた第１のＳＤＲ／ＤＤＲ変換器３６に与えられて
メモリマクロ３４へのライン４８に１０００ＭＨｚ（１
ＧＨｚ）ＤＭ＜０＞信号を提供する。
【００１１】ＤＰＡＤ＜０：１５＞バス２２もまた、別
のＳＳＴＬ−ｔｏ−ＣＭＯＳパッドバッファ３０に与え
られて、第２のＳＤＲ／ＤＤＲ変換器３６に５００ＭＨ
ｚ信号を提供するが、該第２のＳＤＲ／ＤＤＲ変換器３
６はまた、ライン４４のＭＣＬＫ信号をも受取る。この
ＳＤＲ／ＤＤＲ変換器回路３６は、（「トップ」アレイ
３４Ａへの）バス３８に１０００ＭＨｚ（データ偶数／
奇数）ＤＥＯ＜０：３＞信号と、（「ボトム」アレイ３
４Ｂへ、図示せず）ＤＥＯ＜４：７＞とを提供する。ラ
イン２４のＤＣデータマスク偶数（「ＤＭＥ」）信号
は、「トップ」８メガマクロ３４ＡのＤＭ＜０：１５＞
入力に与えられ、対応の「ＤＭＯ」信号（図示せず）は
「ボトム」マクロ３４Ｂ（これも図示せず）に与えられ
る。
のＳＳＴＬ−ｔｏ−ＣＭＯＳパッドバッファ３０に与え
られて、第２のＳＤＲ／ＤＤＲ変換器３６に５００ＭＨ
ｚ信号を提供するが、該第２のＳＤＲ／ＤＤＲ変換器３
６はまた、ライン４４のＭＣＬＫ信号をも受取る。この
ＳＤＲ／ＤＤＲ変換器回路３６は、（「トップ」アレイ
３４Ａへの）バス３８に１０００ＭＨｚ（データ偶数／
奇数）ＤＥＯ＜０：３＞信号と、（「ボトム」アレイ３
４Ｂへ、図示せず）ＤＥＯ＜４：７＞とを提供する。ラ
イン２４のＤＣデータマスク偶数（「ＤＭＥ」）信号
は、「トップ」８メガマクロ３４ＡのＤＭ＜０：１５＞
入力に与えられ、対応の「ＤＭＯ」信号（図示せず）は
「ボトム」マクロ３４Ｂ（これも図示せず）に与えられ
る。
【００１２】対応する１対のデータ出力テストブロック
回路４２Ａ（「トップ」）および４２Ｂ（「ボトム」）
は、８メガマクロ３４Ａおよび３４Ｂ（図示せず）の各
々に対応する。これらはそれぞれデータ出力バス４６Ａ
および４６Ｂに結合されて、対応のデータ出力信号Ｑ＜
０：１２７＞およびＱ＜１２８：２５５＞を受取る。各
々はまた、１０００ＭＨｚＱＳ（データ出力ストロー
ブ）信号を受取るが、ＱＳ＜０＞は「偶数」データに対
応し、ＱＳ＜１＞は「偶数」データに対応する。データ
出力テストブロック回路４２Ａおよび４２Ｂの各々は、
それらのそれぞれのＣＬＫ入力で結合されてＭＣＬＫ信
号を受取る。
回路４２Ａ（「トップ」）および４２Ｂ（「ボトム」）
は、８メガマクロ３４Ａおよび３４Ｂ（図示せず）の各
々に対応する。これらはそれぞれデータ出力バス４６Ａ
および４６Ｂに結合されて、対応のデータ出力信号Ｑ＜
０：１２７＞およびＱ＜１２８：２５５＞を受取る。各
々はまた、１０００ＭＨｚＱＳ（データ出力ストロー
ブ）信号を受取るが、ＱＳ＜０＞は「偶数」データに対
応し、ＱＳ＜１＞は「偶数」データに対応する。データ
出力テストブロック回路４２Ａおよび４２Ｂの各々は、
それらのそれぞれのＣＬＫ入力で結合されてＭＣＬＫ信
号を受取る。
【００１３】動作においては、バス１４および１６上の
コマンド制御信号は、ＣＬＫ信号の立上がりエッジでク
ロックされる。ダブルデータレート動作は、「偶数」デ
ータ（ＣＡ０＝０）の後に「奇数」データ（ＣＡ０＝
１）が続く、固定されたシーケンスで起こる。「読出」
サイクルの間に、「偶数」および「奇数」データの両方
がアクセスされ、各々は（または両方は）ＤＭ（データ
マスク）信号の状態によって、「書込」サイクルの間に
選択的に書込まれることができる。「偶数」データ入力
および「偶数」ＤＭ信号は、ＣＬＫ信号の立上がりエッ
ジによってクロックされる。「奇数」データ入力と「偶
数」ＤＭ信号は、ＣＬＫ信号の立下がりエッジによって
クロックされる。バス１６のＷＡＳＢ信号は、「書込」
列信号を、書込アドレス先入れ先出し（「ＦＩＦＯ」）
回路（図示せず）にロードするが、これはすべての書込
サイクルに対してアドレスソースとしての機能を果た
す。ＦＩＦＯは、２００１年３月２２日出願の「ルック
アヘッド・ラップアラウンド・先入れ先出し（ＦＩＦ
Ｏ）集積回路装置アーキテクチャ（Look-Ahead, Wrap-A
round First-In, First-Out Integrated (FIFO) Circui
t Device Architecture）」と題する、同時係属中の米
国特許出願番号第０９／８１５，１４８号により詳細に
開示され、この開示をここに引用により特定的に援用す
る。
コマンド制御信号は、ＣＬＫ信号の立上がりエッジでク
ロックされる。ダブルデータレート動作は、「偶数」デ
ータ（ＣＡ０＝０）の後に「奇数」データ（ＣＡ０＝
１）が続く、固定されたシーケンスで起こる。「読出」
サイクルの間に、「偶数」および「奇数」データの両方
がアクセスされ、各々は（または両方は）ＤＭ（データ
マスク）信号の状態によって、「書込」サイクルの間に
選択的に書込まれることができる。「偶数」データ入力
および「偶数」ＤＭ信号は、ＣＬＫ信号の立上がりエッ
ジによってクロックされる。「奇数」データ入力と「偶
数」ＤＭ信号は、ＣＬＫ信号の立下がりエッジによって
クロックされる。バス１６のＷＡＳＢ信号は、「書込」
列信号を、書込アドレス先入れ先出し（「ＦＩＦＯ」）
回路（図示せず）にロードするが、これはすべての書込
サイクルに対してアドレスソースとしての機能を果た
す。ＦＩＦＯは、２００１年３月２２日出願の「ルック
アヘッド・ラップアラウンド・先入れ先出し（ＦＩＦ
Ｏ）集積回路装置アーキテクチャ（Look-Ahead, Wrap-A
round First-In, First-Out Integrated (FIFO) Circui
t Device Architecture）」と題する、同時係属中の米
国特許出願番号第０９／８１５，１４８号により詳細に
開示され、この開示をここに引用により特定的に援用す
る。
【００１４】この発明の例示的な実施例においては、２
５０ＭＨｚのアドバンテストＴ５５８１Ｈ（ダブルクロ
ック）をテストインターフェイス回路１０と併せて用い
て、５００ＭＨｚのテスタインターフェイスバス１２の
周波数を達成し、かつ外部テスタとメモリマクロ３４と
の間でインターフェイスし得る。テストインターフェイ
ス回路１０は、バス１８上の２５０ＭＨｚの差動クロッ
ク（ＣＬＫ０／ＣＬＫ０ＢおよびＣＬＫ１／ＣＬＫ１
Ｂ）を、ライン４４上の５００ＭＨｚのＭＣＬＫ信号に
変換するよう動作する。これはさらに、バス２６のＭＵ
Ｘ＜０：５＞信号を用いてどちらのビットが「読出」で
あるかを判断し、バス４６上の１ＧＨｚでの２５６デー
タ出力を、バス２８上の５００ＭＨｚでの８出力に変換
するよう機能する。テストインターフェイス回路１０は
さらに、バス２２上の５００ＭＨｚでの１６データ入力
を１ＧＨｚレートでの８ビットに変換し、バス３８上の
２５６ビットをメモリマクロ３４に書込む。いくつもの
ＳＳＴＬ−ｔｏ−ＣＭＯＳパッドバッファ３０が用いら
れてテスタに高速インターフェイスが提供され、新規な
シンクロナイザ回路が用いられてバス４６上のマクロ３
４からの１ＧＨｚ出力データを捕獲して、ライン４４上
の５００ＭＨｚのＭＣＬＫ信号が「偶数」または「奇
数」データをクロックアウト（「clock-out」）するこ
とを可能にし、シンクロナイザ回路もまた、出力データ
をＭＣＬＫ信号に整列させるよう機能する。全体的に、
この発明のテストインターフェイス回路１０は「読出」
レイテンシを２．５（「偶数」データ）および３．０
（「奇数」データ）サイクルをそれぞれ５．０および
５．５サイクルに増大させるよう機能する。
５０ＭＨｚのアドバンテストＴ５５８１Ｈ（ダブルクロ
ック）をテストインターフェイス回路１０と併せて用い
て、５００ＭＨｚのテスタインターフェイスバス１２の
周波数を達成し、かつ外部テスタとメモリマクロ３４と
の間でインターフェイスし得る。テストインターフェイ
ス回路１０は、バス１８上の２５０ＭＨｚの差動クロッ
ク（ＣＬＫ０／ＣＬＫ０ＢおよびＣＬＫ１／ＣＬＫ１
Ｂ）を、ライン４４上の５００ＭＨｚのＭＣＬＫ信号に
変換するよう動作する。これはさらに、バス２６のＭＵ
Ｘ＜０：５＞信号を用いてどちらのビットが「読出」で
あるかを判断し、バス４６上の１ＧＨｚでの２５６デー
タ出力を、バス２８上の５００ＭＨｚでの８出力に変換
するよう機能する。テストインターフェイス回路１０は
さらに、バス２２上の５００ＭＨｚでの１６データ入力
を１ＧＨｚレートでの８ビットに変換し、バス３８上の
２５６ビットをメモリマクロ３４に書込む。いくつもの
ＳＳＴＬ−ｔｏ−ＣＭＯＳパッドバッファ３０が用いら
れてテスタに高速インターフェイスが提供され、新規な
シンクロナイザ回路が用いられてバス４６上のマクロ３
４からの１ＧＨｚ出力データを捕獲して、ライン４４上
の５００ＭＨｚのＭＣＬＫ信号が「偶数」または「奇
数」データをクロックアウト（「clock-out」）するこ
とを可能にし、シンクロナイザ回路もまた、出力データ
をＭＣＬＫ信号に整列させるよう機能する。全体的に、
この発明のテストインターフェイス回路１０は「読出」
レイテンシを２．５（「偶数」データ）および３．０
（「奇数」データ）サイクルをそれぞれ５．０および
５．５サイクルに増大させるよう機能する。
【００１５】図３を参照すると、１６メガマクロ３４
（８メガメモリマクロ３４Ａおよび３４Ｂを含む）およ
び関連のテスタインターフェイスバス１２のブロック図
を含む、別の簡略化された、先に記載の図の構造のより
高いレベルの図が示される。この図においては、図１お
よび図２に関して先に記載した構造および信号と同一の
ものは同様に符号が付与され、これらについての先の記
載はこの図面においても当てはまる。
（８メガメモリマクロ３４Ａおよび３４Ｂを含む）およ
び関連のテスタインターフェイスバス１２のブロック図
を含む、別の簡略化された、先に記載の図の構造のより
高いレベルの図が示される。この図においては、図１お
よび図２に関して先に記載した構造および信号と同一の
ものは同様に符号が付与され、これらについての先の記
載はこの図面においても当てはまる。
【００１６】図４を参照すると、１６メガマクロ３４の
８メガブロック３４Ａおよび関連のデータ入力インター
フェイス回路５０を含む、テストデータ入力（Ｄｉｎ）
回路のブロック図が示される。ここでも、図１、図２お
よび図３に関して先に記載の信号および構造と同一のも
のは同様に符号が付与され、これらについての先の記載
は、この図においても当てはまる。
８メガブロック３４Ａおよび関連のデータ入力インター
フェイス回路５０を含む、テストデータ入力（Ｄｉｎ）
回路のブロック図が示される。ここでも、図１、図２お
よび図３に関して先に記載の信号および構造と同一のも
のは同様に符号が付与され、これらについての先の記載
は、この図においても当てはまる。
【００１７】図５を参照すると、図１および図２の回路
において先に例示された４つのデータ入力シングルデー
タレート（「ＳＤＲ」）からダブルデータレート（「Ｄ
ＤＲ」）への変換器３６のうちの１つの、論理ブロック
図が示され、各々はマルチプレクサＭＵＸ＜０：３＞の
うちの１つに対応する。変換器３６へのデータ入力はＤ
ＰＡＤ＜０：１５＞バス２２から受取られ、「偶数」デ
ータはＩＮＡ入力に向けられ、「奇数」データはＩＮＢ
入力に向けられる。特に、「トップ」メモリマクロ３４
Ａに対するＤＩＮ＜０，２，４，６＞データおよび、
「ボトム」メモリマクロ３４Ｂに対するＤＩＮ＜８，１
０，１２，１４＞がＩＮＡ入力に与えられる。同じ態様
で、「トップ」メモリマクロ３４Ａに対するＤＩＮ＜
１，３，５，７＞データおよび、「ボトム」メモリマク
ロ３４Ｂに対するＤＩＮ＜９，１１，１３，１５＞は、
ＩＮＢ入力に与えられる。データは５００ＭＨｚのクロ
ックレートで入力される。
において先に例示された４つのデータ入力シングルデー
タレート（「ＳＤＲ」）からダブルデータレート（「Ｄ
ＤＲ」）への変換器３６のうちの１つの、論理ブロック
図が示され、各々はマルチプレクサＭＵＸ＜０：３＞の
うちの１つに対応する。変換器３６へのデータ入力はＤ
ＰＡＤ＜０：１５＞バス２２から受取られ、「偶数」デ
ータはＩＮＡ入力に向けられ、「奇数」データはＩＮＢ
入力に向けられる。特に、「トップ」メモリマクロ３４
Ａに対するＤＩＮ＜０，２，４，６＞データおよび、
「ボトム」メモリマクロ３４Ｂに対するＤＩＮ＜８，１
０，１２，１４＞がＩＮＡ入力に与えられる。同じ態様
で、「トップ」メモリマクロ３４Ａに対するＤＩＮ＜
１，３，５，７＞データおよび、「ボトム」メモリマク
ロ３４Ｂに対するＤＩＮ＜９，１１，１３，１５＞は、
ＩＮＢ入力に与えられる。データは５００ＭＨｚのクロ
ックレートで入力される。
【００１８】ＭＣＬＫ信号から導出されるテストクロッ
ク（「ＴＣＬＫ」）信号（以下により詳しく説明する）
は、１対のＣＭＯＳ送信ゲート５４Ａおよび５４Ｂのう
ちの一方の制御端子へのライン５２上に与えられる。Ｔ
ＣＬＫ信号はインバータ５６によって反転され、次いで
送信ゲート５４Ａおよび５４Ｂの反対側の制御端子に与
えられる。入力ＩＮＡおよびＩＮＢ上のデータ入力信号
はそれぞれ、ライン５２上のＴＣＬＫ信号に制御されて
送信ゲート５４Ａおよび５４Ｂを通過する。送信ゲート
５４Ａおよび５４Ｂの出力は、別のインバータ５２の入
力で組合わされてＤＥＯバス３８に与えられ、ＤＥＯ＜
０：３＞データおよびＤＥＯ＜４：７＞データはそれぞ
れ１０００ＭＨｚのレートで「トップ」および「ボト
ム」メモリマクロ３４Ａおよび３４Ｂに向けられる。Ｓ
ＤＲ−ＤＤＲ変換器３６もまた「偶数」／「奇数」マス
キングのために用いられて、「トップ」および「ボト
ム」メモリマクロ３４Ａおよび３４Ｂへのライン４８上
にＤＭ＜０＞およびＤＭ＜１＞信号を生成する。
ク（「ＴＣＬＫ」）信号（以下により詳しく説明する）
は、１対のＣＭＯＳ送信ゲート５４Ａおよび５４Ｂのう
ちの一方の制御端子へのライン５２上に与えられる。Ｔ
ＣＬＫ信号はインバータ５６によって反転され、次いで
送信ゲート５４Ａおよび５４Ｂの反対側の制御端子に与
えられる。入力ＩＮＡおよびＩＮＢ上のデータ入力信号
はそれぞれ、ライン５２上のＴＣＬＫ信号に制御されて
送信ゲート５４Ａおよび５４Ｂを通過する。送信ゲート
５４Ａおよび５４Ｂの出力は、別のインバータ５２の入
力で組合わされてＤＥＯバス３８に与えられ、ＤＥＯ＜
０：３＞データおよびＤＥＯ＜４：７＞データはそれぞ
れ１０００ＭＨｚのレートで「トップ」および「ボト
ム」メモリマクロ３４Ａおよび３４Ｂに向けられる。Ｓ
ＤＲ−ＤＤＲ変換器３６もまた「偶数」／「奇数」マス
キングのために用いられて、「トップ」および「ボト
ム」メモリマクロ３４Ａおよび３４Ｂへのライン４８上
にＤＭ＜０＞およびＤＭ＜１＞信号を生成する。
【００１９】図６および図７を参照すると、先に記載の
図のＳＤＲ−ＤＤＲ変換器３６に対するデータ入力ＳＤ
Ｒ−ＤＤＲ変換タイミング図が示される。バス１８上の
ＣＬＫ０およびＣＬＫ１信号のそれぞれの位相（Ｐ０お
よびＰ１）と、ＤＰＡＤ＜０：１５＞バス２２上のデー
タ入力信号ＤＩＮ＜０：７＞と、ＤＩＮ＜８：１５＞と
が示される。次いでライン５２上の５００ＭＨｚのＴＣ
ＬＫ信号と、「トップ」メモリアレイマクロ３４Ａ（図
２）へのＤＥＯ＜０：３＞と「ボトム」マクロ３４Ｂ
（図示せず）へのＤＥＯ＜４：７＞とを含む、バス３８
上のＤＤＲ偶数／奇数データとが示される。
図のＳＤＲ−ＤＤＲ変換器３６に対するデータ入力ＳＤ
Ｒ−ＤＤＲ変換タイミング図が示される。バス１８上の
ＣＬＫ０およびＣＬＫ１信号のそれぞれの位相（Ｐ０お
よびＰ１）と、ＤＰＡＤ＜０：１５＞バス２２上のデー
タ入力信号ＤＩＮ＜０：７＞と、ＤＩＮ＜８：１５＞と
が示される。次いでライン５２上の５００ＭＨｚのＴＣ
ＬＫ信号と、「トップ」メモリアレイマクロ３４Ａ（図
２）へのＤＥＯ＜０：３＞と「ボトム」マクロ３４Ｂ
（図示せず）へのＤＥＯ＜４：７＞とを含む、バス３８
上のＤＤＲ偶数／奇数データとが示される。
【００２０】図８を参照すると、１対のテストパッドバ
ッファ（「ＴＰＡＤＢＵＦ」）６４Ａおよび６４Ｂと、
テストデータラッチ（「ＴＤＬＡＴＣＨ」）６６Ａおよ
び６６Ｂ回路を組み入れ、テストデータ入力マルチプレ
クサ（「ＴＤＩＮＭＵＸ」）６８への入力を提供する、
テストデータ入力回路の機能ブロック図が示される。示
されるように、ライン４４上のＭＣＬＫ信号はインバー
タ６０を介して反転されて、ＴＤＬＡＴＣＨ回路６６Ａ
および６６Ｂに対する入力となるＴＣＬＫＢ信号を生成
し、再び反転されて、ＴＤＬＡＴＣＨ回路６６Ａ、６６
ＢおよびＴＤＩＮＭＵＸ６８に与えられるＴＣＬＫ信号
を生成する。
ッファ（「ＴＰＡＤＢＵＦ」）６４Ａおよび６４Ｂと、
テストデータラッチ（「ＴＤＬＡＴＣＨ」）６６Ａおよ
び６６Ｂ回路を組み入れ、テストデータ入力マルチプレ
クサ（「ＴＤＩＮＭＵＸ」）６８への入力を提供する、
テストデータ入力回路の機能ブロック図が示される。示
されるように、ライン４４上のＭＣＬＫ信号はインバー
タ６０を介して反転されて、ＴＤＬＡＴＣＨ回路６６Ａ
および６６Ｂに対する入力となるＴＣＬＫＢ信号を生成
し、再び反転されて、ＴＤＬＡＴＣＨ回路６６Ａ、６６
ＢおよびＴＤＩＮＭＵＸ６８に与えられるＴＣＬＫ信号
を生成する。
【００２１】「偶数」データ入力がＴＰＡＤＢＵＦ６４
ＡにＳＤＲデータとして与えられる一方、対応する「奇
数」データ入力はＳＤＲデータとしてＴＰＡＤＢＵＦ６
４Ｂに与えられる。ＴＰＡＤＢＵＦ６４Ａおよび６４Ｂ
でバッファされたＳＤＲデータはそれぞれ、ＴＣＬＫお
よびＴＣＬＫＢクロック信号に従ってそれぞれＴＤＬＡ
ＴＣＨ６６Ａおよび６６Ｂにラッチされる。ラッチされ
た入力（「ＬＩＮ」）「偶数」データＬＩＮ＜Ｅ＞およ
び「奇数」データＬＩＮ＜０＞は次いでＴＤＩＮＭＵＸ
６８に与えられて、ここでＴＣＬＫクロック信号に従っ
て「トップ」および「ボトム」メモリマクロ３４Ａおよ
び３４Ｂに対するＤＤＲデータとして、多重化されて出
力される。
ＡにＳＤＲデータとして与えられる一方、対応する「奇
数」データ入力はＳＤＲデータとしてＴＰＡＤＢＵＦ６
４Ｂに与えられる。ＴＰＡＤＢＵＦ６４Ａおよび６４Ｂ
でバッファされたＳＤＲデータはそれぞれ、ＴＣＬＫお
よびＴＣＬＫＢクロック信号に従ってそれぞれＴＤＬＡ
ＴＣＨ６６Ａおよび６６Ｂにラッチされる。ラッチされ
た入力（「ＬＩＮ」）「偶数」データＬＩＮ＜Ｅ＞およ
び「奇数」データＬＩＮ＜０＞は次いでＴＤＩＮＭＵＸ
６８に与えられて、ここでＴＣＬＫクロック信号に従っ
て「トップ」および「ボトム」メモリマクロ３４Ａおよ
び３４Ｂに対するＤＤＲデータとして、多重化されて出
力される。
【００２２】図９を参照すると、先に記載の図中で示さ
れたさまざまな信号に対するタイミング図が示され、テ
ストデータ入力タイミングを例示する。第１のトレース
はライン５２上のＴＣＬＫ信号を示し、ＴＰＡＤＢＵＦ
回路６４Ａおよび６４Ｂに対する「偶数／奇数」ＳＤＲ
データ入力が続く。次いでＴＤＬＡＴＣＨ回路６６Ａお
よび６６Ｂの出力は、ＴＤＩＮＭＵＸ６８に与えられる
信号ＬＩＮ＜Ｅ，Ｏ＞として示される。トレース「ＭＵ
ＸＯＵＴ」は、ＴＤＩＮＭＵＸ６８内のＴＤＬＡＴＣＨ
回路６６Ａおよび６６Ｂから受取られたＳＤＲラッチデ
ータ入力間の内部選択を示し、トレースＤ＜Ｏ＞は交替
する「偶数／奇数」ＤＤＲデータ出力を例示する。ライ
ン４４上のＭＣＬＫ信号もまた示され、時間ｔＤＳＤＤ
Ｒは、データ出力の開始からＭＣＬＫの次の立上がりま
たは立下がりエッジまでのものと示され、時間ｔＤＨＤ
ＤＲは、ＭＣＬＫの立上がりまたは立下がりエッジから
次のデータ出力の終了までものとして示される。
れたさまざまな信号に対するタイミング図が示され、テ
ストデータ入力タイミングを例示する。第１のトレース
はライン５２上のＴＣＬＫ信号を示し、ＴＰＡＤＢＵＦ
回路６４Ａおよび６４Ｂに対する「偶数／奇数」ＳＤＲ
データ入力が続く。次いでＴＤＬＡＴＣＨ回路６６Ａお
よび６６Ｂの出力は、ＴＤＩＮＭＵＸ６８に与えられる
信号ＬＩＮ＜Ｅ，Ｏ＞として示される。トレース「ＭＵ
ＸＯＵＴ」は、ＴＤＩＮＭＵＸ６８内のＴＤＬＡＴＣＨ
回路６６Ａおよび６６Ｂから受取られたＳＤＲラッチデ
ータ入力間の内部選択を示し、トレースＤ＜Ｏ＞は交替
する「偶数／奇数」ＤＤＲデータ出力を例示する。ライ
ン４４上のＭＣＬＫ信号もまた示され、時間ｔＤＳＤＤ
Ｒは、データ出力の開始からＭＣＬＫの次の立上がりま
たは立下がりエッジまでのものと示され、時間ｔＤＨＤ
ＤＲは、ＭＣＬＫの立上がりまたは立下がりエッジから
次のデータ出力の終了までものとして示される。
【００２３】次に図１０を参照すると、図１において先
に例示された２つのテストデータ出力（Ｄｏｕｔ）テス
トブロック４２Ａ、４２Ｂのうちの１つの、簡略化され
た高いレベルのブロック図が、１６メガメモリマクロの
関連の８メガメモリブロック３４Ａを含んで示される。
この図においては、図１および図２に関して説明された
ものと同様の構造と信号には同様に符号が付与され、先
行の記載はこの図に対しても当てはまる。この図におい
て、メモリマクロ３４Ａからの１ＧＨｚデータ出力は、
最終的にデータ出力テストブロック（またはインターフ
ェイス）４２Ａから、いくつもの５００ＭＨｚのデータ
信号としてＱＰＡＤ＜３：０＞バス２８上に出力される
ことがわかる。
に例示された２つのテストデータ出力（Ｄｏｕｔ）テス
トブロック４２Ａ、４２Ｂのうちの１つの、簡略化され
た高いレベルのブロック図が、１６メガメモリマクロの
関連の８メガメモリブロック３４Ａを含んで示される。
この図においては、図１および図２に関して説明された
ものと同様の構造と信号には同様に符号が付与され、先
行の記載はこの図に対しても当てはまる。この図におい
て、メモリマクロ３４Ａからの１ＧＨｚデータ出力は、
最終的にデータ出力テストブロック（またはインターフ
ェイス）４２Ａから、いくつもの５００ＭＨｚのデータ
信号としてＱＰＡＤ＜３：０＞バス２８上に出力される
ことがわかる。
【００２４】次に図１１を参照すると、先に例示したテ
スト出力テストブロック４２を形成する１対のテストデ
ータ出力マルチプレクサ（「ＴＱＭＵＸ１」および「Ｔ
ＱＭＵＸ２」）を含む、テスト読出データ経路の機能ブ
ロック図が示される。示される代表的な実施例において
は、ＴＱＭＵＸ１は、Ｑ＜０：２５５＞バス４６でメモ
リマクロ３４のデータ出力に結合される、いくつかの
８：１マルチプレクサ１００を含む。ＴＱＭＵＸ１はま
た、バス４０から１ＧＨｚのＱＳ＜０：１＞信号と、バ
ス２６上のＭＵＸ＜０：５＞信号と、バス１６上のＲＥ
ＡＤＢ信号と、ライン５２上のＴＣＬＫ信号とを受取
る。ＴＱＭＵＸ１は、対応する数の同期レジスタ（「Ｓ
ＲＥＧ」）を含み、これは示される実施例の中において
は３２個であり、８：１マルチプレクサ１００の各々に
結合される。次いでＳＲＥＧ１０２の出力は８つの付加
的なマルチプレクサ（「ＴＭＵＸ４１」）１０４の群に
与えられ、該マルチプレクサ１０４は対応の数のレジス
タ（「ＴＱＢＲＥＧ」）１０６に結合される。次いでレ
ジスタ１０８の出力は同様の数のＳＳＴＬ出力バッファ
１０６を介して出力され、バス２８にＱＰＡＤ＜０：７
＞データ出力を与える。
スト出力テストブロック４２を形成する１対のテストデ
ータ出力マルチプレクサ（「ＴＱＭＵＸ１」および「Ｔ
ＱＭＵＸ２」）を含む、テスト読出データ経路の機能ブ
ロック図が示される。示される代表的な実施例において
は、ＴＱＭＵＸ１は、Ｑ＜０：２５５＞バス４６でメモ
リマクロ３４のデータ出力に結合される、いくつかの
８：１マルチプレクサ１００を含む。ＴＱＭＵＸ１はま
た、バス４０から１ＧＨｚのＱＳ＜０：１＞信号と、バ
ス２６上のＭＵＸ＜０：５＞信号と、バス１６上のＲＥ
ＡＤＢ信号と、ライン５２上のＴＣＬＫ信号とを受取
る。ＴＱＭＵＸ１は、対応する数の同期レジスタ（「Ｓ
ＲＥＧ」）を含み、これは示される実施例の中において
は３２個であり、８：１マルチプレクサ１００の各々に
結合される。次いでＳＲＥＧ１０２の出力は８つの付加
的なマルチプレクサ（「ＴＭＵＸ４１」）１０４の群に
与えられ、該マルチプレクサ１０４は対応の数のレジス
タ（「ＴＱＢＲＥＧ」）１０６に結合される。次いでレ
ジスタ１０８の出力は同様の数のＳＳＴＬ出力バッファ
１０６を介して出力され、バス２８にＱＰＡＤ＜０：７
＞データ出力を与える。
【００２５】次に図１２を参照すると、この発明の代表
的な実施例においてメモリマクロ３４から出力された１
ＧＨｚデータがどのように５００ＭＨｚレートに変換さ
れるかを例示する、先に記載の図のデータ出力テストブ
ロックの代替的な機能ブロック図が示される。この図に
おいては、図１１に関して説明されたものと同様の構造
と信号とは同様に符号が付与され、先の説明はこの図に
対しても当てはまる。示されるように、メモリマクロ３
４から出力された１ＧＨｚレートのＱ＜０：３１＞デー
タは、最終的に５００ＭＨｚレートでＱＰＡＤ＜０＞バ
ス２８に与えられる。この発明の例示的な実施例におい
ては、示される回路は８回反復され、下位のバイトに関
連の回路のみがこの図において示される。ＭＵＸ＜０：
５＞信号はＤＣ制御信号であって、ＭＵＸ＜５＞＝０が
「偶数」データを選択するのに対し、ＭＵＸ＜５＞＝１
は「奇数」データを選択する。
的な実施例においてメモリマクロ３４から出力された１
ＧＨｚデータがどのように５００ＭＨｚレートに変換さ
れるかを例示する、先に記載の図のデータ出力テストブ
ロックの代替的な機能ブロック図が示される。この図に
おいては、図１１に関して説明されたものと同様の構造
と信号とは同様に符号が付与され、先の説明はこの図に
対しても当てはまる。示されるように、メモリマクロ３
４から出力された１ＧＨｚレートのＱ＜０：３１＞デー
タは、最終的に５００ＭＨｚレートでＱＰＡＤ＜０＞バ
ス２８に与えられる。この発明の例示的な実施例におい
ては、示される回路は８回反復され、下位のバイトに関
連の回路のみがこの図において示される。ＭＵＸ＜０：
５＞信号はＤＣ制御信号であって、ＭＵＸ＜５＞＝０が
「偶数」データを選択するのに対し、ＭＵＸ＜５＞＝１
は「奇数」データを選択する。
【００２６】さらに図１３を参照すると、この発明の技
術に従った、「偶数」データの同期を例示する、図１２
の実施例で現れるある信号の詳細なタイミング図を示
す。
術に従った、「偶数」データの同期を例示する、図１２
の実施例で現れるある信号の詳細なタイミング図を示
す。
【００２７】第１のトレースにおいて示されるテストク
ロック信号（「ＴＣＬＫ」）は１ＧＨｚレートであり、
第２および第６のトレース（「Ｑ＜ＯＵＴ＞（ＦＡＳ
Ｔ）」および「Ｑ＜ＯＵＴ＞（ＳＬＯＷ）」のそれぞ
れ）に例示されるＤＤＲデータはＴＣＬＫ信号の「立上
がり」および「立下がり」エッジの両方においてクロッ
クされる、すなわちダブルデータレートである。この例
示的な例においては、「偶数」データ（トレース２）は
時間ｔCLSLで、いいかえるとＱＳ＜１：０＞クロック信
号がＣＬＫ信号の負に移行する遷移に対して遅れた時間
で、クロックされる。この後にＣＬＫ信号の正に移行す
る遷移に従って同じアドレスに対応する「奇数」データ
（後続の図１４に別々に示す）が続き、次のアドレスに
対しても以下同様である。この例においてはシーケンシ
ャルに、すなわちアドレス「０」の後に「１」が続き、
その後にアドレス「２」が続くよう示されるが、データ
は特に連続しないアドレスに対する「偶数」および「奇
数」データに対応し得る。
ロック信号（「ＴＣＬＫ」）は１ＧＨｚレートであり、
第２および第６のトレース（「Ｑ＜ＯＵＴ＞（ＦＡＳ
Ｔ）」および「Ｑ＜ＯＵＴ＞（ＳＬＯＷ）」のそれぞ
れ）に例示されるＤＤＲデータはＴＣＬＫ信号の「立上
がり」および「立下がり」エッジの両方においてクロッ
クされる、すなわちダブルデータレートである。この例
示的な例においては、「偶数」データ（トレース２）は
時間ｔCLSLで、いいかえるとＱＳ＜１：０＞クロック信
号がＣＬＫ信号の負に移行する遷移に対して遅れた時間
で、クロックされる。この後にＣＬＫ信号の正に移行す
る遷移に従って同じアドレスに対応する「奇数」データ
（後続の図１４に別々に示す）が続き、次のアドレスに
対しても以下同様である。この例においてはシーケンシ
ャルに、すなわちアドレス「０」の後に「１」が続き、
その後にアドレス「２」が続くよう示されるが、データ
は特に連続しないアドレスに対する「偶数」および「奇
数」データに対応し得る。
【００２８】示されるように、ｔCLSL＝０．５ｎｓであ
る「速い」場合、「偶数」データ（すなわち、ＥＶＥＮ
＜０＞、ＥＶＥＮ＜１＞など）は次の２クロックサイク
ルの間有効であり、今や有効であるとわかっている対応
の「偶数」データはその期間の間に適切な同期レジスタ
にロードされるために利用可能であろう。これはトレー
ス３、４および５によって示される。同様に、ｔCLSL＝
１．５ｎｓである「遅い」場合においては、同様の「偶
数」データ（すなわち、ＥＶＥＮ＜０＞、ＥＶＥＮ＜１
＞など）が次の２クロックサイクルの間有効であり、再
び今や有効であるとわかっている対応の「偶数」データ
は、その期間の間に適切な同期レジスタにロードされる
ために利用可能であろう。これはトレース６、７、８お
よび９によって示される。トレース１０および１１によ
って示されるように、最悪の場合の条件においては、対
応する「偶数」データは有効な期間内に、「速い」「遅
い」のいずれであっても、最終的に適切な同期レジスタ
のうちの１つにロードされる。このデータは次いで、
「奇数」データと併せて、最後から２番目のトレースに
示されるように同期レジスタから出力され、最後のトレ
ースに示されるように回路から出力される（図示せ
ず）。
る「速い」場合、「偶数」データ（すなわち、ＥＶＥＮ
＜０＞、ＥＶＥＮ＜１＞など）は次の２クロックサイク
ルの間有効であり、今や有効であるとわかっている対応
の「偶数」データはその期間の間に適切な同期レジスタ
にロードされるために利用可能であろう。これはトレー
ス３、４および５によって示される。同様に、ｔCLSL＝
１．５ｎｓである「遅い」場合においては、同様の「偶
数」データ（すなわち、ＥＶＥＮ＜０＞、ＥＶＥＮ＜１
＞など）が次の２クロックサイクルの間有効であり、再
び今や有効であるとわかっている対応の「偶数」データ
は、その期間の間に適切な同期レジスタにロードされる
ために利用可能であろう。これはトレース６、７、８お
よび９によって示される。トレース１０および１１によ
って示されるように、最悪の場合の条件においては、対
応する「偶数」データは有効な期間内に、「速い」「遅
い」のいずれであっても、最終的に適切な同期レジスタ
のうちの１つにロードされる。このデータは次いで、
「奇数」データと併せて、最後から２番目のトレースに
示されるように同期レジスタから出力され、最後のトレ
ースに示されるように回路から出力される（図示せ
ず）。
【００２９】図１４をさらに参照すると、この発明の技
術に従った、「奇数」（ＤＤＲシーケンス内で発生する
第２のデータ）データの同時同期を例示する、図１１の
実施例に現われるある信号に付随する詳細なタイミング
図が示される。
術に従った、「奇数」（ＤＤＲシーケンス内で発生する
第２のデータ）データの同時同期を例示する、図１１の
実施例に現われるある信号に付随する詳細なタイミング
図が示される。
【００３０】先に記載の図に関しては、ｔCLSL＝０．５
ｎｓである「速い」場合においては、「偶数」データ
（すなわち、ＯＤＤ＜０＞、ＯＤＤ＜１＞など）は次の
２クロックサイクルの間有効であり、今や有効であると
わかっている対応の「偶数」データはその期間の間に適
切な同期レジスタにロードされるために利用可能であろ
う。これはトレース３、４、５によって示される。同様
に、ｔCLSL＝１．５ｎｓである「遅い」場合において
は、同様の「偶数」データ（すなわち、ＯＤＤ＜０＞、
ＯＤＤ＜１＞など）は次の２クロックサイクルの間有効
であり、再び今や有効であるとわかっている対応の「奇
数」データはその期間の間に適切な同期レジスタにロー
ドされるために利用可能であろう。これはトレース６、
７、８および９によって示される。トレース１０および
１１によって示されるように、最悪の場合の条件におい
ては、対応の「奇数」データは「速い」または「遅い」
のいずれであっても、有効期間の間に適切な同期レジス
タのうちの１つに最終的にロードされる。このデータは
次いで、最後から２番目のトレースに示されるように同
期レジスタと、最後のトレースによって示されるように
回路から、先に記載の図において示される「偶数」デー
タと併せて出力される。
ｎｓである「速い」場合においては、「偶数」データ
（すなわち、ＯＤＤ＜０＞、ＯＤＤ＜１＞など）は次の
２クロックサイクルの間有効であり、今や有効であると
わかっている対応の「偶数」データはその期間の間に適
切な同期レジスタにロードされるために利用可能であろ
う。これはトレース３、４、５によって示される。同様
に、ｔCLSL＝１．５ｎｓである「遅い」場合において
は、同様の「偶数」データ（すなわち、ＯＤＤ＜０＞、
ＯＤＤ＜１＞など）は次の２クロックサイクルの間有効
であり、再び今や有効であるとわかっている対応の「奇
数」データはその期間の間に適切な同期レジスタにロー
ドされるために利用可能であろう。これはトレース６、
７、８および９によって示される。トレース１０および
１１によって示されるように、最悪の場合の条件におい
ては、対応の「奇数」データは「速い」または「遅い」
のいずれであっても、有効期間の間に適切な同期レジス
タのうちの１つに最終的にロードされる。このデータは
次いで、最後から２番目のトレースに示されるように同
期レジスタと、最後のトレースによって示されるように
回路から、先に記載の図において示される「偶数」デー
タと併せて出力される。
【００３１】この発明の原理を、特定の回路実現例、ク
ロック速度およびデータレートに関して説明したが、以
上の説明は例示のために行なったものであって、この発
明の範囲を限定するものではないことを明確に理解され
たい。特に、以上の開示の教示は、当業者に他の変形を
示唆することが認められる。そのような変形は、それ自
体が公知でありかつここに既に説明された特徴の代わり
にまたはそれに加えて使用され得る、他の特徴を含む可
能性がある。本願では特許請求の範囲は特定の特徴の組
合せについて作成されているが、ここにおける開示の範
囲には、いずれかの請求項において現在クレームされた
ものと同じ発明に関わるか否か、またはこの発明が直面
するものと同じ技術的問題のいずれかまたはすべてを軽
減するか否かに関わらず、明示的もしくは暗示的に開示
される新規な特徴または新規な特徴の組み合わせ、また
は関連の技術分野の当業者には明らかであろうその一般
例または変形がさらに包含されることを理解されたい。
出願人は本願またはこれより発生する出願すべての審査
手続期間において、そのような特徴および／またはその
ような特徴の組合せに対し、新しい請求項を作成する権
利をこれにより留保する。
ロック速度およびデータレートに関して説明したが、以
上の説明は例示のために行なったものであって、この発
明の範囲を限定するものではないことを明確に理解され
たい。特に、以上の開示の教示は、当業者に他の変形を
示唆することが認められる。そのような変形は、それ自
体が公知でありかつここに既に説明された特徴の代わり
にまたはそれに加えて使用され得る、他の特徴を含む可
能性がある。本願では特許請求の範囲は特定の特徴の組
合せについて作成されているが、ここにおける開示の範
囲には、いずれかの請求項において現在クレームされた
ものと同じ発明に関わるか否か、またはこの発明が直面
するものと同じ技術的問題のいずれかまたはすべてを軽
減するか否かに関わらず、明示的もしくは暗示的に開示
される新規な特徴または新規な特徴の組み合わせ、また
は関連の技術分野の当業者には明らかであろうその一般
例または変形がさらに包含されることを理解されたい。
出願人は本願またはこれより発生する出願すべての審査
手続期間において、そのような特徴および／またはその
ような特徴の組合せに対し、新しい請求項を作成する権
利をこれにより留保する。
【図１】 １６メガメモリマクロセルテストインターフ
ェイス回路の形での、この発明の代表的な実施例の高い
レベルの機能ブロック図である。
ェイス回路の形での、この発明の代表的な実施例の高い
レベルの機能ブロック図である。
【図２】 １６メガメモリマクロセルテストインターフ
ェイス回路の形での、この発明の代表的な実施例の高い
レベルの機能ブロック図である。
ェイス回路の形での、この発明の代表的な実施例の高い
レベルの機能ブロック図である。
【図３】 １６メガマクロおよび関連のテストインター
フェイスバスのブロック図を含む、先に記載の図の別の
簡略化されたより高いレベルの図である。
フェイスバスのブロック図を含む、先に記載の図の別の
簡略化されたより高いレベルの図である。
【図４】 １６メガマクロの８メガブロックと関連のデ
ータ入力インターフェイス回路とを含む、テストデータ
入力（ＤＩＮ）回路のブロック図である。
ータ入力インターフェイス回路とを含む、テストデータ
入力（ＤＩＮ）回路のブロック図である。
【図５】 図１の回路において示される、４つのシング
ルデータレート（「ＳＤＲ」）からダブルデータレート
への（「ＤＤＲ」）変換器のうちの１つの、論理ブロッ
ク図である。
ルデータレート（「ＳＤＲ」）からダブルデータレート
への（「ＤＤＲ」）変換器のうちの１つの、論理ブロッ
ク図である。
【図６】 先に記載の図のＳＤＲ−ＤＤＲ変換器に対す
るＳＤＲ−ＤＤＲ変換タイミング図におけるデータの図
である。
るＳＤＲ−ＤＤＲ変換タイミング図におけるデータの図
である。
【図７】 先に記載の図のＳＤＲ−ＤＤＲ変換器に対す
るＳＤＲ−ＤＤＲ変換タイミング図におけるデータの図
である。
るＳＤＲ−ＤＤＲ変換タイミング図におけるデータの図
である。
【図８】 １対のテストパッドバッファ（「ＴＰＡＤＢ
ＵＦ」）およびテストデータラッチ（「ＴＤＬＡＴＣ
Ｈ」）回路を組込み、入力をテストデータ入力マルチプ
レクサ（「ＴＤＩＮＭＵＸ」）に提供する、テストデー
タ入力回路の機能ブロック図である。
ＵＦ」）およびテストデータラッチ（「ＴＤＬＡＴＣ
Ｈ」）回路を組込み、入力をテストデータ入力マルチプ
レクサ（「ＴＤＩＮＭＵＸ」）に提供する、テストデー
タ入力回路の機能ブロック図である。
【図９】 テストデータ入力タイミングを例示する先に
記載の図において示されるさまざまな信号に対するタイ
ミング図である。
記載の図において示されるさまざまな信号に対するタイ
ミング図である。
【図１０】 図１に示される２つのテストデータ出力
（Ｄｏｕｔ）ブロックのうちの１つと、関連の１６メガ
メモリマクロの８メガブロックの簡略化された高いレベ
ルのブロック図である。
（Ｄｏｕｔ）ブロックのうちの１つと、関連の１６メガ
メモリマクロの８メガブロックの簡略化された高いレベ
ルのブロック図である。
【図１１】 １対のテストデータ出力マルチプレクサ
（「ＴＱＭＵＸ１」および「ＴＱＭＵＸ２」）を含む、
テスト読出データ経路の機能ブロック図である。
（「ＴＱＭＵＸ１」および「ＴＱＭＵＸ２」）を含む、
テスト読出データ経路の機能ブロック図である。
【図１２】 この発明の代表的な実施例において、メモ
リマクロから１ＧＨｚで出力されたデータがどのように
５００ＭＨｚのレートに変換されるかを例示する、先に
記載の図のデータ出力テスト回路の代替的な機能ブロッ
ク図である。
リマクロから１ＧＨｚで出力されたデータがどのように
５００ＭＨｚのレートに変換されるかを例示する、先に
記載の図のデータ出力テスト回路の代替的な機能ブロッ
ク図である。
【図１３】 （ＤＤＲシーケンスの中で第１に発生する
データである）「偶数」データの同期を例示する、図１
２の実施例において現れるある信号の詳細なタイミング
図である。
データである）「偶数」データの同期を例示する、図１
２の実施例において現れるある信号の詳細なタイミング
図である。
【図１４】 この発明の技術に従った、（ＤＤＲシーケ
ンスの中で第２に発生するデータである）「偶数」デー
タの同時同期を例示する、図１２の実施例において現れ
るある信号の別の詳細なタイミング図である。
ンスの中で第２に発生するデータである）「偶数」デー
タの同時同期を例示する、図１２の実施例において現れ
るある信号の別の詳細なタイミング図である。
１２ テストインターフェイスバス。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 オスカー・フレデリック・ジョーンズ，ジ ュニア アメリカ合衆国、80919 コロラド州、コ ロラド・スプリングス、サンタイド・プレ イス、7235 (72)発明者 マイケル・シィ・パリス アメリカ合衆国、80906 コロラド州、コ ロラド・スプリングス、ダルトリー・レー ン、5715 Ｆターム(参考） 2G132 AA08 AB01 AC11 AD06 AG08 AH04 AK07 AL29 5L106 AA01 AA15 DD00 DD04 DD06 DD22 EE02 GG03 5M024 AA49 AA90 AA91 BB17 BB30 BB35 BB36 BB40 DD09 DD20 DD83 DD90 JJ02 MM04 MM05 MM10 PP01 PP03 PP07
Claims (25)
- 【請求項１】 モノリシックな集積回路装置の常に可能
化されたテストのための方法であって、 前記装置に第１の周波数でデータを入力するステップ
と、 前記装置上で、第２の実質的により高い周波数で前記デ
ータを処理するステップと、 前記装置から前記データを前記第１の周波数で出力する
ステップとを含む、モノリシックな集積回路装置の常に
可能化されたテストのための方法。 - 【請求項２】 前記第２の実質的により高い周波数は、
前記第１の周波数の約２倍である、請求項１に記載の方
法。 - 【請求項３】 前記第２の実質的により高い周波数は、 外部のクロック信号を前記第１の周波数で前記装置に与
えるステップと、 前記装置上の前記外部からのクロック信号を２倍にし
て、前記第２の実質的により高い周波数での内部クロッ
ク信号を提供するステップとによって導出される、請求
項１に記載の方法。 - 【請求項４】 前記データを処理するステップは、 前記装置の一部を形成する組込みメモリアレイに前記デ
ータを書込むステップと、 前記組込みメモリアレイから前記データを読出すステッ
プとを含む、請求項１に記載の方法。 - 【請求項５】 前記第１の周波数データは、前記第２の
周波数データのワード幅よりも狭いワード幅を有する、
請求項１に記載の方法。 - 【請求項６】 前記装置から前記データを出力する前記
ステップは、 前記データを前記外部のクロック信号に整列させるステ
ップをさらに含む、請求項３に記載の方法。 - 【請求項７】 モノリシックな集積回路装置の常に可能
化されたテストのための方法であって、 第１の幅のデータワードを前記装置に入力するステップ
と、 前記データワードを、対応する第２のより大きな幅を有
するデータワードに変換するステップと、 前記対応のデータに動作を行なって前記テストを行な
う、モノリシックな集積回路装置の常に可能化されたテ
ストのための方法。 - 【請求項８】 前記第２の幅よりも狭い第３の幅を備え
た前記データワードを、前記装置から出力するステップ
をさらに含む、請求項７に記載の方法。 - 【請求項９】 前記第１の幅の前記データワードは１６
ビット幅であって、前記対応の第２の幅は２５６ビット
幅である、請求項７に記載の方法。 - 【請求項１０】 前記第３の幅の前記データワードは８
ビット幅である、請求項８に記載の方法。 - 【請求項１１】 前記データワードを入力するステップ
は、第１の周波数で行なわれ、前記対応のデータを処理
する前記ステップは、第２の実質的により高い周波数で
行なわれる、請求項７に記載の方法。 - 【請求項１２】 前記第２の周波数は、実質的に前記第
１の周波数の２倍である、請求項１１に記載の方法。 - 【請求項１３】 前記第１の周波数は実質的に５００Ｍ
Ｈｚであって、前記第２の周波数は実質的に１０００Ｍ
Ｈｚである、請求項１２に記載の方法。 - 【請求項１４】 前記データワードを出力するステップ
は、 前記出力データワードを、前記装置に与えられるクロッ
ク信号に再整列させるステップを含む、請求項８に記載
の方法。 - 【請求項１５】 メモリアレイに対する常に可能化され
たオンチップテストインターフェイスを有する集積回路
装置であって、 第１の周波数で外部のデータ信号を受取るための、前記
装置へのデータ入力と、 前記第１の周波数で外部のデータマスク信号を受取るた
めの、前記装置へのデータマスク入力と、 前記第１の周波数よりも実質的に高い第２の周波数で、
前記データマスク信号と前記データ信号とを前記メモリ
アレイに結合するための、第１および第２の第１のデー
タレート−第２のデータレート変換器と、 前記メモリアレイの出力に結合されて、前記第２の周波
数で前記メモリアレイから読出されたデータと前記テス
トインターフェイスとを前記第１の周波数で結合する、
少なくとも１つのデータ出力回路を含む、集積回路装
置。 - 【請求項１６】 前記第１の周波数よりも実質的に低い
第３の周波数で外部クロック信号を受取るための、前記
装置へのクロック入力と、 前記外部クロック信号を受取るよう結合されて前記第１
の周波数で内部クロック信号を生成する、クロック発生
器とをさらに含む、請求項１５に記載の装置。 - 【請求項１７】 前記内部クロック信号の前記第１の周
波数は、前記外部クロック信号の前記第３の周波数の実
質的に２倍である、請求項１６に記載の装置。 - 【請求項１８】 前記第２の周波数は、前記第１の周波
数の実質的に２倍である、請求項１５に記載の装置。 - 【請求項１９】 前記第１の周波数は実質的に５００Ｍ
Ｈｚであって、前記第２の周波数は実質的に１０００Ｍ
Ｈｚである、請求項１５に記載の装置。 - 【請求項２０】 前記第３の周波数は実質的に２５０Ｍ
Ｈｚである、請求項１６に記載の装置。 - 【請求項２１】 前記装置への前記データ入力は第１の
ワード幅を有し、前記メモリアレイから読出された前記
データはより大きな第２のワード幅を有する、請求項１
５に記載の装置。 - 【請求項２２】 前記データ出力回路によって前記テス
トインターフェイスに結合されるデータは、前記第２の
ワード幅よりも狭い第３のワード幅を有する、請求項２
１に記載の装置。 - 【請求項２３】 前記第１のワード幅は１６ビット幅で
あって、前記第２のワードは２５６ビット幅である、請
求項２１に記載の装置。 - 【請求項２４】 前記第３のワード幅は８ビット幅であ
る、請求項２２に記載の装置。 - 【請求項２５】 前記データ出力回路に結合されて、前
記データ出力回路によって前記テストインターフェイス
に結合される前記データを前記装置に与えられるクロッ
ク信号に再整列させる、データ再整列回路をさらに含
む、請求項１５に記載の装置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US23822800P | 2000-10-05 | 2000-10-05 | |
| US60/238228 | 2001-05-04 | ||
| US09/848,800 US6732305B2 (en) | 2000-10-05 | 2001-05-04 | Test interface for verification of high speed embedded synchronous dynamic random access memory (SDRAM) circuitry |
| US09/848800 | 2001-05-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002150796A true JP2002150796A (ja) | 2002-05-24 |
Family
ID=26931447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001263303A Pending JP2002150796A (ja) | 2000-10-05 | 2001-08-31 | モノリシックな集積回路装置の常に可能化されたテストのための方法および集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6732305B2 (ja) |
| JP (1) | JP2002150796A (ja) |
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|---|---|---|---|---|
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| TW527537B (en) * | 2001-01-03 | 2003-04-11 | Leadtek Research Inc | Conversion device of SDR and DDR, and interface card, motherboard and memory module interface using the same |
| US8286046B2 (en) | 2001-09-28 | 2012-10-09 | Rambus Inc. | Integrated circuit testing module including signal shaping interface |
| US8001439B2 (en) * | 2001-09-28 | 2011-08-16 | Rambus Inc. | Integrated circuit testing module including signal shaping interface |
| US8166361B2 (en) | 2001-09-28 | 2012-04-24 | Rambus Inc. | Integrated circuit testing module configured for set-up and hold time testing |
| US6728150B2 (en) * | 2002-02-11 | 2004-04-27 | Micron Technology, Inc. | Method and apparatus for supplementary command bus |
| US7005620B2 (en) * | 2003-11-04 | 2006-02-28 | Federal-Mogul World Wide, Inc. | Piston and method of manufacture |
| FR2901362B1 (fr) * | 2006-05-19 | 2011-03-11 | St Microelectronics Sa | Circuit de qualification et de caracterisation d'une memoire embarquee dans un produit semi-conducteur |
| KR100850204B1 (ko) * | 2006-11-04 | 2008-08-04 | 삼성전자주식회사 | 고속 반도체 메모리 장치를 테스트하기 위한 고주파 커맨드 신호 및 어드레스 신호 생성 방법 및 장치 |
| US20080137472A1 (en) * | 2006-12-07 | 2008-06-12 | Josef Schnell | Memory including first and second receivers |
| JP2009283515A (ja) * | 2008-05-19 | 2009-12-03 | Panasonic Corp | 半導体集積回路 |
| CN103137212A (zh) * | 2011-12-05 | 2013-06-05 | 北大方正集团有限公司 | Sdram测试方法 |
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Family Cites Families (3)
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|---|---|---|---|---|
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| JP2000076853A (ja) * | 1998-06-17 | 2000-03-14 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| KR100305679B1 (ko) * | 1999-02-24 | 2001-09-26 | 윤종용 | 반도체 메모리 장치의 테스터의 테스터 방법 및 그 장치 |
-
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- 2001-05-04 US US09/848,800 patent/US6732305B2/en not_active Expired - Lifetime
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|---|---|
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