JP2009283515A - 半導体集積回路 - Google Patents
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Abstract
【課題】パッド数の増加によるチップ面積の拡大を抑え、更にプローブカードの共用化により、安価なメモリマクロ混載型半導体集積回路を提供する。
【解決手段】メモリマクロ(DRAM、SRAM、ROM、フラッシュメモリなど)混載型半導体集積回路において、メモリマクロ2上にメモリマクロ検査専用パッド5を配置することによって、通常パッド4の増加を抑え、チップ面積の拡大を抑える。更に、メモリマクロ2上に配置したパッド5の配置位置を同一メモリマクロで固定することにより、メモリマクロを搭載した複数のメモリマクロ混載型半導体集積回路のプローブ検査で用いる1個測定用プローブカードを共用し、安価な検査コストを実現する。
【選択図】図1
【解決手段】メモリマクロ(DRAM、SRAM、ROM、フラッシュメモリなど)混載型半導体集積回路において、メモリマクロ2上にメモリマクロ検査専用パッド5を配置することによって、通常パッド4の増加を抑え、チップ面積の拡大を抑える。更に、メモリマクロ2上に配置したパッド5の配置位置を同一メモリマクロで固定することにより、メモリマクロを搭載した複数のメモリマクロ混載型半導体集積回路のプローブ検査で用いる1個測定用プローブカードを共用し、安価な検査コストを実現する。
【選択図】図1
Description
本発明は、半導体集積回路に関し、特にメモリマクロ混載型半導体集積回路におけるメモリマクロ検査用パッドの配置に関するものである。
従来、メモリマクロ混載型半導体集積回路におけるメモリマクロ部の検査において、ウエハー状態で検査する「プローブ検査」では、複数のチップを同時に測定する「同測検査」が一般的に行われている。また、その際に用いられる検査パッドは、チップの最外周4辺に配置されている通常パッドの中に設計者が任意に割り当てて使用している。しかしながら、この方法で検査専用パッドを割り当てると、チップの4辺全てに検査専用パッドが分散されていることが多く、プローブ検査で使用するプローブカードの針立ての関係から同測効率を上げられないという課題があった。
この課題を解決するために、例えば図6のように、メモリマクロ部の検査専用パッドを、チップ4辺に配置した通常パッドとは別に、メモリマクロ部の近傍側面に1列又は2列パッドを平行に配置することで、プローブカード針立て制約を解消し、同測効率を上げるという方法も用いられている(例えば、特許文献1参照)。
図6において、100は従来の半導体集積回路を示しており、101はメモリマクロであり、102はロジック回路であり、103は通常パッドであり、104はメモリマクロ検査専用パッドであり、破線で囲まれた105の部分はメモリマクロ検査専用パッド配置領域をそれぞれ示している。
特開平11−8277号公報
しかしながら、上記従来技術を用いると、同測効率は向上するものの、チップの最外周4辺に配置した通常パッド103とは別に、メモリマクロ検査専用パッド104をチップ内に更に配置することから、図6のメモリマクロ検査専用パッド配置領域105で示すように、チップ面積が増加するという問題があった。
一方、メモリマクロ検査の同測数が増加するに伴い、同測用プローブカードの作成費用も高額になってきている。このプローブカードは、メモリマクロ混載型半導体集積回路の回路設計終了後、拡散期間中に作成しなければならず、万が一拡散完了後に回路ミスなどが発覚し、作成した同測用プローブカードが使用不可能となった場合などに、多額な損失が発生する。
そこで、本発明は、上記問題点に鑑みてなされたものであって、その目的は、メモリマクロ部検査用パッドを配置するにあたり、チップ面積の増加を抑え、安価なメモリマクロ混載型半導体集積回路を提供することにある。
また、本発明の他の目的は、回路設計不具合による、高額な同測用プローブカードの再作成というリスクを回避するとともに、1枚の1個測プローブカードを複数のメモリマクロ混載型半導体集積回路で共用でき、安価な検査コストを提供することにある。
上記目的を達成するため、本発明によれば、メモリマクロ部検査用パッドをメモリマクロ上に配置することとした。これにより、チップ面積の増加を抑え、安価なメモリマクロ混載型半導体集積回路を提供することができる。
また、本発明によれば、メモリマクロのメモリ容量が増加しても、パッドの配置が一定に保たれることとした。つまり、メモリマクロ上に配置したメモリマクロ検査専用パッドの配置位置を指定することにより、同じメモリマクロを混載したメモリマクロ混載型半導体集積回路のプローブ検査時に、最初に作成する1個測定用プローブカードを他の同じメモリマクロを混載したメモリマクロ混載型半導体集積回路でも使用可能となることから、メモリマクロ混載型半導体集積回路の回路設計不具合の有無をまずは1個測定用プローブカードで確認した後、同測用プローブカードの作成が行える。以上のことから、回路設計不具合による、高額な同測用プローブカードの再作成というリスクを回避できるとともに、1枚の1個測プローブカードが複数のメモリマクロ混載型半導体集積回路で共用できて、安価な検査コストを提供することが可能となる。
以下、詳細に説明すると、本発明の請求項1記載の半導体集積回路は、メモリセルがマトリクス状に配列されたサブメモリセルアレイが少なくとも1つ以上配置されたメモリセルアレイと、前記メモリセルアレイを制御する制御回路と、ロウアドレスの制御を行うロウデコーダとを含んだメモリマクロ上に、前記メモリマクロの検査を行うためのパッドを配置していることを特徴とする。
また、本発明の請求項2記載の半導体集積回路は、請求項1記載の半導体集積回路であって、前記メモリセルアレイの一部のサブメモリセルアレイ上にのみ前記パッドが配置されていることを特徴とする。
また、本発明の請求項3記載の半導体集積回路は、請求項2記載の半導体集積回路であって、前記パッドが等間隔で配置されていることを特徴とする。
また、本発明の請求項4記載の半導体集積回路は、請求項3記載の半導体集積回路であって、前記メモリセルアレイ上に配置した前記パッドは、電源用又はグランド用パッドであることを特徴とする。
また、本発明の請求項5記載の半導体集積回路は、請求項4記載の半導体集積回路であって、前記メモリセルアレイ上に配置された電源用又はグランド用パッドのうち少なくとも1つはセンスアンプの電源又はグランドに接続されていることを特徴とする。
また、本発明の請求項6記載の半導体集積回路は、請求項4記載の半導体集積回路であって、前記メモリセルアレイ上に配置したパッドは、最小単位で繰り返されていることを特徴とする。
また、本発明の請求項7記載の半導体集積回路は、請求項1記載の半導体集積回路であって、前記制御回路上に配置するパッドは、信号線用パッドであることを特徴とする。
また、本発明の請求項8記載の半導体集積回路は、請求項1記載の半導体集積回路であって、前記ロウデコーダ上に配置するパッドは、信号用パッドであることを特徴とする。
また、本発明の請求項9記載の半導体集積回路は、請求項8記載の半導体集積回路であって、前記ロウデコーダ上に配置するパッドは、前記メモリマクロのメモリ容量により増減する信号用パッドであることを特徴とする。
また、本発明の請求項10記載の半導体集積回路は、各々複数のメモリセルがマトリクス状に配置された複数のメモリブロックと、ランダムロジック等で構成されたロジックブロックとが同一半導体基板上に形成された半導体集積回路において、前記複数のメモリブロック上に配置されたパッドの位置が各メモリブロックで全て同一であることを特徴とする。
また、本発明の請求項11記載の半導体集積回路は、複数のメモリセルがマトリクス状に配置されたメモリブロックと、ランダムロジック等で構成されたロジックブロックとが同一半導体基板上に形成された半導体集積回路において、前記メモリブロック上に配置されたパッドと、前記ロジックブロック上に配置されたパッドとで、隣り合うパッドの間隔が異なることを特徴とする。
また、本発明の請求項12記載の半導体集積回路は、複数のメモリセルがマトリクス状に配置されたメモリブロックと、ランダムロジック等で構成されたロジックブロックとが同一半導体基板上に形成された半導体集積回路において、前記メモリブロック上に配置されたパッドと、前記ロジックブロック上に配置されたパッドとで、パッドの形状が異なることを特徴とする。
また、本発明の請求項13記載の電気機器は、メモリセルがマトリクス状に配置されたメモリブロックと、ランダムロジック等で構成されたロジックブロックとを備え、前記メモリブロックと前記ロジックブロックとが同一半導体基板上に形成され、更に、前記メモリブロック上に、前記メモリブロック検査専用パッドが配置された半導体集積回路を使用した電気機器において、前記メモリブロック上に配置されたメモリブロック検査専用パッドと前記電気機器とが接続されていないことを特徴とする。
本発明によれば、メモリマクロ検査専用パッドをメモリマクロ上に配置することから、チップ内に別途メモリマクロ検査専用パッドの配置エリアを設ける必要がなく、チップ面積増加を抑えることができる。また、メモリマクロのメモリ容量が増加しても、パッドの配置が一定に保たれることから、複数の製品でメモリマクロを搭載しても、同一プローブカードでのプローブ検査が可能となる。また、チップ面積などを気にすることなくパッドを配置できることから、電源パッドやグランドパッドを多数配置することも可能となる。以上のことから、安価な半導体集積回路を提供することができるとともに、高品質なメモリ検査環境も提供できる。
以下、本発明の実施の形態に係るメモリマクロ(DRAM、SRAM、ROM、フラッシュメモリなど)混載型半導体集積回路を、図面を参照しながら説明する。
図1は、本発明の実施の形態におけるメモリマクロ混載型半導体集積回路の構成図である。1はメモリマクロ混載型半導体集積回路であり、2はメモリマクロであり、3はロジック回路であり、4はメモリマクロ混載型半導体集積回路1の最外周4辺にある通常パッドであり、5はメモリマクロ2上に配置された、メモリマクロ検査専用パッドである。
図1に示すとおり、メモリマクロ検査専用パッド5をメモリマクロ2上に配置することにより、メモリマクロ検査で使用する検査専用のパッドを通常パッド4中に割り当てる必要がなくなることから、パッド数を減らすことが可能となり、チップ面積を削減することができる。
図2は、本発明の実施の形態における、図1中のメモリマクロ2の構成を詳細に示したものである。11はメモリセルが複数配置されたサブメモリセルアレイ(図2の破線で囲まれた部分)であり、12はサブメモリセルアレイが複数集まったメモリセルアレイであり、13はメモリマクロ2を制御する信号を発生する制御回路であり、14はロウアドレスの切り換えを行うロウデコーダであり、15は制御回路13上に配置された信号線用パッドであり、16はメモリセルアレイ12上に配置された電源・グランド用パッドであり、17はロウデコーダ14上に配置された、メモリ容量が増減するとそれに合わせてパッド数も増減する信号用パッドである。
また、図2を参照して、DQ0〜3はデータ入出力端子であり、RASはRAS信号端子であり、REはリードイネーブル信号端子であり、WEはライトイネーブル信号端子であり、OEはアウトプットイネーブル信号端子であり、RSTはリセット端子であり、CLKはクロック信号端子であり、MODE0〜1はテストモード切替信号端子であり、A0〜3はアドレス入力端子であり、VDDは電源端子であり、VSSはグランド端子であり、NCはどこにも接続されていないノンコネクトピンである。以上のような図2に示した端子構成は、あくまで簡単に説明するためのものであり、本発明の端子構成をこれに限定するものではないのは勿論である。
図2のメモリマクロ2は、図1のような、ロジック回路と混載した半導体集積回路1に搭載することが可能である。その際、製品のシステムに合ったメモリ容量で搭載する必要があるが、それにはサブメモリセルアレイ11の数を増減することにより対応する。例えばサブメモリセルアレイ11のメモリ容量が0.5Mビットだった場合、製品が2Mビット必要であれば、ロウデコーダ14を挟んで上段に2ブロック、下段に2ブロックを配置する。当然、メモリセルが増加すれば、その増加分のメモリセルを制御するロウデコーダ14も合わせて追加する必要がある。こうすることで、製品が必要とする容量を満足することができる。このように、容量が変化してサブメモリセルアレイ11等は増減させるが、制御回路13は、そのメモリマクロ2が搭載可能な最大容量に対応できるように最初から設計しておけば、どの製品に対しても同じ回路が使用可能なため、製品によって回路を変更する必要はない。
このような構成のメモリマクロの制御回路13上に図2の説明で記述したような、メモリマクロ2の制御に必要な信号線用パッド15を配置する。制御回路13は、メモリ容量によって回路面積に変化がないため、パッド配置位置を固定できる。またロウデコーダ14上には、容量により増減する信号用パッド17を配置する。ロウデコーダ14は、上述したように、メモリ容量増加によって回路が増加する。したがって、メモリ容量が増加することで必要パッド数が増加しても、ロウデコーダ14の領域も増加するため、パッド配置場所を確保できる。また、サブメモリセルアレイ11上には、電源・グランド用パッド16を配置する。メモリセル上に短い周期で変化する信号用パッドを配置することにより発生するノイズの影響をメモリセルに与えないためであるのと同時に、メモリセルの微小信号を読み出し、増幅する回路として、一般的に知られているセンスアンプ回路は電流消費が大きいため、センスアンプ回路の近傍から電圧印加することで、安定したセンス動作を可能とするためでもある。
メモリセルアレイ12の全面にパッドを配置することも可能だが、メモリセルアレイ12を構成する複数のサブメモリセルアレイ11のうちの一部だけに電源・グランド用パッド16を配置することも可能である。メモリ容量のみ異なる、すなわちサブメモリセルアレイ12の配置数のみ異なり、制御回路13やロウデコーダ14の構成は同じメモリマクロ2において、電源・グランド用パッド16をサブメモリセルアレイ11のどの部分に配置するかを固定することにより、複数のメモリマクロ混載型半導体集積回路1に搭載されているどのメモリマクロ2もパッドの位置が一致することから、同じ1個測定用プローブカードでのプローブ検査が可能となる。
図3は、本発明の実施の形態における、メモリマクロ混載型半導体集積回路に配置されたパッドの間隔に関して説明したものである。30はメモリマクロ混載型半導体集積回路であり、31はメモリマクロであり、32はロジック回路であり、33はメモリマクロ上に配置されたメモリマクロ検査専用パッドであり、34はロジック回路上に配置されたパッドであり、35はメモリマクロ混載型半導体集積回路の最外周4辺に配置された通常パッドである。図3中のA(μm)はロジック回路32上の隣り合ったパッド間の距離を示しており、B(μm)はメモリマクロ31上の隣り合ったメモリマクロ検査専用パッド間の距離を示しており、C(μm)はメモリマクロ混載型半導体集積回路30の最外周4辺の隣り合ったパッド間の距離を示している。
メモリマクロ31上に配置されたパッドはメモリマクロ検査専用パッド33であり、ダイシング後の組立工程においてワイヤボンディングなど外部との接続のために行う処理を必要としない。そのため、ロジック回路32上に配置されたパッド34やメモリマクロ混載型半導体集積回路30の最外周4辺に配置されたパッド35のように組立時外部との接続が必要なパッドの間隔と、組立に関係のないメモリマクロ検査専用パッド33の間隔とが同一でなくてもなんら問題はない。つまり、上述した3つのパッド間隔がA≠B≠Cとなっても同様になんら問題はない。
また、ロジック回路32上に配置されたパッド34やメモリマクロ混載型半導体集積回路30の最外周4辺に配置されたパッド35のように組立時外部との接続が必要なパッドの形状と、組立に関係のないメモリマクロ検査専用パッド33の形状とが異なっていてもなんら問題はない。
図4は、本発明の実施の形態における、メモリマクロ混載型半導体集積回路に配置されたパッドの間隔に関して、特に図3のチップ周辺部パッド35のようなチップ最外周4辺に配置されたパッドがないものに関して説明したものである。40はメモリマクロ混載型半導体集積回路であり、41はメモリマクロであり、42はロジック回路であり、43はメモリマクロ41上に配置されたメモリマクロ検査専用パッドであり、44はロジック回路42上に配置されたパッドである。図4中のA(μm)はロジック回路42上の隣り合ったパッド間の距離を示しており、B(μm)はメモリマクロ41上の隣り合ったメモリマクロ検査専用パッド間の距離を示している。
メモリマクロ41上に配置されたパッドはメモリマクロ検査専用パッド43であり、ダイシング後の組立工程においてワイヤボンディングなど外部との接続のために行う処理を必要としない。そのため、ロジック回路42上に配置されたパッド44のように組立時外部との接続が必要なパッドの間隔と、組立に関係のないメモリマクロ検査専用パッド43の間隔とが同一でなくてもなんら問題はない。
また、ロジック回路42上に配置されたパッド44のように組立時外部との接続が必要なパッドの形状と、組立に関係のないメモリマクロ検査専用パッド43の形状とが同一でなくてもなんら問題はない。
図5は、本発明の実施の形態における、メモリマクロ混載型半導体集積回路において、複数のメモリマクロが混載された場合の構成図である。51はメモリマクロ混載型半導体集積回路であり、52は1つ目のメモリマクロであり、53はロジック回路であり、54はチップ最外周4辺に配置された通常パッドであり、55はメモリマクロ上に配置されたメモリマクロ検査専用パッドであり、56はメモリマクロ52のロウデコーダであり、57はメモリマクロ52のメモリセルアレイであり、58はメモリマクロ52のサブメモリセルアレイであり、59は2つ目のメモリマクロであり、60はメモリマクロ59のロウデコーダであり、61はメモリマクロ59のメモリセルアレイであり、62はメモリマクロ59のサブメモリセルアレイである。
図5のように、メモリマクロ52とメモリマクロ59とのメモリ容量が異なっていても、図2の説明で記述したようにメモリマクロ上のパッド配置位置を共通化しておけば、様々なメモリマクロ混載型半導体集積回路のメモリマクロプローブ検査において、1個測定用プローブカードが共用でき、また、図5のように、複数のメモリマクロ52,59が1つのメモリマクロ混載型半導体集積回路51に搭載されていたとしても、同様の理由から、それぞれのメモリマクロを個別に検査することで1個測定用プローブカードの共用が可能となる。
なお、図5に示した複数メモリマクロ混載型半導体集積回路51は、あくまで簡単に説明するためのものであり、本発明の搭載メモリマクロ数を2マクロに限定するものでないのは勿論である。
以上のように、メモリマクロ上にメモリマクロ検査専用パッドを配置することで、パッド数が削減でき、チップ面積を縮小できることから、安価なメモリマクロ混載型半導体集積回路を提供できる。また、メモリ容量が異なっても、同じメモリマクロでパッドの配置位置を共通化することで、1個測定用プローブカードの共用も可能となるため、高価な同測用プローブカード作成時不具合リスクも低減でき、結果的に低価格な検査を提供できる。
本発明の半導体集積回路は、混載しているメモリマクロ上にメモリマクロ検査専用パッドを有しており、メモリマクロ検査用パッドを配置する領域が不要となり、結果半導体集積回路のチップ面積を削減することができることから、安価な半導体集積回路の提供に有用である。
2,31,41,52,59 メモリマクロ
3,32,42,53 ロジック回路
13 制御回路
14 ロウデコーダ
15 信号線用パッド
16 電源・グランド用パッド
17 メモリ容量により増減する信号用パッド
3,32,42,53 ロジック回路
13 制御回路
14 ロウデコーダ
15 信号線用パッド
16 電源・グランド用パッド
17 メモリ容量により増減する信号用パッド
Claims (13)
- メモリセルがマトリクス状に配列されたサブメモリセルアレイと、
少なくとも1つの前記サブメモリセルアレイで構成されたメモリセルアレイと、
前記メモリセルアレイを制御する制御回路と、
ロウアドレスの制御を行うロウデコーダとを含んだ半導体記憶装置上に、
前記半導体記憶装置の検査を行うためのパッドを配置していることを特徴とする半導体集積回路。 - 請求項1記載の半導体集積回路において、
一部の前記サブメモリセルアレイ上にのみパッドが配置されていることを特徴とする半導体集積回路。 - 請求項2記載の半導体集積回路において、
前記パッドが等間隔で配置されていることを特徴とする半導体集積回路。 - 請求項3記載の半導体集積回路において、
前記メモリセルアレイ上に配置したパッドは、電源・グランド用パッドであることを特徴とする半導体集積回路。 - 請求項4記載の半導体集積回路において、
前記メモリセルアレイ上に配置した電源・グランド用パッドのうち少なくとも1つは、センスアンプ回路の電源又はグランドに接続されていることを特徴とする半導体集積回路。 - 請求項4記載の半導体集積回路において、
前記メモリセルアレイ上のパッド配置は、最小単位で繰り返されることを特徴とする半導体集積回路。 - 請求項1記載の半導体集積回路において、
前記制御回路上に配置するパッドは、信号線用パッドであることを特徴とする半導体集積回路。 - 請求項1記載の半導体集積回路において、
前記ロウデコーダ上に配置するパッドは、信号用パッドであることを特徴とする半導体集積回路。 - 請求項8記載の半導体集積回路において、
前記ロウデコーダ上に配置するパッドは、前記半導体記憶装置のメモリ容量により増減する信号用パッドであることを特徴とする半導体集積回路。 - 各々複数のメモリセルがマトリクス状に配置された複数のメモリブロックと、ランダムロジック等で構成されたロジックブロックとが同一半導体基板上に形成された半導体集積回路において、
前記複数のメモリブロック上に配置されたパッドの位置が各メモリブロックで全て同一であることを特徴とする半導体集積回路。 - メモリセルがマトリクス状に配置されたメモリブロックと、ランダムロジック等で構成されたロジックブロックとを備え、前記メモリブロックと前記ロジックブロックとが同一半導体基板上に形成された半導体集積回路において、
前記メモリブロック上に配置されたパッドと、前記ロジックブロック上に配置されたパッドとで、隣り合うパッドの間隔が異なることを特徴とする半導体集積回路。 - メモリセルがマトリクス状に配置されたメモリブロックと、ランダムロジック等で構成されたロジックブロックとを備え、前記メモリブロックと前記ロジックブロックとが同一半導体基板上に形成された半導体集積回路において、
前記メモリブロック上に配置されたパッドと、前記ロジックブロック上に配置されたパッドとで、パッドの形状が異なることを特徴とする半導体集積回路。 - メモリセルがマトリクス状に配置されたメモリブロックと、ランダムロジック等で構成されたロジックブロックとを備え、前記メモリブロックと前記ロジックブロックとが同一半導体基板上に形成され、更に、前記メモリブロック上に、前記メモリブロック検査専用パッドが配置された半導体集積回路を使用した電気機器において、
前記メモリブロック上に配置されたメモリブロック検査専用パッドと前記電気機器とが接続されていないことを特徴とする電気機器。
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