JP4567020B2 - ウエハーレベルパッケージ及びウエハーレベルパッケージを用いた半導体装置の製造方法 - Google Patents
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Description
複数の半導体チップ回路形成領域内に複数のチップ端子が形成されてなる半導体ウエハーと、該半導体ウエハー上に形成されており、前記チップ端子を該チップ端子形成位置から異なる位置に引き出すと共に外部接続端子が形成されてなる再配線と、前記外部接続端子が外部に露出するよう、かつ、少なくとも前記再配線を被覆するよう形成された絶縁材と、
を具備するウエハーレベルパッケージにおいて、
前記チップ端子の内、試験実施時に用いられるチップ端子を前記再配線により前記半導体チップ回路形成領域の外部位置に引き出し、
前記半導体ウエハー上の前記半導体チップ回路形成領域の外部に試験専用回路を形成すると共に、該試験専用回路上或いは該試験専用回路から引き出された再配線に試験端子を形成し、
前記試験端子は、前記絶縁材から露出するよう構成され、前記引き出された前記再配線と接続され、
前記試験端子の配設位置に規則性を持たせることにより、前記試験端子の配設位置により前記半導体ウエハーの識別を行ないうるよう構成したことを特徴とするものである。
複数の半導体チップ回路形成領域内に複数のチップ端子が形成されてなる半導体ウエハーと、該半導体ウエハー上に形成されており、前記チップ端子を該チップ端子形成位置から異なる位置に引き出すと共に外部接続端子が形成されてなる再配線と、前記外部接続端子が外部に露出するよう、かつ、少なくとも前記再配線を被覆するよう形成された絶縁材と、
を具備するウエハーレベルパッケージにおいて、
前記チップ端子の内、試験実施時に用いられるチップ端子を前記再配線により前記半導体チップ回路形成領域の外部位置に引き出し、
かつ、引き出された該再配線と接続するよう試験端子を設けると共に、該試験端子が前記絶縁材から露出するよう構成し、
前記半導体ウエハー上の前記半導体チップ回路形成領域の外部に、半導体チップ回路に対して試験を行なう試験用素子を配設する共に、前記再配線を前記試験用素子に接続し、
前記試験端子の配設位置に規則性を持たせることにより、前記試験端子の配設位置により前記半導体ウエハーの識別を行ないうるよう構成したことを特徴とするものである。
請求項1または2記載のウエハーレベルパッケージにおいて、
前記チップ端子と前記試験端子との間に過剰給電を防止する素子を配設し、かつ、該素子の配設位置を前記半導体チップ回路形成領域の外部位置に設定したことを特徴とするものである。
請求項1乃至3のいずれか一項に記載のウエハーレベルパッケージにおいて、
前記複数の半導体チップ回路形成領域に対応して複数形成された前記試験端子が、前記半導体チップ回路形成領域の外部位置に形成された共通配線により接続されていることを特徴とするものである。
請求項1乃至3のいずれか一項に記載のウエハーレベルパッケージにおいて、
前記半導体チップ回路形成領域の外部位置に共通配線を形成すると共に、前記複数の半導体チップ回路形成領域から外部に引き出された前記再配線を前記共通配線に接続し、
かつ、前記共通配線の一部に試験パッドを前記絶縁材から露出するよう形成したことを特徴とするものである。
請求項1乃至5のいずれか一項に記載のウエハーレベルパッケージにおいて、
前記半導体チップ回路形成領域内に機能の異なる複数のユニットを混載し、
かつ、単独の前記ユニットから、または複数組み合わされた前記ユニットから前記再配線を前記半導体チップ回路形成領域の外部に引き出し、該再配線に前記試験端子を形成したことを特徴とするものである。
請求項1乃至6のいずれか一項に記載のウエハーレベルパッケージにおいて、
前記半導体ウエハー上の前記半導体チップ回路形成領域の外部に、前記再配線と接続された試験履歴を格納する試験履歴格納部を形成すると共に、
該試験履歴格納部に対して読み出し及び書き込みを行なう入出力端子を前記絶縁材から露出するよう形成したことを特徴とするものである。
請求項1乃至8のいずれか一項に記載のウエハーレベルパッケージを製造するウエハーレベルパッケージ製造工程と、
前記試験端子を用いて前記ウエハーレベルパッケージに形成されている前記複数の半導体チップ回路に対して試験を行なう試験工程と、
前記試験工程が終了した後、前記ウエハーレベルパッケージの前記半導体チップ回路形成領域の外部位置を切断することにより、前記半導体チップ回路毎に個片化した半導体装置を製造する切断工程とを有することを特徴とするものである。
請求項8記載のウエハーレベルパッケージを用いた半導体装置の製造方法において、
前記ウエハーレベルパッケージ製造工程では、前記外部接続端子と前記試験端子が一括的に形成されることを特徴とするものである。
請求項8または9記載のウエハーレベルパッケージを用いた半導体装置の製造方法において、
前記切断工程では、前記半導体チップ回路形成領域の外部位置に形成された構成物が一括的に除去されることを特徴とするものである。
また、外観識別することが困難なウエハーレベルパッケージにおいても、この試験端子の位置によりウエハーレベルパッケージの識別を行なうことが可能となる。また、この識別機能を有した試験端子も半導体装置を個片化する時に除去されるため、識別機能を有した試験端子が個片化した状態の半導体装置の使用条件を妨げるようなことはない。
また、外観識別することが困難なウエハーレベルパッケージにおいても、この試験端子の位置によりウエハーレベルパッケージの識別を行なうことが可能となる。また、この識別機能を有した試験端子も半導体装置を個片化する時に除去されるため、識別機能を有した試験端子が個片化した状態の半導体装置の使用条件を妨げるようなことはない。
11 半導体ウエハー
12,12A,12B 回路領域
13,13B〜13D チップ端子
13A 試験用チップ端子
14 外部接続端子
15,15A,15B 再配線
16 試験端子
17 絶縁層
18 外部領域
19 再配線層
22 封止樹脂
23 内部再配線
24 ヒューズ
25 共通配線
26 連絡配線
27 試験パッド
28 ロジック部
29 RAM部
30 内部配線
31 メイン回路部
32 BIST
32A BI専用回路
33 試験履歴記録部
34 アクセス端子
35 記録用配線
36 試験サポート素子
37 識別エリア
38 ダミー端子
39 ダイシングソー
40 半導体装置
41 試験用コンタクト
Claims (10)
- 複数の半導体チップ回路形成領域内に複数のチップ端子が形成されてなる半導体ウエハーと、該半導体ウエハー上に形成されており、前記チップ端子を該チップ端子形成位置から異なる位置に引き出すと共に外部接続端子が形成されてなる再配線と、前記外部接続端子が外部に露出するよう、かつ、少なくとも前記再配線を被覆するよう形成された絶縁材と、
を具備するウエハーレベルパッケージにおいて、
前記チップ端子の内、試験実施時に用いられるチップ端子を前記再配線により前記半導体チップ回路形成領域の外部位置に引き出し、
前記半導体ウエハー上の前記半導体チップ回路形成領域の外部に試験専用回路を形成すると共に、該試験専用回路上或いは該試験専用回路から引き出された再配線に試験端子を形成し、
前記試験端子は、前記絶縁材から露出するよう構成され、前記引き出された前記再配線と接続され、
前記試験端子の配設位置に規則性を持たせることにより、前記試験端子の配設位置により前記半導体ウエハーの識別を行ないうるよう構成したことを特徴とするウエハーレベルパッケージ。 - 複数の半導体チップ回路形成領域内に複数のチップ端子が形成されてなる半導体ウエハーと、該半導体ウエハー上に形成されており、前記チップ端子を該チップ端子形成位置から異なる位置に引き出すと共に外部接続端子が形成されてなる再配線と、前記外部接続端子が外部に露出するよう、かつ、少なくとも前記再配線を被覆するよう形成された絶縁材と、
を具備するウエハーレベルパッケージにおいて、
前記チップ端子の内、試験実施時に用いられるチップ端子を前記再配線により前記半導体チップ回路形成領域の外部位置に引き出し、
かつ、引き出された該再配線と接続するよう試験端子を設けると共に、該試験端子が前記絶縁材から露出するよう構成し、
前記半導体ウエハー上の前記半導体チップ回路形成領域の外部に、半導体チップ回路に対して試験を行なう試験用素子を配設する共に、前記再配線を前記試験用素子に接続し、
前記試験端子の配設位置に規則性を持たせることにより、前記試験端子の配設位置により前記半導体ウエハーの識別を行ないうるよう構成したことを特徴とするウエハーレベルパッケージ。 - 請求項1または2記載のウエハーレベルパッケージにおいて、
前記チップ端子と前記試験端子との間に過剰給電を防止する素子を配設し、かつ、該素子の配設位置を前記半導体チップ回路形成領域の外部位置に設定したことを特徴とするウエハーレベルパッケージ。 - 請求項1乃至3のいずれか一項に記載のウエハーレベルパッケージにおいて、
前記複数の半導体チップ回路形成領域に対応して複数形成された前記試験端子が、前記半導体チップ回路形成領域の外部位置に形成された共通配線により接続されていることを特徴とするウエハーレベルパッケージ。 - 請求項1乃至3のいずれか一項に記載のウエハーレベルパッケージにおいて、
前記半導体チップ回路形成領域の外部位置に共通配線を形成すると共に、前記複数の半導体チップ回路形成領域から外部に引き出された前記再配線を前記共通配線に接続し、
かつ、前記共通配線の一部に試験パッドを前記絶縁材から露出するよう形成したことを特徴とするウエハーレベルパッケージ。 - 請求項1乃至5のいずれか一項に記載のウエハーレベルパッケージにおいて、
前記半導体チップ回路形成領域内に機能の異なる複数のユニットを混載し、
かつ、単独の前記ユニットから、または複数組み合わされた前記ユニットから前記再配線を前記半導体チップ回路形成領域の外部に引き出し、該再配線に前記試験端子を形成したことを特徴とするウエハーレベルパッケージ。 - 請求項1乃至6のいずれか一項に記載のウエハーレベルパッケージにおいて、
前記半導体ウエハー上の前記半導体チップ回路形成領域の外部に、前記再配線と接続された試験履歴を格納する試験履歴格納部を形成すると共に、
該試験履歴格納部に対して読み出し及び書き込みを行なう入出力端子を前記絶縁材から露出するよう形成したことを特徴とするウエハーレベルパッケージ。 - 請求項1乃至7のいずれか一項に記載のウエハーレベルパッケージを製造するウエハーレベルパッケージ製造工程と、
前記試験端子を用いて前記ウエハーレベルパッケージに形成されている前記複数の半導体チップ回路に対して試験を行なう試験工程と、
前記試験工程が終了した後、前記ウエハーレベルパッケージの前記半導体チップ回路形成領域の外部位置を切断することにより、前記半導体チップ回路毎に個片化した半導体装置を製造する切断工程と、
を有することを特徴とするウエハーレベルパッケージを用いた半導体装置の製造方法。 - 請求項8記載のウエハーレベルパッケージを用いた半導体装置の製造方法において、
前記ウエハーレベルパッケージ製造工程では、前記外部接続端子と前記試験端子が一括的に形成されることを特徴とするウエハーレベルパッケージを用いた半導体装置の製造方法。 - 請求項8または9記載のウエハーレベルパッケージを用いた半導体装置の製造方法において、
前記切断工程では、前記半導体チップ回路形成領域の外部位置に形成された構成物が一括的に除去されることを特徴とするウエハーレベルパッケージを用いた半導体装置の製造方法。
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