JPS62219942A - ウエハ−状態における半導体集積回路 - Google Patents
ウエハ−状態における半導体集積回路Info
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- JPS62219942A JPS62219942A JP61064550A JP6455086A JPS62219942A JP S62219942 A JPS62219942 A JP S62219942A JP 61064550 A JP61064550 A JP 61064550A JP 6455086 A JP6455086 A JP 6455086A JP S62219942 A JPS62219942 A JP S62219942A
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- Japan
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- wafer
- aging
- semiconductor integrated
- integrated circuit
- electrode pads
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- 230000032683 aging Effects 0.000 claims abstract description 17
- 230000002431 foraging effect Effects 0.000 claims abstract description 8
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、ウェノ・−状態における半導体集積回路に関
し、特には各チップに分割する前にチ°ツブのエージン
グを行うことができる集積回路に関するＯ 〈従来の技術〉 半導体集積回路のアッセンブリ形式は、ＤＩＰ（Ｄｕａ
ｌ Ｉｎ１ｉｎｅ Ｐａｃｋａｇｅ）からＱＦＰ（
Ｑｕａ−ｏｓ＋！ Ｆｌａｔ Ｐａｃｋａｇｅ）更に
は、フィルム・キャリアへと小型軽量化され、半導体集
積回路の各種機器への実装密度向上が計られてきた。
し、特には各チップに分割する前にチ°ツブのエージン
グを行うことができる集積回路に関するＯ 〈従来の技術〉 半導体集積回路のアッセンブリ形式は、ＤＩＰ（Ｄｕａ
ｌ Ｉｎ１ｉｎｅ Ｐａｃｋａｇｅ）からＱＦＰ（
Ｑｕａ−ｏｓ＋！ Ｆｌａｔ Ｐａｃｋａｇｅ）更に
は、フィルム・キャリアへと小型軽量化され、半導体集
積回路の各種機器への実装密度向上が計られてきた。
そして、近年では半導体集積回路の用途拡大と共に機器
のより一層の小型、軽量、低消費電力化の要求が生じ、
半導体集積回路の大幅な実装密度向上のため、新しいア
ッセンブリ形式としてＣ０Ｂ（Ｃｈｉｐ Ｏｎ Ｂｏ
ａｒｄ）形式が普及してきた。
のより一層の小型、軽量、低消費電力化の要求が生じ、
半導体集積回路の大幅な実装密度向上のため、新しいア
ッセンブリ形式としてＣ０Ｂ（Ｃｈｉｐ Ｏｎ Ｂｏ
ａｒｄ）形式が普及してきた。
半導体集積回路チップを機器に搭載するに際しては、チ
ップそのままではなくこれをアッセンブリ（ＤＩＰ
ｅｔｃ） Ｌ、その後、エージングを行ない、種々の
出荷検査を行なっている。
ップそのままではなくこれをアッセンブリ（ＤＩＰ
ｅｔｃ） Ｌ、その後、エージングを行ない、種々の
出荷検査を行なっている。
ところで、ユーザがＣＯＢ形式で、半導体集積回路チッ
プを使う場合、半導体集積回路メーカは半導体集積回路
チップをアッセンブリすることなく、チップ状態のまま
出荷することになる。
プを使う場合、半導体集積回路メーカは半導体集積回路
チップをアッセンブリすることなく、チップ状態のまま
出荷することになる。
一般に半導体集積回路の用途拡大とともに、出荷品質及
び信頼性に対するユーザの要求も非常に厳しくなり、こ
のため従来より半導体集積回路の品質、信頼性保証の手
段として、エージングと呼ばれる高温下におけるバイア
ス電圧印加等による寿命加速試験が実施されている。
び信頼性に対するユーザの要求も非常に厳しくなり、こ
のため従来より半導体集積回路の品質、信頼性保証の手
段として、エージングと呼ばれる高温下におけるバイア
ス電圧印加等による寿命加速試験が実施されている。
〈発明が解決しようとする問題点〉
上述のように半導体集積回路チップをチップ状態のまま
で出荷する場合の問題点として従来のアッセンブリされ
た半導体集積回路（ＤＩＰ、ＱＦＰ等）のように個別に
ソケットに入れてエージングを実施することができず、
アッセンブリされていない半導体集積回路チップのエー
ジングは不可能であった０ く問題点を解決するための手段〉 半導体集積回路の品質に対するユーザの要求は、より一
層の高品質、耐久性及び信頼性を求める厳しいものとな
っている。このユーザの厳しい要求に応えるべく、アッ
センブリされていないチップ状態の半導体集積回路の出
荷品質を向上させるためのエージング方法を開発するこ
とが不可欠となってきた。
で出荷する場合の問題点として従来のアッセンブリされ
た半導体集積回路（ＤＩＰ、ＱＦＰ等）のように個別に
ソケットに入れてエージングを実施することができず、
アッセンブリされていない半導体集積回路チップのエー
ジングは不可能であった０ く問題点を解決するための手段〉 半導体集積回路の品質に対するユーザの要求は、より一
層の高品質、耐久性及び信頼性を求める厳しいものとな
っている。このユーザの厳しい要求に応えるべく、アッ
センブリされていないチップ状態の半導体集積回路の出
荷品質を向上させるためのエージング方法を開発するこ
とが不可欠となってきた。
そこで本発明は、従来不可能とされてきたアッセンブリ
されていないウェハー状態でエージングを施こすことが
できる半導体集積回路を提供することを目的とする。
されていないウェハー状態でエージングを施こすことが
できる半導体集積回路を提供することを目的とする。
本発明は、広面積ウェハー上に一定間隔に配列して形成
される各種半導体集積回路チップに対してチップ周辺に
配置された各端子（パッド）より該半導体集積回路チッ
プを囲むようにスクライブ領域へ配線を延長すると共に
、円形ウェハー上に配列されている複数半導体集積回路
チップ各端子の延長配線を、各々対応する端子毎にスク
ライブ領域上にて短絡すると共に、ウェハーの端部に電
極パッドを配置して構成し、この電極パッドへエージン
グのためのバイアス電圧、クロック及び入力信号を供給
することができるウェハー状態の半導体集積回路である
。
される各種半導体集積回路チップに対してチップ周辺に
配置された各端子（パッド）より該半導体集積回路チッ
プを囲むようにスクライブ領域へ配線を延長すると共に
、円形ウェハー上に配列されている複数半導体集積回路
チップ各端子の延長配線を、各々対応する端子毎にスク
ライブ領域上にて短絡すると共に、ウェハーの端部に電
極パッドを配置して構成し、この電極パッドへエージン
グのためのバイアス電圧、クロック及び入力信号を供給
することができるウェハー状態の半導体集積回路である
。
〈実施例〉
広面積からなる円形ウェハーには、従来公知の半導体製
造技術を利用して集積回路が形成され、このような集積
回路を作り込んだ半導体集積回路チップが、分割のため
のスクライブ領域を挟んで一定間隔で複数個作成されて
いる。
造技術を利用して集積回路が形成され、このような集積
回路を作り込んだ半導体集積回路チップが、分割のため
のスクライブ領域を挟んで一定間隔で複数個作成されて
いる。
第１図は上記円形ウェハーに形成された１つの半導体集
積回路チップｌを模型的に示す。チップｌの周縁部分に
は、作成された集積回路を外部回路と接続するための端
子２１．２□、２３・・・が形成されている。上記各端
子２８．２□・・・に対して、チップｌを取り囲むスク
ライブ領域３ｔ−利用して配線４、．４２・・・が引き
出されて゛いる。尚該配線４．．４２・・・のパターン
は後述する短絡のための導体が施こし易い形状に選ばれ
る。各配線４Ｉ、４゜・・・にはエージング用負荷及び
入力保護用拡散抵抗５Ｉ、５□・・・が接続されている
が、これらはスクライブ領域の半導体基板を利用して半
導体集積回路の製造プロセスを利用して作成される。
積回路チップｌを模型的に示す。チップｌの周縁部分に
は、作成された集積回路を外部回路と接続するための端
子２１．２□、２３・・・が形成されている。上記各端
子２８．２□・・・に対して、チップｌを取り囲むスク
ライブ領域３ｔ−利用して配線４、．４２・・・が引き
出されて゛いる。尚該配線４．．４２・・・のパターン
は後述する短絡のための導体が施こし易い形状に選ばれ
る。各配線４Ｉ、４゜・・・にはエージング用負荷及び
入力保護用拡散抵抗５Ｉ、５□・・・が接続されている
が、これらはスクライブ領域の半導体基板を利用して半
導体集積回路の製造プロセスを利用して作成される。
スクライブ領域に引き出された配線４１．４□・・・に
対して各チップ間で対応する関係にある配線は同様にス
クライブ領域３を利用して短絡させるための導体６１．
６゜・・・が形成され、該導体６８，６゜・・・の他端
はウェハーの周縁まで引き伸ばして形成される。導体６
１．６□・・・の他端が達したウェハーの周縁には第２
図に示す電極パッド７Ｉ、７゜・・・が配置される。即
ち上記電極パッド７０．７□・・・はエージングのため
のバイアス電圧Ｖ Ｉｓ Ｖ ２を印加し、またエージ
ングのためのクロック、ＣＬＫ入力信号１１〜ｎ等を供
給するための端子で、電極パッド７Ｉ、７□・・・に所
定の電圧を印加することによって、電極パッド？、、７
２・・・に接続された同一ウニバー内の複数チップ、望
ましくは全てのチップについて一斉にエージングが施こ
される。
対して各チップ間で対応する関係にある配線は同様にス
クライブ領域３を利用して短絡させるための導体６１．
６゜・・・が形成され、該導体６８，６゜・・・の他端
はウェハーの周縁まで引き伸ばして形成される。導体６
１．６□・・・の他端が達したウェハーの周縁には第２
図に示す電極パッド７Ｉ、７゜・・・が配置される。即
ち上記電極パッド７０．７□・・・はエージングのため
のバイアス電圧Ｖ Ｉｓ Ｖ ２を印加し、またエージ
ングのためのクロック、ＣＬＫ入力信号１１〜ｎ等を供
給するための端子で、電極パッド７Ｉ、７□・・・に所
定の電圧を印加することによって、電極パッド？、、７
２・・・に接続された同一ウニバー内の複数チップ、望
ましくは全てのチップについて一斉にエージングが施こ
される。
このようにウェハー状態のままエージングが可能である
ため、ウェハーキャリアに入れてエージングを行なうこ
とが可能となり、エージング装置が占めるスペースを飛
躍的に減少させることができる。
ため、ウェハーキャリアに入れてエージングを行なうこ
とが可能となり、エージング装置が占めるスペースを飛
躍的に減少させることができる。
〈発明の効果〉
以上のように本発明によればウェハー状態で効率よく半
導体集積回路のエージングを実施することができ、パッ
ケージ形態に拘束されることなく高い自由度で半導体集
積回路装置を製造することができる。
導体集積回路のエージングを実施することができ、パッ
ケージ形態に拘束されることなく高い自由度で半導体集
積回路装置を製造することができる。
また本発明によれば、直接エージングのための信号をウ
ェハ一端部の電極パッドへ印加するため従来のアッセン
ブリされた半導体集積回路の場合のように、各機種専用
のエージング基板、ラックｅｔｃ の装置を作成する
必要がない。
ェハ一端部の電極パッドへ印加するため従来のアッセン
ブリされた半導体集積回路の場合のように、各機種専用
のエージング基板、ラックｅｔｃ の装置を作成する
必要がない。
九
横にウェハーにおいては、半導体集積回路の機能には全
く影響を与えないスクライブ領域上に配線を付加するだ
けであり、従来の既に設計された半導体集積回路につい
ても何ら設計を変更することなくエージングが可能とな
る。
く影響を与えないスクライブ領域上に配線を付加するだ
けであり、従来の既に設計された半導体集積回路につい
ても何ら設計を変更することなくエージングが可能とな
る。
第１図は本発明による一実施例の半導体集積回路チップ
の模型図、第２図は本発明による一実施例のウェハ一平
面を模型的に示す因である。 ヤ。
の模型図、第２図は本発明による一実施例のウェハ一平
面を模型的に示す因である。 ヤ。
Claims (1)
- 【特許請求の範囲】 １、広面積のウェハーに、一定間隔で配列して形成され
る半導体集積回路チップと、 各半導体集積回路チップの周辺に配置された端子よりス
クライブ領域に引き出された配線と、同一ウェハー内の
複数の半導体集積回路チップの対応する端子の上記配線
を各々スクライブライン領域上にて短絡する導体と、 ウェハーの端部に配置された電極パッドとを備えてなり
、 上記電極パッドにエージングに必要な入力ラインを接続
してウェハー内の複数チップを同時にエージングできる
ようにしたことを特徴とするウェハー状態における半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61064550A JPS62219942A (ja) | 1986-03-20 | 1986-03-20 | ウエハ−状態における半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61064550A JPS62219942A (ja) | 1986-03-20 | 1986-03-20 | ウエハ−状態における半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62219942A true JPS62219942A (ja) | 1987-09-28 |
Family
ID=13261439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61064550A Pending JPS62219942A (ja) | 1986-03-20 | 1986-03-20 | ウエハ−状態における半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62219942A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63312648A (ja) * | 1987-06-15 | 1988-12-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路チップの製法 |
| JP2007258728A (ja) * | 2007-04-02 | 2007-10-04 | Fujitsu Ltd | ウエハーレベルパッケージ及びウエハーレベルパッケージを用いた半導体装置の製造方法 |
| US7399990B2 (en) | 1998-12-28 | 2008-07-15 | Fujitsu Limited | Wafer-level package having test terminal |
-
1986
- 1986-03-20 JP JP61064550A patent/JPS62219942A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63312648A (ja) * | 1987-06-15 | 1988-12-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路チップの製法 |
| US7399990B2 (en) | 1998-12-28 | 2008-07-15 | Fujitsu Limited | Wafer-level package having test terminal |
| US7642551B2 (en) | 1998-12-28 | 2010-01-05 | Fujitsu Microelectronics Limited | Wafer-level package having test terminal |
| JP2007258728A (ja) * | 2007-04-02 | 2007-10-04 | Fujitsu Ltd | ウエハーレベルパッケージ及びウエハーレベルパッケージを用いた半導体装置の製造方法 |
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