JPH06222109A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH06222109A JPH06222109A JP5010503A JP1050393A JPH06222109A JP H06222109 A JPH06222109 A JP H06222109A JP 5010503 A JP5010503 A JP 5010503A JP 1050393 A JP1050393 A JP 1050393A JP H06222109 A JPH06222109 A JP H06222109A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- test
- integrated circuit
- circuit board
- testing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Testing Of Individual Semiconductor Devices (AREA)
- Measuring Leads Or Probes (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 集積度が向上した集積回路や実装密度の高い
回路基板において、試験用端子数の増加や試験用回路の
増加によるサイズアップを解決し、小型でテスタビリテ
ィーのよい集積回路や回路基板を提供することを目的と
する。 【構成】 回路基板１上の集積回路のパッケージ２の上
面もしくは下面に試験用端子４を設けることにより、外
周ピン３の数量の増加を抑えることができるため、集積
回路を小型化できるとともに、回路基板１に試験用回路
を配する必要がないため、回路基板１も小型化できる。
回路基板において、試験用端子数の増加や試験用回路の
増加によるサイズアップを解決し、小型でテスタビリテ
ィーのよい集積回路や回路基板を提供することを目的と
する。 【構成】 回路基板１上の集積回路のパッケージ２の上
面もしくは下面に試験用端子４を設けることにより、外
周ピン３の数量の増加を抑えることができるため、集積
回路を小型化できるとともに、回路基板１に試験用回路
を配する必要がないため、回路基板１も小型化できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体などの集積回路お
よびそれらの実装された回路の高密度実装技術，高テス
タビリティー技術に関するものである。
よびそれらの実装された回路の高密度実装技術，高テス
タビリティー技術に関するものである。
【０００２】
【従来の技術】近年、電子機器の小型軽量化，高機能化
は著しいものがあり、それに伴う回路実装技術および集
積回路の集積度も飛躍的に向上してきた。そのためこれ
らの回路の試験方法の開発も同時に進んできている。試
験において故障箇所を特定する場合においても、回路規
模が小さく、またアナログ中心である場合は回路全体が
実動作中に信号ラインを波形モニターするなどの方法で
特定できることが多かったが、ディジタル化が進み、更
に高機能化され回路規模も大きくなった近年において
は、回路全体の試験での故障箇所の特定が非常に困難に
なってきた。そのため試験方法も回路全体を試験する方
法から個々の回路構成部品を試験する方法に移りつつあ
るのが現状である。そのためには個々の部品の大半のピ
ンに信号の入出力を行う必要があるため、回路基板上に
無数の試験用ラウンドを設けなければならなかった。ま
た、集積回路などは個々に試験が行えるように出力端子
のハイインピーダンス化などの付加機能を持たせる必要
があるため、多くの場合、試験専用のピンが追加され、
更に試験用ラウンドが増える傾向にあり、回路基板の小
型化を阻害する要因となっている。しかし最近これらの
解決方法としてＩＥＥＥｓｔｄ．１１４９−１に代表さ
れる境界走査試験法が開発され、試験用ラウンドを減ら
しながらテスタビリティーを確保することが可能となっ
てきつつある。
は著しいものがあり、それに伴う回路実装技術および集
積回路の集積度も飛躍的に向上してきた。そのためこれ
らの回路の試験方法の開発も同時に進んできている。試
験において故障箇所を特定する場合においても、回路規
模が小さく、またアナログ中心である場合は回路全体が
実動作中に信号ラインを波形モニターするなどの方法で
特定できることが多かったが、ディジタル化が進み、更
に高機能化され回路規模も大きくなった近年において
は、回路全体の試験での故障箇所の特定が非常に困難に
なってきた。そのため試験方法も回路全体を試験する方
法から個々の回路構成部品を試験する方法に移りつつあ
るのが現状である。そのためには個々の部品の大半のピ
ンに信号の入出力を行う必要があるため、回路基板上に
無数の試験用ラウンドを設けなければならなかった。ま
た、集積回路などは個々に試験が行えるように出力端子
のハイインピーダンス化などの付加機能を持たせる必要
があるため、多くの場合、試験専用のピンが追加され、
更に試験用ラウンドが増える傾向にあり、回路基板の小
型化を阻害する要因となっている。しかし最近これらの
解決方法としてＩＥＥＥｓｔｄ．１１４９−１に代表さ
れる境界走査試験法が開発され、試験用ラウンドを減ら
しながらテスタビリティーを確保することが可能となっ
てきつつある。
【０００３】
【発明が解決しようとする課題】しかしながら上記境界
走査試験法などは、試験用ラウンドは減らすことが可能
であるが、テストデーター入出力，テストクロック，モ
ード切り替えなどのテスト専用のピンを付加する必要が
あり、ピン数の増加とともに半導体のサイズが大きくな
り、また回路基板上に試験専用の回路を付加する必要が
あるため、基板サイズが大きくなるという問題点があっ
た。
走査試験法などは、試験用ラウンドは減らすことが可能
であるが、テストデーター入出力，テストクロック，モ
ード切り替えなどのテスト専用のピンを付加する必要が
あり、ピン数の増加とともに半導体のサイズが大きくな
り、また回路基板上に試験専用の回路を付加する必要が
あるため、基板サイズが大きくなるという問題点があっ
た。
【０００４】本発明は上記従来の問題点を解決するもの
で、小型高密度でテスタビリティーの良好な回路基板を
実現できる集積回路を提供することを目的とする。
で、小型高密度でテスタビリティーの良好な回路基板を
実現できる集積回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】この目的を達成するため
に本発明は、集積回路の上面もしくは下面に試験用端子
を設ける構成となっている。
に本発明は、集積回路の上面もしくは下面に試験用端子
を設ける構成となっている。
【０００６】
【作用】この構成によって、集積回路の周囲にピンを追
加する必要がなくなり、サイズの増加を抑えることがで
きる。また集積回路の試験用端子に直接試験用プローブ
を接触させて試験をするため、試験時以外必要のない回
路基板上の試験回路を省略することができるため、回路
基板サイズを小さくできるとともにコストダウンを図れ
る。また既存の回路に新たに試験機能を付加する場合、
試験用端子を集積回路の上面など今まで使用していなか
った場所に集中できるため、回路基板や集積回路の周囲
のピンなど互換性を持たせることが可能である。
加する必要がなくなり、サイズの増加を抑えることがで
きる。また集積回路の試験用端子に直接試験用プローブ
を接触させて試験をするため、試験時以外必要のない回
路基板上の試験回路を省略することができるため、回路
基板サイズを小さくできるとともにコストダウンを図れ
る。また既存の回路に新たに試験機能を付加する場合、
試験用端子を集積回路の上面など今まで使用していなか
った場所に集中できるため、回路基板や集積回路の周囲
のピンなど互換性を持たせることが可能である。
【０００７】
（実施例１）以下本発明の実施例について、図面を参照
しながら説明する。
しながら説明する。
【０００８】図１は本発明の第１の実施例の集積回路の
断面図である。図１において、１は回路基板、２は集積
回路のパッケージ、３は外周ピン、４は試験用端子、５
は試験用プローブである。
断面図である。図１において、１は回路基板、２は集積
回路のパッケージ、３は外周ピン、４は試験用端子、５
は試験用プローブである。
【０００９】回路基板１上に装着されたパッケージ２の
内部の集積回路は外周ピン３によって回路基板１の外部
回路に接続されている。そして試験用端子４はパッケー
ジ２の上面や下面に設けられ試験用プローブ５と直接接
触できる構造となっている。試験用プローブ５には試験
用信号発生装置や信号読み取り装置などが接続されてい
て、試験用端子４と接触中には集積回路および外部回路
の試験が行われ、試験が終了したら接触は開放される。
試験用端子４は従来あまり使用されていないパッケージ
２の上部や下部に配されているため、パッケージ２のサ
イズは大きくならない。また試験用プローブ５と直接接
触するため、回路基板１に試験用回路を設けなくてもよ
い。
内部の集積回路は外周ピン３によって回路基板１の外部
回路に接続されている。そして試験用端子４はパッケー
ジ２の上面や下面に設けられ試験用プローブ５と直接接
触できる構造となっている。試験用プローブ５には試験
用信号発生装置や信号読み取り装置などが接続されてい
て、試験用端子４と接触中には集積回路および外部回路
の試験が行われ、試験が終了したら接触は開放される。
試験用端子４は従来あまり使用されていないパッケージ
２の上部や下部に配されているため、パッケージ２のサ
イズは大きくならない。また試験用プローブ５と直接接
触するため、回路基板１に試験用回路を設けなくてもよ
い。
【００１０】以上のように本実施例によれば、集積回路
の試験用端子をパッケージの上面もしくは下面に設ける
ことにより、集積回路のサイズの増加を抑え、また回路
基板のサイズも小さくできる。
の試験用端子をパッケージの上面もしくは下面に設ける
ことにより、集積回路のサイズの増加を抑え、また回路
基板のサイズも小さくできる。
【００１１】（実施例２）以下本発明の第１の実施例に
ついて図面を参照しながら説明する。
ついて図面を参照しながら説明する。
【００１２】図２は本発明の第２の実施例のマルチチッ
プモジュール（以下ＭＣＭ）回路の断面図である。図２
において、１は回路基板、７は集積回路のチップ、６は
ＭＣＭ基板、４は試験用端子、３は外周ピン、８は樹脂
モールド、５は試験用プローブである。
プモジュール（以下ＭＣＭ）回路の断面図である。図２
において、１は回路基板、７は集積回路のチップ、６は
ＭＣＭ基板、４は試験用端子、３は外周ピン、８は樹脂
モールド、５は試験用プローブである。
【００１３】ＭＣＭ基板６上に複数のチップ７や、その
他の回路素子を配し、配線を施され外周ピン３によって
外部回路と接続されている。そしてＭＣＭ基板の上面や
下面に試験用端子４が施され試験用プローブ５が接して
いる。ＭＣＭは特に小型化を目標に開発されており、外
周ピン３においてのピン数を極力抑えることが重要であ
るため、内部のチップどうしの配線は外周部に引き出さ
れていない場合が多い。ＭＣＭのテスタビリティーを上
げるためには、チップ単品での試験ができることが重要
であるため、試験用端子４をＭＣＭ基板６の上面か下面
に設けることは小型過渡テスタビリティーを両立するう
えで非常に有利であることがわかる。
他の回路素子を配し、配線を施され外周ピン３によって
外部回路と接続されている。そしてＭＣＭ基板の上面や
下面に試験用端子４が施され試験用プローブ５が接して
いる。ＭＣＭは特に小型化を目標に開発されており、外
周ピン３においてのピン数を極力抑えることが重要であ
るため、内部のチップどうしの配線は外周部に引き出さ
れていない場合が多い。ＭＣＭのテスタビリティーを上
げるためには、チップ単品での試験ができることが重要
であるため、試験用端子４をＭＣＭ基板６の上面か下面
に設けることは小型過渡テスタビリティーを両立するう
えで非常に有利であることがわかる。
【００１４】以上のように本実施例によれば、試験用端
子４をＭＣＭ基板６の上面もしくは下面に配したことに
より、ＭＣＭ基板６を小型化することができるととも
に、回路基板１も小型化できる。
子４をＭＣＭ基板６の上面もしくは下面に配したことに
より、ＭＣＭ基板６を小型化することができるととも
に、回路基板１も小型化できる。
【００１５】なお、実施例２においては回路基板１上で
説明したが、ＭＣＭ単体での試験（たとえば出荷検査）
においても試験用端子４によって内部チップ７の個々の
試験が十分に行える効果があることはいうまでもない。
説明したが、ＭＣＭ単体での試験（たとえば出荷検査）
においても試験用端子４によって内部チップ７の個々の
試験が十分に行える効果があることはいうまでもない。
【００１６】
【発明の効果】以上のように本発明は、パッケージおよ
びＭＣＭ基板の上面もしくは下面に試験用端子を設ける
ことにより、小型高密度でテスタビリティーのよい集積
回路と回路基板を実現できるものである。
びＭＣＭ基板の上面もしくは下面に試験用端子を設ける
ことにより、小型高密度でテスタビリティーのよい集積
回路と回路基板を実現できるものである。
【図１】本発明の第１の実施例における集積回路の断面
図
図
【図２】本発明の第２の実施例における集積回路（ＭＣ
Ｍ）の断面図
Ｍ）の断面図
１ 回路基板 ２ パッケージ ３ 外周ピン ４ 試験用端子 ５ 試験用プローブ ６ ＭＣＭ基板 ７ チップ ８ 樹脂モールド
Claims (1)
- 【請求項１】 １つまたは複数の回路素子および回路チ
ップを搭載し、外部回路との接続のための端子を周辺部
に有した集積回路のパッケージまたは基板において、内
部回路および外部回路の試験のための端子を上面もしく
は下面に配した集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5010503A JPH06222109A (ja) | 1993-01-26 | 1993-01-26 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5010503A JPH06222109A (ja) | 1993-01-26 | 1993-01-26 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06222109A true JPH06222109A (ja) | 1994-08-12 |
Family
ID=11752014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5010503A Pending JPH06222109A (ja) | 1993-01-26 | 1993-01-26 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06222109A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313847A (ja) * | 2001-03-30 | 2002-10-25 | Samsung Electronics Co Ltd | 電気的特性評価のためのテストパッドを有するチップオンフィルムパッケージ及びチップオンフィルムパッケージ形成方法 |
| KR100843202B1 (ko) * | 2006-09-06 | 2008-07-02 | 삼성전자주식회사 | 기판 양면에 검사용 패드를 갖는 반도체 패키지 및검사방법 |
| US8963150B2 (en) | 2011-08-02 | 2015-02-24 | Samsung Display Co., Ltd. | Semiconductor device having a test pad connected to an exposed pad |
-
1993
- 1993-01-26 JP JP5010503A patent/JPH06222109A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313847A (ja) * | 2001-03-30 | 2002-10-25 | Samsung Electronics Co Ltd | 電気的特性評価のためのテストパッドを有するチップオンフィルムパッケージ及びチップオンフィルムパッケージ形成方法 |
| US7442968B2 (en) | 2001-03-30 | 2008-10-28 | Samsung Electronics Co., Ltd. | Chip on film (COF) package having test pad for testing electrical function of chip and method for manufacturing same |
| JP4611600B2 (ja) * | 2001-03-30 | 2011-01-12 | 三星電子株式会社 | 電気的特性評価のためのテストパッドを有するチップオンフィルムパッケージ及びチップオンフィルムパッケージ形成方法 |
| KR100843202B1 (ko) * | 2006-09-06 | 2008-07-02 | 삼성전자주식회사 | 기판 양면에 검사용 패드를 갖는 반도체 패키지 및검사방법 |
| US8120024B2 (en) | 2006-09-06 | 2012-02-21 | Samsung Electronics Co., Ltd. | Semiconductor package having test pads on top and bottom substrate surfaces and method of testing same |
| US8647976B2 (en) | 2006-09-06 | 2014-02-11 | Samsung Electronics Co., Ltd. | Semiconductor package having test pads on top and bottom substrate surfaces and method of testing same |
| US8963150B2 (en) | 2011-08-02 | 2015-02-24 | Samsung Display Co., Ltd. | Semiconductor device having a test pad connected to an exposed pad |
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