JP2004069650A - 変換装置 - Google Patents
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Abstract
【課題】ＪＴＡＧ対応のデバイスとＪＴＡＧ対応のデバイスが混在したプリント基板でもＪＴＡＧテストを可能にする変換装置を提供することを目的とする。
【解決手段】変換装置６０は支持体６２上にＪＴＡＧ規格に非対応のＩＣを搭載するための電極パッド６４が形成されている。支持体６２の外縁部にはプリント基板上に変換装置６０を実装するための外部端子６６が設けられ、外部端子６６と電極パッド６４との間にはマクロセル６８が設けられている。マクロセル６８は、通常モード時には、外部端子６６と電極パッド６４とを接続するように動作し、テストモード時には、外部端子６６と電極パッド６４とを非接続状態にし、後段のマクロセル６８と接続して一連のシフトレジスタを形成するように動作する。支持体６２上に設けられたＴＡＰコントローラ７０は、制御端子７２〜８０に入力されたＪＴＡＧ規格の制御信号に基づいてマクロセル６８を制御する。
【選択図】 図１
【解決手段】変換装置６０は支持体６２上にＪＴＡＧ規格に非対応のＩＣを搭載するための電極パッド６４が形成されている。支持体６２の外縁部にはプリント基板上に変換装置６０を実装するための外部端子６６が設けられ、外部端子６６と電極パッド６４との間にはマクロセル６８が設けられている。マクロセル６８は、通常モード時には、外部端子６６と電極パッド６４とを接続するように動作し、テストモード時には、外部端子６６と電極パッド６４とを非接続状態にし、後段のマクロセル６８と接続して一連のシフトレジスタを形成するように動作する。支持体６２上に設けられたＴＡＰコントローラ７０は、制御端子７２〜８０に入力されたＪＴＡＧ規格の制御信号に基づいてマクロセル６８を制御する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、変換装置に係り、より詳しくは、ＪＴＡＧ（Ｊｏｉｎｔ ＴｅｓｔＡｃｔｉｏｎ Ｇｒｏｕｐ）テストシステムに非対応のデバイスをＪＴＡＧテストシステム対応のデバイスに変換するための変換装置に関する。
【０００２】
【従来の技術】
従来、ＩＣなどのデバイスが搭載されたプリント基板の導通テストや動作テストを行う場合、テストプローブをデバイスの端子等に押し当てて行うインサーキットテストと呼ばれる手法が一般的であった。
【０００３】
しかしながら、デバイスの高集積化及び小型化、プリント基板の高密度実装化が進むに従って、デバイスの端子数が増加すると共に端子の間隔が狭くなり、プリント基板のテストが困難な状況となっている。また、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）タイプのデバイスでは、パッケージの裏面にボール状の端子が配置されているため、パッケージをプリント基板に実装した後では端子にテストプローブを押し当てることができず、テストが特に困難であるという問題があった。
【０００４】
この問題を解決するため、ＪＴＡＧテストシステムが提案され、ＩＥＥＥ１１４９．１（以下、ＪＴＡＧ規格という）として規格化された。
【０００５】
このＪＴＡＧテストシステムとは、予めＪＴＡＧ規格に対応した回路をＩＣ等のデバイス内に搭載しておき、このデバイス内に搭載された回路を駆動することによりプリント基板の製造不良（例えば配線パターンのショートやオープンなどの不良）等を検出することができるシステムである。
【０００６】
ＪＴＡＧテストシステムは、図２に示すように、試験装置１とテスト対象であるプリント基板２をＴＡＰ（Ｔｅｓｔ Ａｃｃｅｓｓ Ｐｏｒｔ）と呼ばれる直列インターフェースで接続したものである。ＴＡＰは、ＴＤＩ（Ｔｅｓｔ Ｄａｔａ Ｉｎ）、ＴＤＯ（Ｔｅｓｔ Ｄａｔａ Ｏｕｔ）、ＴＣＫ（Ｔｅｓｔ Ｃｌｏｃｋ）、ＴＭＳ（Ｔｅｓｔ Ｍｏｄｅ Ｓｅｌｅｃｔ）、ＴＲＳＴ（Ｔｅｓｔ Ｒｅｓｅｔ）の５つの制御信号で構成されている。
【０００７】
制御信号ＴＤＩは、試験装置１からプリント基板２に対して、試験用のデータを直列に与える信号である。制御信号ＴＤＯは、プリント基板２からのデータを、試験装置１へ出力する信号である。制御信号ＴＣＫは、試験装置１からプリント基板２に対して、データの入出力等のタイミングを与えるためのクロック信号である。制御信号ＴＭＳは、試験装置１からプリント基板２に対して、試験動作を制御する命令を与えるための信号である。制御信号ＴＲＳＴは、試験装置１からプリント基板２を非同期に初期化するためのリセット信号である。
【０００８】
試験装置１は、例えばパーソナルコンピュータが用いられ、このパーソナルコンピュータに、制御信号ＴＤＩ等を入出力するためのＪＴＡＧ制御ボードと、制御プログラムを設けた構成となっている。また、試験装置１は、制御信号ＴＤＩとして出力する試験用のデータを作成する試験データ作成ツールと、プリント基板２から出力される制御信号ＴＤＯを解読して、このプリント基板２の良否、例えば配線のショートやオープン等の製造不良を判定する試験結果解析ツール等のソフトウェアを備えている。
【０００９】
一方、試験対象のプリント基板２には、試験装置１からの試験ケーブルを接続するためのコネクタ３が設けられると共に、ＪＴＡＧ対応の複数のＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）１０が搭載されている。
【００１０】
各ＩＣ１０は、それぞれ本来の機能を実行する内部論理回路１１と、この内部論理回路１１に対する本来の信号を入出力するための複数の端子１２を有している。更に、各ＩＣ１０は、試験用の制御信号ＴＤＩ，ＴＭＳ，ＴＣＫ，ＴＲＳＴが入力される端子１３，１４，１５，１６と、制御信号ＴＤＯを出力する端子 １７を備えている。
【００１１】
端子１４，１５，１６にはＴＡＰコントローラ１８が接続され、端子１３には命令レジスタ（ＩＮ−ＲＥＧ）１９ａが接続され、端子１３，１７間にはバイパス・レジスタ（ＢＰ−ＲＥＧ）１９ｂが接続されている。また、内部論理回路１１と各端子１２との問には、それぞれバウンダリスキャンレジスタであるマクロセル２０が設けられている。
【００１２】
ＪＴＡＧ制御コントローラであるＴＡＰコントローラ１８は、端子１５から与えられる制御信号ＴＣＫの立ち上りで、端子１４の制御信号ＴＭＳをサンプリングし、この制御信号ＴＭＳの論理値“０”、“１”と現在の状態に従って、予め設定された次の状態へ遷移するステートマシンである。遷移した状態に応じて、ＴＡＰコントローラ１８から各レジスタ１９ａ，１９ｂやマクロセル２０に対して、図示しない各種の制御信号が出力されるようになっている。
【００１３】
命令レジスタ１９ａは、端子１３から与えられる制御信号ＴＤＩ中の命令ビットを読み込んで解読するもので、これによりＴＡＰコントローラ１８に各種の機能を実行させることができる。また、バイパス・レジスタ１９ｂは、マクロセル２０を通さずに、端子１３から入力される制御信号ＴＤＩを、最短経路で端子１７へ制御信号ＴＤＯとして出力するための、バイパス経路を提供するものである。
【００１４】
マクロセル２０は、ＩＣ１０の内部論理回路１１と入出力用の端子１２との問に挿入されるもので、試験モード時には、このＩＣ１０内のすべてのマクロセル２０が一連に接続されて、端子１２の信号を順次転送するためのシフト・レジスタを構成することができるようになっている。このシフト・レジスタの最初のマクロセル２０の入力側は端子１３に接続され、最後のマクロセル２０の出力側が端子１７に接続されている。
【００１５】
プリント基板２に搭載された複数のＩＣ１０（この図では、ＩＣ１０１、１０２のみ表示）の入出力用の端子１２の問は、複数の信号配線４で接続されている。また、各ＩＣ１０の端子１４，１５，１６は、それぞれコネクタ３から制御信号ＴＭＳ，ＴＣＫ，ＴＲＳＴが共通に与えられるように接続されている。
【００１６】
一方、各ＩＣ１０の端子１３，１７は、デイジーチェーン接続されている。即ち、コネクタ３から制御信号ＴＤＩがＩＣ１０１の端子１３に与えられ、このＩＣ１０１の端子１７から出力される制御信号ＴＤＯが、次のＩＣ１０２の端子１３に、制御信号ＴＤＩとして与えられる。更に、ＩＣ１０２の端子１７から出力される制御信号ＴＤＯが、コネクタ３を介して試験装置１へ制御信号ＴＤＯとして出力されるようになっている。
【００１７】
図３は、図２中のＩＣ１０における従来のマクロセル２０の構成図である。このマクロセル２０は、内部論理回路１１または入力用の端子１２から入力データＤＩが与えられる入力端子２１と、前段のマクロセル等から制御信号ＴＤＩが与えられる入力端子２２を有している。入力端子２１，２２は、セレクタ（ＳＥＬ）２３の端子Ａ，Ｂにそれぞれ接続されている。セレクタ２３は、ＴＡＰコントローラ１８から端子Ｃに与えられるシフト信号ＳＦＴによって制御され、端子Ａ，Ｂのいずれか一方の信号を選択して、端子Ｏから出力するものである。セレクタ２３の端子Ｏは、フリップ・フロップ（以下、「ＦＦ」という）２４の端子Ｄに接続されている。
【００１８】
ＦＦ２４は、端子ＣＫに与えられる制御信号ＴＣＫの立ち上がりのタイミングで、端子Ｄの信号を保持して端子Ｑから出力するものである。ＦＦ２４の端子Ｑは、後段のマクロセル等に制御信号ＴＤＯを出力する出力端子２５に接続されると共に、セレクタ２６の端子Ｂに接続されている。セレクタ２６の端子Ａは入力端子２１に接続され、端子Ｃにはテストモードと通常モードを切り替えるためのモード信号ＭＯＤがＴＡＰコントローラ１８から与えられるようになっている。そして、セレクタ２６の端子Ｏは出力端子２７に接続され、この出力端子２７から内部論理回路１１または出力用の端子１２へ出力データＤＯが出力されるようになっている。
【００１９】
このようなＪＴＡＧテストシステムにおいて、通常モードが設定されると、各ＩＣ１０のＴＡＰコントローラ１８から与えられるモード信号ＭＯＤによって、各マクロセル２０内のセレクタ２６が端子Ａ側に切り替えられる。これにより、マクロセル２０の入力端子２１と出力端子２７が接続され、各ＩＣ１０の内部論理回路１１と入出力用の端子１２が直接接続されて通常の動作が行われる。
【００２０】
一方、テストモードが設定されると、モード信号ＭＯＤによって、各マクロセル２０内のセレクタ２６が端子Ｂ側に切り替えられ、ＩＣ１０の内部論理回路１１と入出力用の端子１２が切り離される。
【００２１】
更に、各ＩＣ１０のＴＡＰコントローラ１８から与えられるシフト信号ＳＦＴによって、セレクタ２３が端子Ａ側に切り替えられると、入力端子２１の入力データＤＩが、このセレクタ２３を介してＦＦ２４の端子Ｄに与えられる。ここで、制御信号ＴＣＫが立ち上がると、入力データはＦＦ２４に保持され、端子２５に制御信号ＴＤＯとして出力される。
【００２２】
その後、シフト信号ＳＦＴによってセレクタ２３が端子Ｂ側に切り替えられると、入力端子２２の制御信号ＴＤＩが、このセレクタ２３を介してＦＦ２４の端子Ｄに与えられる。これにより、ＩＣ１０内のすべてのマクロセル２０がデイジーチェーン接続され、シフト・レジスタが構成される。また、各ＩＣ１０の間も信号配線４によって接続されているので、プリント基板２上のすべてのＩＣ１０のマクロセル２０がデイジーチェーン接続され、一連のシフト・レジスタが形成される。
【００２３】
ここで、試験装置１から制御信号ＴＣＫのタイミングに従って制御信号ＴＤＩを与える。これにより、制御信号ＴＤＩが各ＩＣ１０内のマクロセル２０のＦＦ２４に順次転送されると共に、これらのＦＦ２４に保持されていたデータが順次読み出されてコネクタ３に制御信号ＴＤＯとして出力される。試験装置１では、試験用のデータを制御信号ＴＤＩとして出力し、プリント基板２から読み出された制御信号ＴＤＯを解析することにより、このプリント基板２上の信号配線４の良否を判定することができる。すなわち入力したテストデータである制御信号ＴＤＩと出力されたテストデータである制御信号ＴＤＩとを比較してデータパターンが一致するか否かを判定することにより、ショートしている信号配線や、接触不良等によりオープンしている信号配線を検出することができる。
【００２４】
【発明が解決しようとする課題】
しかしながら、従来のマクロセル２０では、次のような問題があった。ＪＴＡＧテストでは、例えば図２のＩＣ１０１の出力用の端子１２から信号配線４に出力された信号と、ＩＣ１０２の入力用の端子１２に入力された信号を比較し、その比較結果に基づいてその間の信号配線４の良否を判定している。即ち、試験対象の信号配線４の両側には、ＪＴＡＧ対応のＩＣ１０が接続されていることが前提となっている。このため、信号配線４に接続される片方のＩＣ（例えば、ＩＣ１０２）がＪＴＡＧに対応していない場合、その信号配線４の試験が極めて困難になる、という問題があった。
【００２５】
ところで、近年、データ通信に使用しているネットワークを使用して音声通信を可能にするデジタル通信技術であるＶｏＩＰ（Ｖｏｉｃｅ Ｏｖｅｒ Ｉｎｔｅｒｎｅｔ Ｐｒｏｔｏｃｏｌ）を利用した製品が普及し始めているが、このＶｏＩＰ製品では、図４に示すように、ＣＰＵ３０やＤＳＰ３２、ＲＯＭ３４、ＲＡＭ３６等のＩＣや、ＬＡＮ側とのインターフェースドライバー３８やシリアルドライバー４０、及び、レベル変換や回線側と装置内部とを電気的に分離するためのトランス４２等を備えたＬＡＮ側とのインターフェースである回線収容部４４、ＣＯＤＥＣ４６や加入者線回路であるＳＬＩＣ（Ｓｕｂｓｃｒｉｂｅｒ Ｌｉｎｅ Ｉｎｔｅｒｆａｃｅ Ｃｉｒｃｕｉｔ）４８等を備えた電話機側とのインターフェースである回線収容部５０を備えている。
【００２６】
このようなＶｏＩＰ製品でＪＴＡＧテストを行おうとした場合、現状ではＣＰＵ３０やＤＳＰ３２等の集積度の高いＩＣでしかＪＴＡＧ規格に対応していないため、ＪＴＡＧ対応のデバイスとＪＴＡＧ非対応のデバイスが混在することとなる。
【００２７】
ＪＴＡＧ非対応のＲＯＭ３４やＲＡＭ３６については、テストデータの読み込みや書き込み等により配線不良等を検出することは可能ではあるが、回線収容部４４、５０については使用電源電圧が相違することや外部間インターフェースである等の理由によりＪＴＡＧテストすることができず、別の方法によりテストしなければならないため、検査効率を悪化させる原因となっていた。
【００２８】
本発明は、上記事実に鑑みて成されたものであり、ＪＴＡＧ対応のデバイスとＪＴＡＧ対応のデバイスが混在したプリント基板でもＪＴＡＧテストを可能にする変換装置を提供することを目的とする。
【００２９】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明は、デバイスが搭載されたプリント基板の検査をするための予め定めた規格に非対応の非対応デバイスのデバイス端子が接続される複数の電極と、前記電極に対応して設けられた複数の外部端子と、前記外部端子と検査すべき前記電極との間に設けられ、前記デバイスが通常動作を行う通常モード時には前記外部端子と当該外部端子に対応する前記デバイス端子とが接続され、前記検査を行うテストモード時には前記検査すべき電極について検査を行うためのテストデータを転送するように接続される少なくとも１つのマクロセルと、前記検査を行うための制御信号及びテストデータを入力するための制御端子と、前記制御端子から入力された制御信号に基づいて前記マクロセルを制御するコントローラと、を備えたことを特徴とする。
【００３０】
この発明によれば、デバイスが搭載されたプリント基板の検査をするための予め定めた規格に非対応の非対応デバイスのデバイス端子が接続される複数の電極を備えている。この規格は、例えば請求項３に記載したように、ＩＥＥＥ１１４９．１、すなわちＪＴＡＧ規格とすることができる。
【００３１】
また、電極に対応して複数の外部端子が設けられ、この外部端子と検査すべき電極との間には、マクロセルが設けられている。このマクロセルは、規格に対応して、デバイスが通常動作を行う通常モード時には外部端子と当該外部端子に対応するデバイス端子とを接続する。すなわち、マクロセルは、非対応デバイスが通常の動作を行うように、外部端子からの信号が非対応デバイスに入力されるように、または非対応デバイスからの信号が外部端子に出力されるように動作する。
【００３２】
また、マクロセルは、規格に対応して、検査を行うテストモード時には検査すべき電極について検査を行うためのテストデータを後段のマクロセルまたは外部端子に転送するように接続される。これにより、デバイス同士をデイジーチェーン接続することができ、テストデータを次々と後段のデバイスへ転送することが可能となる。
【００３３】
このマクロセルは、規格に対応したコントローラによって制御される。コントローラは、制御端子から入力された規格に対応した制御信号に基づいてマクロセルを制御する。
【００３４】
これにより、非対応デバイスを電極に接続することにより、規格に対応した対応デバイスに変換することができる。従って、対応デバイスと非対応デバイスが混在したプリント基板でも、規格に対応した検査をすることができる。これにより、検査効率を向上させることができる。
【００３５】
なお、請求項２に記載したように、電源を入力するための電源端子と、前記電源端子から入力された電源を前記マクロセル及び前記コントローラに供給するための電源供給手段と、をさらに備えた構成としてもよい。これにより、電源端子を有しない非対応デバイス、例えばトランスやコイル等も対応デバイスに変換することができる。
【００３６】
【発明の実施の形態】
（第１実施形態）
以下、図面を参照して本発明の第１実施形態について説明する。なお、本実施形態では、一例として、ＪＴＡＧ非対応の表面実装タイプ、例えばＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）タイプのＩＣ（以下、非対応ＩＣという）をＪＴＡＧ対応に変換するための変換装置について説明する。
【００３７】
図１には、本実施の形態に係る変換装置６０の概略平面図を示した。変換装置６０は、図１に示すように、支持体６２上に、非対応ＩＣを搭載するための電極パッド６４が形成されている。
【００３８】
この電極パッド６４は、非対応ＩＣの端子の配置に対応した位置に形成されている。なお、図１において点線で示す領域６３は、非対応ＩＣのパッケージ部分が実装されるべき領域を示している。非対応ＩＣの各端子は、対応する電極パッド６４上に半田付け等により接続される。
【００３９】
また、支持体６２の外縁部には、図示しないプリント基板上に変換装置６０を実装するための外部端子６６が設けられている。この外部端子６６は、少なくとも非対応ＩＣの端子に対応した数だけ設けられる。
【００４０】
各々の外部端子６６と電極パッド６４との間には、各々マクロセル６８が設けられている。このマクロセル６８は、デジタル信号用のマクロセルとアナログ信号用のマクロセルとがあり、非対応ＩＣの端子に入力または出力される信号がデジタル信号なのかアナログ信号なのかにより予め選択されて搭載される。なお、デジタルセルの構成は、図３と同様の構成である。
【００４１】
デジタルセルの場合、マクロセル６８は、前述したように、通常モードが設定された場合には、外部端子６６と電極パッド６４、すなわち領域６３上に実装された非対応ＩＣの端子とを接続するように動作し、テストモードが設定された場合には、外部端子６６と電極パッド６４とを非接続状態にすると共に、後段のマクロセル６８と接続して一連のシフトレジスタが形成されるように動作する。
【００４２】
なお、非対応ＩＣは電源端子を備え、この電源端子から電力を供給されて動作するため、電極パッド６４の何れか１つには電源端子が接続される。この電源端子が接続される電極パッドに対応した位置の外部端子が電源供給用となる。このため、電源供給用の外部端子と、対応する電極パッドとの間にはマクロセルは設けられず直接接続される。そして、各マクロセルは、電源供給用の外部端子から供給された電力により動作する。
【００４３】
また、支持体６２上には、ＪＴＡＧコントローラであるＴＡＰコントローラ７０が設けられている。ＴＡＰコントローラ７０も電源供給用の外部端子から電力を供給されて動作する。ＴＡＰコントローラ７０は、図２で説明したのと同様であるので詳細な説明は省略する。
【００４４】
ＴＡＰコントローラ７０近傍であって支持体６２の外縁部には、前述した制御信号ＴＤＩ，ＴＭＳ，ＴＣＫ，ＴＲＳＴ，ＴＤＯを入力または出力するための制御端子７２〜８０が設けられており、これら制御端子７２〜８０はＴＡＰコントローラ７０と接続されている。
【００４５】
ＴＡＰコントローラ７０では、前述したような制御により、通常モードでは非対応ＩＣが通常の動作をするように、すなわち外部端子６６と非対応ＩＣの端子とが接続されるようにマクロセル６８を制御し、テストモードでは、ＪＴＡＧテストが行われるように、すなわち外部端子６６と非対応ＩＣの端子とが非接続状態になると共に、後段のマクロセル６８及び後段のＩＣと接続して一連のシフトレジスタが形成されるようにマクロセル６８を制御する。また、ＴＡＰコントローラ７０は、マクロセル６８がアナログセルの場合には、通常モードの場合はアナログ信号をセル内で透過させ、テストモードの場合には、ＪＴＡＧ用の制御信号をデジタル信号として扱って制御する。
【００４６】
これにより、非対応ＩＣを変換装置６０に実装し、この変換装置６０をプリント基板に実装することにより、図４に示すようなＶｏＩＰ製品のように、ＪＴＡＧ非対応のデバイスとＪＴＡＧ対応のデバイスが混在した回路の場合でもＪＴＡＧテストを行うことができる。従ってＪＴＡＧに非対応のデバイスを別の方法により検査する必要がなく、検査効率を向上させることができる。
【００４７】
なお、本実施形態では、ＳＯＰタイプのＪＴＡＧに非対応のＩＣをＪＴＡＧ対応のＩＣに変換するための変換装置について説明したが、ＳＯＰの他、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）やＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）タイプのＩＣにも本発明を適用可能である。
【００４８】
また、表面実装タイプでなく、端子挿入タイプ、例えばＤＩＰ（Ｄｕａｌ Ｉｎｌｉｎｅ Ｐａｃｋａｇｅ）にも本発明を適用可能である。この場合、電極パッドを端子挿入可能な構造にするか、非対応ＩＣの端子を挿入可能なソケットを電極パッド上にさらに実装すればよい。
【００４９】
また、非対応ＩＣのサイズを変換するためのソケットを電極パッド上に実装するようにしてもよい。これにより、非対応ＩＣのサイズに応じてソケットを変更すればよいため、電極パッドの配置を非対応ＩＣのサイズに合わせて変更する必要がない。
【００５０】
（第２実施形態）
次に、本発明の第２実施形態について説明する。第２実施形態では、電源端子を有していないＪＴＡＧ非対応のデバイスをＪＴＡＧ対応のデバイスに変換するための変換装置について説明する。なお、第１実施形態と同一部分には同一符号を付し、詳細な説明は省略する。
【００５１】
変換対象のデバイスが電源供給されて動作するＩＣ等の場合は、外部端子６６の１つが電源供給用となり、その外部端子からマクロセル６８やＴＡＰコントローラ７０に電源が供給されるが、変換対象のデバイスがトランスやフィルタなどのように、電源端子を有していない場合には、別途電源端子を設ける必要がある。
【００５２】
そこで、本実施形態に係る図５に示す変換装置９０は、電源端子９２及び電源供給セル９４を備えている。電源供給セル９４は、電源端子９２から供給された電力を各マクロセル６８及びＴＡＰコントローラ７０に供給する。
【００５３】
これにより、電源端子を有していないＪＴＡＧ非対応のデバイスをＪＴＡＧ対応のデバイスに変換することができる。
【００５４】
【発明の効果】
以上説明したように、本発明によれば、ＪＴＡＧ対応のデバイスとＪＴＡＧ対応のデバイスが混在したプリント基板でもＪＴＡＧテストが可能になる、という効果を有する。
【図面の簡単な説明】
【図１】第１実施形態における変換装置の平面図である。
【図２】ＪＴＡＧテストシステムの概略構成図である。
【図３】マクロセルの回路図である。
【図４】ＶｏＩＰ製品の概略構成図である。
【図５】第２実施形態における変換装置の平面図である。
【符号の説明】
１ 試験装置
２ プリント基板
３ コネクタ
４ 信号配線
１１ 内部論理回路
１２〜１５、１７ 端子
１８、７０ ＴＡＰコントローラ（コントローラ）
１９ｂ バイパス・レジスタ
１９ａ 命令レジスタ
２０、６８ マクロセル
２１、２２ 入力端子
２３、２６ セレクタ
２５、２７ 出力端子
３８ インターフェースドライバー
４０ シリアルドライバー
４２ トランス
４４、５０ 回線収容部
６０、９０ 変換装置
６２ 支持体
６３ 領域
６４ 電極パッド（電極）
６６ 外部端子
７２ 制御端子
９２ 電源端子
９４ 電源供給セル（電源供給手段）
【発明の属する技術分野】
本発明は、変換装置に係り、より詳しくは、ＪＴＡＧ（Ｊｏｉｎｔ ＴｅｓｔＡｃｔｉｏｎ Ｇｒｏｕｐ）テストシステムに非対応のデバイスをＪＴＡＧテストシステム対応のデバイスに変換するための変換装置に関する。
【０００２】
【従来の技術】
従来、ＩＣなどのデバイスが搭載されたプリント基板の導通テストや動作テストを行う場合、テストプローブをデバイスの端子等に押し当てて行うインサーキットテストと呼ばれる手法が一般的であった。
【０００３】
しかしながら、デバイスの高集積化及び小型化、プリント基板の高密度実装化が進むに従って、デバイスの端子数が増加すると共に端子の間隔が狭くなり、プリント基板のテストが困難な状況となっている。また、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）タイプのデバイスでは、パッケージの裏面にボール状の端子が配置されているため、パッケージをプリント基板に実装した後では端子にテストプローブを押し当てることができず、テストが特に困難であるという問題があった。
【０００４】
この問題を解決するため、ＪＴＡＧテストシステムが提案され、ＩＥＥＥ１１４９．１（以下、ＪＴＡＧ規格という）として規格化された。
【０００５】
このＪＴＡＧテストシステムとは、予めＪＴＡＧ規格に対応した回路をＩＣ等のデバイス内に搭載しておき、このデバイス内に搭載された回路を駆動することによりプリント基板の製造不良（例えば配線パターンのショートやオープンなどの不良）等を検出することができるシステムである。
【０００６】
ＪＴＡＧテストシステムは、図２に示すように、試験装置１とテスト対象であるプリント基板２をＴＡＰ（Ｔｅｓｔ Ａｃｃｅｓｓ Ｐｏｒｔ）と呼ばれる直列インターフェースで接続したものである。ＴＡＰは、ＴＤＩ（Ｔｅｓｔ Ｄａｔａ Ｉｎ）、ＴＤＯ（Ｔｅｓｔ Ｄａｔａ Ｏｕｔ）、ＴＣＫ（Ｔｅｓｔ Ｃｌｏｃｋ）、ＴＭＳ（Ｔｅｓｔ Ｍｏｄｅ Ｓｅｌｅｃｔ）、ＴＲＳＴ（Ｔｅｓｔ Ｒｅｓｅｔ）の５つの制御信号で構成されている。
【０００７】
制御信号ＴＤＩは、試験装置１からプリント基板２に対して、試験用のデータを直列に与える信号である。制御信号ＴＤＯは、プリント基板２からのデータを、試験装置１へ出力する信号である。制御信号ＴＣＫは、試験装置１からプリント基板２に対して、データの入出力等のタイミングを与えるためのクロック信号である。制御信号ＴＭＳは、試験装置１からプリント基板２に対して、試験動作を制御する命令を与えるための信号である。制御信号ＴＲＳＴは、試験装置１からプリント基板２を非同期に初期化するためのリセット信号である。
【０００８】
試験装置１は、例えばパーソナルコンピュータが用いられ、このパーソナルコンピュータに、制御信号ＴＤＩ等を入出力するためのＪＴＡＧ制御ボードと、制御プログラムを設けた構成となっている。また、試験装置１は、制御信号ＴＤＩとして出力する試験用のデータを作成する試験データ作成ツールと、プリント基板２から出力される制御信号ＴＤＯを解読して、このプリント基板２の良否、例えば配線のショートやオープン等の製造不良を判定する試験結果解析ツール等のソフトウェアを備えている。
【０００９】
一方、試験対象のプリント基板２には、試験装置１からの試験ケーブルを接続するためのコネクタ３が設けられると共に、ＪＴＡＧ対応の複数のＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）１０が搭載されている。
【００１０】
各ＩＣ１０は、それぞれ本来の機能を実行する内部論理回路１１と、この内部論理回路１１に対する本来の信号を入出力するための複数の端子１２を有している。更に、各ＩＣ１０は、試験用の制御信号ＴＤＩ，ＴＭＳ，ＴＣＫ，ＴＲＳＴが入力される端子１３，１４，１５，１６と、制御信号ＴＤＯを出力する端子 １７を備えている。
【００１１】
端子１４，１５，１６にはＴＡＰコントローラ１８が接続され、端子１３には命令レジスタ（ＩＮ−ＲＥＧ）１９ａが接続され、端子１３，１７間にはバイパス・レジスタ（ＢＰ−ＲＥＧ）１９ｂが接続されている。また、内部論理回路１１と各端子１２との問には、それぞれバウンダリスキャンレジスタであるマクロセル２０が設けられている。
【００１２】
ＪＴＡＧ制御コントローラであるＴＡＰコントローラ１８は、端子１５から与えられる制御信号ＴＣＫの立ち上りで、端子１４の制御信号ＴＭＳをサンプリングし、この制御信号ＴＭＳの論理値“０”、“１”と現在の状態に従って、予め設定された次の状態へ遷移するステートマシンである。遷移した状態に応じて、ＴＡＰコントローラ１８から各レジスタ１９ａ，１９ｂやマクロセル２０に対して、図示しない各種の制御信号が出力されるようになっている。
【００１３】
命令レジスタ１９ａは、端子１３から与えられる制御信号ＴＤＩ中の命令ビットを読み込んで解読するもので、これによりＴＡＰコントローラ１８に各種の機能を実行させることができる。また、バイパス・レジスタ１９ｂは、マクロセル２０を通さずに、端子１３から入力される制御信号ＴＤＩを、最短経路で端子１７へ制御信号ＴＤＯとして出力するための、バイパス経路を提供するものである。
【００１４】
マクロセル２０は、ＩＣ１０の内部論理回路１１と入出力用の端子１２との問に挿入されるもので、試験モード時には、このＩＣ１０内のすべてのマクロセル２０が一連に接続されて、端子１２の信号を順次転送するためのシフト・レジスタを構成することができるようになっている。このシフト・レジスタの最初のマクロセル２０の入力側は端子１３に接続され、最後のマクロセル２０の出力側が端子１７に接続されている。
【００１５】
プリント基板２に搭載された複数のＩＣ１０（この図では、ＩＣ１０１、１０２のみ表示）の入出力用の端子１２の問は、複数の信号配線４で接続されている。また、各ＩＣ１０の端子１４，１５，１６は、それぞれコネクタ３から制御信号ＴＭＳ，ＴＣＫ，ＴＲＳＴが共通に与えられるように接続されている。
【００１６】
一方、各ＩＣ１０の端子１３，１７は、デイジーチェーン接続されている。即ち、コネクタ３から制御信号ＴＤＩがＩＣ１０１の端子１３に与えられ、このＩＣ１０１の端子１７から出力される制御信号ＴＤＯが、次のＩＣ１０２の端子１３に、制御信号ＴＤＩとして与えられる。更に、ＩＣ１０２の端子１７から出力される制御信号ＴＤＯが、コネクタ３を介して試験装置１へ制御信号ＴＤＯとして出力されるようになっている。
【００１７】
図３は、図２中のＩＣ１０における従来のマクロセル２０の構成図である。このマクロセル２０は、内部論理回路１１または入力用の端子１２から入力データＤＩが与えられる入力端子２１と、前段のマクロセル等から制御信号ＴＤＩが与えられる入力端子２２を有している。入力端子２１，２２は、セレクタ（ＳＥＬ）２３の端子Ａ，Ｂにそれぞれ接続されている。セレクタ２３は、ＴＡＰコントローラ１８から端子Ｃに与えられるシフト信号ＳＦＴによって制御され、端子Ａ，Ｂのいずれか一方の信号を選択して、端子Ｏから出力するものである。セレクタ２３の端子Ｏは、フリップ・フロップ（以下、「ＦＦ」という）２４の端子Ｄに接続されている。
【００１８】
ＦＦ２４は、端子ＣＫに与えられる制御信号ＴＣＫの立ち上がりのタイミングで、端子Ｄの信号を保持して端子Ｑから出力するものである。ＦＦ２４の端子Ｑは、後段のマクロセル等に制御信号ＴＤＯを出力する出力端子２５に接続されると共に、セレクタ２６の端子Ｂに接続されている。セレクタ２６の端子Ａは入力端子２１に接続され、端子Ｃにはテストモードと通常モードを切り替えるためのモード信号ＭＯＤがＴＡＰコントローラ１８から与えられるようになっている。そして、セレクタ２６の端子Ｏは出力端子２７に接続され、この出力端子２７から内部論理回路１１または出力用の端子１２へ出力データＤＯが出力されるようになっている。
【００１９】
このようなＪＴＡＧテストシステムにおいて、通常モードが設定されると、各ＩＣ１０のＴＡＰコントローラ１８から与えられるモード信号ＭＯＤによって、各マクロセル２０内のセレクタ２６が端子Ａ側に切り替えられる。これにより、マクロセル２０の入力端子２１と出力端子２７が接続され、各ＩＣ１０の内部論理回路１１と入出力用の端子１２が直接接続されて通常の動作が行われる。
【００２０】
一方、テストモードが設定されると、モード信号ＭＯＤによって、各マクロセル２０内のセレクタ２６が端子Ｂ側に切り替えられ、ＩＣ１０の内部論理回路１１と入出力用の端子１２が切り離される。
【００２１】
更に、各ＩＣ１０のＴＡＰコントローラ１８から与えられるシフト信号ＳＦＴによって、セレクタ２３が端子Ａ側に切り替えられると、入力端子２１の入力データＤＩが、このセレクタ２３を介してＦＦ２４の端子Ｄに与えられる。ここで、制御信号ＴＣＫが立ち上がると、入力データはＦＦ２４に保持され、端子２５に制御信号ＴＤＯとして出力される。
【００２２】
その後、シフト信号ＳＦＴによってセレクタ２３が端子Ｂ側に切り替えられると、入力端子２２の制御信号ＴＤＩが、このセレクタ２３を介してＦＦ２４の端子Ｄに与えられる。これにより、ＩＣ１０内のすべてのマクロセル２０がデイジーチェーン接続され、シフト・レジスタが構成される。また、各ＩＣ１０の間も信号配線４によって接続されているので、プリント基板２上のすべてのＩＣ１０のマクロセル２０がデイジーチェーン接続され、一連のシフト・レジスタが形成される。
【００２３】
ここで、試験装置１から制御信号ＴＣＫのタイミングに従って制御信号ＴＤＩを与える。これにより、制御信号ＴＤＩが各ＩＣ１０内のマクロセル２０のＦＦ２４に順次転送されると共に、これらのＦＦ２４に保持されていたデータが順次読み出されてコネクタ３に制御信号ＴＤＯとして出力される。試験装置１では、試験用のデータを制御信号ＴＤＩとして出力し、プリント基板２から読み出された制御信号ＴＤＯを解析することにより、このプリント基板２上の信号配線４の良否を判定することができる。すなわち入力したテストデータである制御信号ＴＤＩと出力されたテストデータである制御信号ＴＤＩとを比較してデータパターンが一致するか否かを判定することにより、ショートしている信号配線や、接触不良等によりオープンしている信号配線を検出することができる。
【００２４】
【発明が解決しようとする課題】
しかしながら、従来のマクロセル２０では、次のような問題があった。ＪＴＡＧテストでは、例えば図２のＩＣ１０１の出力用の端子１２から信号配線４に出力された信号と、ＩＣ１０２の入力用の端子１２に入力された信号を比較し、その比較結果に基づいてその間の信号配線４の良否を判定している。即ち、試験対象の信号配線４の両側には、ＪＴＡＧ対応のＩＣ１０が接続されていることが前提となっている。このため、信号配線４に接続される片方のＩＣ（例えば、ＩＣ１０２）がＪＴＡＧに対応していない場合、その信号配線４の試験が極めて困難になる、という問題があった。
【００２５】
ところで、近年、データ通信に使用しているネットワークを使用して音声通信を可能にするデジタル通信技術であるＶｏＩＰ（Ｖｏｉｃｅ Ｏｖｅｒ Ｉｎｔｅｒｎｅｔ Ｐｒｏｔｏｃｏｌ）を利用した製品が普及し始めているが、このＶｏＩＰ製品では、図４に示すように、ＣＰＵ３０やＤＳＰ３２、ＲＯＭ３４、ＲＡＭ３６等のＩＣや、ＬＡＮ側とのインターフェースドライバー３８やシリアルドライバー４０、及び、レベル変換や回線側と装置内部とを電気的に分離するためのトランス４２等を備えたＬＡＮ側とのインターフェースである回線収容部４４、ＣＯＤＥＣ４６や加入者線回路であるＳＬＩＣ（Ｓｕｂｓｃｒｉｂｅｒ Ｌｉｎｅ Ｉｎｔｅｒｆａｃｅ Ｃｉｒｃｕｉｔ）４８等を備えた電話機側とのインターフェースである回線収容部５０を備えている。
【００２６】
このようなＶｏＩＰ製品でＪＴＡＧテストを行おうとした場合、現状ではＣＰＵ３０やＤＳＰ３２等の集積度の高いＩＣでしかＪＴＡＧ規格に対応していないため、ＪＴＡＧ対応のデバイスとＪＴＡＧ非対応のデバイスが混在することとなる。
【００２７】
ＪＴＡＧ非対応のＲＯＭ３４やＲＡＭ３６については、テストデータの読み込みや書き込み等により配線不良等を検出することは可能ではあるが、回線収容部４４、５０については使用電源電圧が相違することや外部間インターフェースである等の理由によりＪＴＡＧテストすることができず、別の方法によりテストしなければならないため、検査効率を悪化させる原因となっていた。
【００２８】
本発明は、上記事実に鑑みて成されたものであり、ＪＴＡＧ対応のデバイスとＪＴＡＧ対応のデバイスが混在したプリント基板でもＪＴＡＧテストを可能にする変換装置を提供することを目的とする。
【００２９】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明は、デバイスが搭載されたプリント基板の検査をするための予め定めた規格に非対応の非対応デバイスのデバイス端子が接続される複数の電極と、前記電極に対応して設けられた複数の外部端子と、前記外部端子と検査すべき前記電極との間に設けられ、前記デバイスが通常動作を行う通常モード時には前記外部端子と当該外部端子に対応する前記デバイス端子とが接続され、前記検査を行うテストモード時には前記検査すべき電極について検査を行うためのテストデータを転送するように接続される少なくとも１つのマクロセルと、前記検査を行うための制御信号及びテストデータを入力するための制御端子と、前記制御端子から入力された制御信号に基づいて前記マクロセルを制御するコントローラと、を備えたことを特徴とする。
【００３０】
この発明によれば、デバイスが搭載されたプリント基板の検査をするための予め定めた規格に非対応の非対応デバイスのデバイス端子が接続される複数の電極を備えている。この規格は、例えば請求項３に記載したように、ＩＥＥＥ１１４９．１、すなわちＪＴＡＧ規格とすることができる。
【００３１】
また、電極に対応して複数の外部端子が設けられ、この外部端子と検査すべき電極との間には、マクロセルが設けられている。このマクロセルは、規格に対応して、デバイスが通常動作を行う通常モード時には外部端子と当該外部端子に対応するデバイス端子とを接続する。すなわち、マクロセルは、非対応デバイスが通常の動作を行うように、外部端子からの信号が非対応デバイスに入力されるように、または非対応デバイスからの信号が外部端子に出力されるように動作する。
【００３２】
また、マクロセルは、規格に対応して、検査を行うテストモード時には検査すべき電極について検査を行うためのテストデータを後段のマクロセルまたは外部端子に転送するように接続される。これにより、デバイス同士をデイジーチェーン接続することができ、テストデータを次々と後段のデバイスへ転送することが可能となる。
【００３３】
このマクロセルは、規格に対応したコントローラによって制御される。コントローラは、制御端子から入力された規格に対応した制御信号に基づいてマクロセルを制御する。
【００３４】
これにより、非対応デバイスを電極に接続することにより、規格に対応した対応デバイスに変換することができる。従って、対応デバイスと非対応デバイスが混在したプリント基板でも、規格に対応した検査をすることができる。これにより、検査効率を向上させることができる。
【００３５】
なお、請求項２に記載したように、電源を入力するための電源端子と、前記電源端子から入力された電源を前記マクロセル及び前記コントローラに供給するための電源供給手段と、をさらに備えた構成としてもよい。これにより、電源端子を有しない非対応デバイス、例えばトランスやコイル等も対応デバイスに変換することができる。
【００３６】
【発明の実施の形態】
（第１実施形態）
以下、図面を参照して本発明の第１実施形態について説明する。なお、本実施形態では、一例として、ＪＴＡＧ非対応の表面実装タイプ、例えばＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）タイプのＩＣ（以下、非対応ＩＣという）をＪＴＡＧ対応に変換するための変換装置について説明する。
【００３７】
図１には、本実施の形態に係る変換装置６０の概略平面図を示した。変換装置６０は、図１に示すように、支持体６２上に、非対応ＩＣを搭載するための電極パッド６４が形成されている。
【００３８】
この電極パッド６４は、非対応ＩＣの端子の配置に対応した位置に形成されている。なお、図１において点線で示す領域６３は、非対応ＩＣのパッケージ部分が実装されるべき領域を示している。非対応ＩＣの各端子は、対応する電極パッド６４上に半田付け等により接続される。
【００３９】
また、支持体６２の外縁部には、図示しないプリント基板上に変換装置６０を実装するための外部端子６６が設けられている。この外部端子６６は、少なくとも非対応ＩＣの端子に対応した数だけ設けられる。
【００４０】
各々の外部端子６６と電極パッド６４との間には、各々マクロセル６８が設けられている。このマクロセル６８は、デジタル信号用のマクロセルとアナログ信号用のマクロセルとがあり、非対応ＩＣの端子に入力または出力される信号がデジタル信号なのかアナログ信号なのかにより予め選択されて搭載される。なお、デジタルセルの構成は、図３と同様の構成である。
【００４１】
デジタルセルの場合、マクロセル６８は、前述したように、通常モードが設定された場合には、外部端子６６と電極パッド６４、すなわち領域６３上に実装された非対応ＩＣの端子とを接続するように動作し、テストモードが設定された場合には、外部端子６６と電極パッド６４とを非接続状態にすると共に、後段のマクロセル６８と接続して一連のシフトレジスタが形成されるように動作する。
【００４２】
なお、非対応ＩＣは電源端子を備え、この電源端子から電力を供給されて動作するため、電極パッド６４の何れか１つには電源端子が接続される。この電源端子が接続される電極パッドに対応した位置の外部端子が電源供給用となる。このため、電源供給用の外部端子と、対応する電極パッドとの間にはマクロセルは設けられず直接接続される。そして、各マクロセルは、電源供給用の外部端子から供給された電力により動作する。
【００４３】
また、支持体６２上には、ＪＴＡＧコントローラであるＴＡＰコントローラ７０が設けられている。ＴＡＰコントローラ７０も電源供給用の外部端子から電力を供給されて動作する。ＴＡＰコントローラ７０は、図２で説明したのと同様であるので詳細な説明は省略する。
【００４４】
ＴＡＰコントローラ７０近傍であって支持体６２の外縁部には、前述した制御信号ＴＤＩ，ＴＭＳ，ＴＣＫ，ＴＲＳＴ，ＴＤＯを入力または出力するための制御端子７２〜８０が設けられており、これら制御端子７２〜８０はＴＡＰコントローラ７０と接続されている。
【００４５】
ＴＡＰコントローラ７０では、前述したような制御により、通常モードでは非対応ＩＣが通常の動作をするように、すなわち外部端子６６と非対応ＩＣの端子とが接続されるようにマクロセル６８を制御し、テストモードでは、ＪＴＡＧテストが行われるように、すなわち外部端子６６と非対応ＩＣの端子とが非接続状態になると共に、後段のマクロセル６８及び後段のＩＣと接続して一連のシフトレジスタが形成されるようにマクロセル６８を制御する。また、ＴＡＰコントローラ７０は、マクロセル６８がアナログセルの場合には、通常モードの場合はアナログ信号をセル内で透過させ、テストモードの場合には、ＪＴＡＧ用の制御信号をデジタル信号として扱って制御する。
【００４６】
これにより、非対応ＩＣを変換装置６０に実装し、この変換装置６０をプリント基板に実装することにより、図４に示すようなＶｏＩＰ製品のように、ＪＴＡＧ非対応のデバイスとＪＴＡＧ対応のデバイスが混在した回路の場合でもＪＴＡＧテストを行うことができる。従ってＪＴＡＧに非対応のデバイスを別の方法により検査する必要がなく、検査効率を向上させることができる。
【００４７】
なお、本実施形態では、ＳＯＰタイプのＪＴＡＧに非対応のＩＣをＪＴＡＧ対応のＩＣに変換するための変換装置について説明したが、ＳＯＰの他、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）やＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）タイプのＩＣにも本発明を適用可能である。
【００４８】
また、表面実装タイプでなく、端子挿入タイプ、例えばＤＩＰ（Ｄｕａｌ Ｉｎｌｉｎｅ Ｐａｃｋａｇｅ）にも本発明を適用可能である。この場合、電極パッドを端子挿入可能な構造にするか、非対応ＩＣの端子を挿入可能なソケットを電極パッド上にさらに実装すればよい。
【００４９】
また、非対応ＩＣのサイズを変換するためのソケットを電極パッド上に実装するようにしてもよい。これにより、非対応ＩＣのサイズに応じてソケットを変更すればよいため、電極パッドの配置を非対応ＩＣのサイズに合わせて変更する必要がない。
【００５０】
（第２実施形態）
次に、本発明の第２実施形態について説明する。第２実施形態では、電源端子を有していないＪＴＡＧ非対応のデバイスをＪＴＡＧ対応のデバイスに変換するための変換装置について説明する。なお、第１実施形態と同一部分には同一符号を付し、詳細な説明は省略する。
【００５１】
変換対象のデバイスが電源供給されて動作するＩＣ等の場合は、外部端子６６の１つが電源供給用となり、その外部端子からマクロセル６８やＴＡＰコントローラ７０に電源が供給されるが、変換対象のデバイスがトランスやフィルタなどのように、電源端子を有していない場合には、別途電源端子を設ける必要がある。
【００５２】
そこで、本実施形態に係る図５に示す変換装置９０は、電源端子９２及び電源供給セル９４を備えている。電源供給セル９４は、電源端子９２から供給された電力を各マクロセル６８及びＴＡＰコントローラ７０に供給する。
【００５３】
これにより、電源端子を有していないＪＴＡＧ非対応のデバイスをＪＴＡＧ対応のデバイスに変換することができる。
【００５４】
【発明の効果】
以上説明したように、本発明によれば、ＪＴＡＧ対応のデバイスとＪＴＡＧ対応のデバイスが混在したプリント基板でもＪＴＡＧテストが可能になる、という効果を有する。
【図面の簡単な説明】
【図１】第１実施形態における変換装置の平面図である。
【図２】ＪＴＡＧテストシステムの概略構成図である。
【図３】マクロセルの回路図である。
【図４】ＶｏＩＰ製品の概略構成図である。
【図５】第２実施形態における変換装置の平面図である。
【符号の説明】
１ 試験装置
２ プリント基板
３ コネクタ
４ 信号配線
１１ 内部論理回路
１２〜１５、１７ 端子
１８、７０ ＴＡＰコントローラ（コントローラ）
１９ｂ バイパス・レジスタ
１９ａ 命令レジスタ
２０、６８ マクロセル
２１、２２ 入力端子
２３、２６ セレクタ
２５、２７ 出力端子
３８ インターフェースドライバー
４０ シリアルドライバー
４２ トランス
４４、５０ 回線収容部
６０、９０ 変換装置
６２ 支持体
６３ 領域
６４ 電極パッド（電極）
６６ 外部端子
７２ 制御端子
９２ 電源端子
９４ 電源供給セル（電源供給手段）
Claims (3)
- デバイスが搭載されたプリント基板の検査をするための予め定めた規格に非対応の非対応デバイスのデバイス端子が接続される複数の電極と、
前記電極に対応して設けられた複数の外部端子と、
前記外部端子と検査すべき前記電極との間に設けられ、前記デバイスが通常動作を行う通常モード時には前記外部端子と当該外部端子に対応する前記デバイス端子とが接続され、前記検査を行うテストモード時には前記検査すべき電極について検査を行うためのテストデータを転送するように接続される少なくとも１つのマクロセルと、
前記検査を行うための制御信号及びテストデータを入力するための制御端子と、
前記制御端子から入力された制御信号に基づいて前記マクロセルを制御するコントローラと、
を備えたことを特徴とする変換装置。 - 電源を入力するための電源端子と、前記電源端子から入力された電源を前記マクロセル及び前記コントローラに供給するための電源供給手段と、をさらに備えたことを特徴とする請求項１記載の変換装置。
- 前記規格はＩＥＥＥ１１４９．１であることを特徴とする請求項１又は請求項２記載の変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002232970A JP2004069650A (ja) | 2002-08-09 | 2002-08-09 | 変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002232970A JP2004069650A (ja) | 2002-08-09 | 2002-08-09 | 変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004069650A true JP2004069650A (ja) | 2004-03-04 |
Family
ID=32018219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002232970A Pending JP2004069650A (ja) | 2002-08-09 | 2002-08-09 | 変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004069650A (ja) |
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| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051208 |
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| A131 | Notification of reasons for refusal |
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|
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