KR100295595B1 - 다중칩모듈및그와함께사용하는설비 - Google Patents

다중칩모듈및그와함께사용하는설비 Download PDF

Info

Publication number
KR100295595B1
KR100295595B1 KR1019970036335A KR19970036335A KR100295595B1 KR 100295595 B1 KR100295595 B1 KR 100295595B1 KR 1019970036335 A KR1019970036335 A KR 1019970036335A KR 19970036335 A KR19970036335 A KR 19970036335A KR 100295595 B1 KR100295595 B1 KR 100295595B1
Authority
KR
South Korea
Prior art keywords
substrate
chip
pad
module
conductively coupled
Prior art date
Application number
KR1019970036335A
Other languages
English (en)
Other versions
KR19980024122A (ko
Inventor
토마스 제이 바드슬레이
제드 알 이스트만
Original Assignee
포만 제프리 엘
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 포만 제프리 엘, 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 포만 제프리 엘
Publication of KR19980024122A publication Critical patent/KR19980024122A/ko
Application granted granted Critical
Publication of KR100295595B1 publication Critical patent/KR100295595B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31712—Input or output aspects
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31712—Input or output aspects
    • G01R31/31715—Testing of input or output circuits; test of circuitry between the I/C pins and the functional core, e.g. testing of input or output driver, receiver, buffer
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
    • G01R31/318513—Test of Multi-Chip-Moduls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K7/00—Constructional details common to different types of electric apparatus
    • H05K7/02—Arrangements of circuit components or wiring on supporting structure
    • H05K7/10—Plug-in assemblages of components, e.g. IC sockets
    • H05K7/1053—Plug-in assemblages of components, e.g. IC sockets having interior leads
    • H05K7/1076—Plug-in assemblages of components, e.g. IC sockets having interior leads co-operating by sliding
    • H05K7/1084—Plug-in assemblages of components, e.g. IC sockets having interior leads co-operating by sliding pin grid array package carriers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/04—Housings; Supporting members; Arrangements of terminals
    • G01R1/0408—Test fixtures or contact fields; Connectors or connecting adaptors; Test clips; Test sockets
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

상부 및 하부 표면을 갖는 기판, 상부 표면상의 다수의 칩, 하부 표면상의 다수의 핀을 갖고, 각각의 칩은 기판을 통해 연장되고 대응하는 핀에 도전성 결합되는 적어도 하나의 리드를 갖는 개선된 다중 칩 모듈(multi-chip-modules)로서, 그 모듈은 칩과 연관되고 기판내에 완전하게 매립된 적어도 하나의 네트를 갖고, 본 발명의 개선책은 기판의 하부 표면에 부착된 적어도 하나의 패드와, 패드와 네트 사이에 도전성 결합된 도전성 경로를 포함한다.

Description

다중 칩 모듈 및 그와 함께 사용하는 설비{MULTI-CHIP MODULE WITH ACCESSIBLE TEST PADS AND TEST FIXTURE}
본 발명은 전반적으로 다중 칩 모듈(multi-chip modules)에 관한 것이다.
다중 칩 모듈(MCM)은 단일 패키지상에서 몇개의 칩을 지원할 수 있는 모듈 또는 패키지이다. 대부분의 다중 칩 패키지는 세라믹으로 만들어진다. 다중 칩 모듈은 종래의 전자 부품 패키징에 비해 공간 및 성능상의 장점을 제공한다. 현재 MCM은 고성능이 필요한 애플리케이션에서 이용된다. 퍼스널 컴퓨터의 시스템 클럭 주파수가 200MHz에 접근하고 기능적인 밀도가 증가됨에 따라, 보다 많은 전자 회로 설계에서 MCM이 필요하게 된다. MCM은 전형적으로 비용면에서 잇점을 제공한다. 그러나, MCM 기술을 폭넓게 채택하는데 있어 테스트 및 진단(diagnostics) 문제가 2가지의 중요한 장애요인이 되고 있다. MCM은 고장이 발생하는 경우 테스트하기가 어렵고 진단하기도 어렵다.
(패키지 또는 웨이퍼 형태의) 개개의 칩에 대해 생성되는 테스트 벡터는 필요한 모든 칩 신호 입력 및 출력(I/O)을 테스트 장치가 이용할 수 있는 것으로 가정한다. 전자 부품 패키지상에서는, 가능한 한 많은 수의 액세스가능한 입력/출력(I/O)을 갖는 것이 매우 바람직하다. 전형적으로 테스트 엔지니어들은 테스트 및 진단 분석을 용이하게 하기 위해 가능한 한 다수의 액세스가능한 I/O를 필요로 한다. 그러나, 회로 설계자들은 I/O를 이용하여 보다 많은 기능이 모듈상에서 가능하게 되기를 원한다. I/O가 너무 많은 경우 배선이 복잡해지고 소켓 비용이 증가하기 때문에, 전자 부품 패키지가 접속되는 보드의 비용이 증가한다.
칩을 테스트하는데 개별적으로 사용된 테스트 데이터는 MCM상에 실장된 칩을 테스트하는 데 사용될 수 없다. MCM 레벨 테스트는 웨이퍼 또는 단일 칩 패키지 레벨 테스트보다 비교적 높은 수준의 테스트이다. 제조 공정에서 개개의 칩 또는 다이에 대해 테스트 데이터를 생성하기 위해 전형적으로 자동 테스트 패턴 생성(Automatic test pattern generation ; ATPG) 소프트웨어가 사용된다. 그러나, 전형적으로 이러한 소프트웨어는 MCM의 크기로 인해, 다시 말해 MCM상에는 많은 수의 칩이 실장되어 있므므로 MCM에 의해 실현되는 로직에 대한 테스트 데이터를 생성하도록 구성되지는 않는다.
반도체 기술, 특히 CMOS(complementary metal-oxide semiconductor) 기술의 발전이 계속됨에 따라, 개개의 칩상에서 구현할 수 있는 회로의 수가 증가한다. 따라서, 이러한 고밀도 칩에 대해 테스트 데이터를 생성하는 것이 보다 어려워진다. 하나의 모듈상에 몇개의 칩을 갖는 다중 칩 모듈의 경우, 이 문제는 더 커진다. 예를 들면, 약 700만개의 트랜지스터를 갖는 마이크로프로세서 칩에 대해 테스트를 생성하기가 어렵다고 하면, 마이크로프로세서 및 이에 필적할만한 밀도를 갖는 몇가지 다른 칩으로 구성된 다중 칩 모듈에 대해 유일한 테스트 패턴 세트(unique set of test patterns)를 생성하는데 더 큰 어려움이 생기게 된다. 전체 모듈에 대해 테스트 데이터를 생성하기 위해서는, 데이터를 생성하기 전에 전체 MCM의 개별적인 로직 모델이 형성되어야 한다. 이러한 개별적인 로직 모델은 개별적인 칩 또는 다이에 대해 테스트 데이터를 생성하기 위해 형성되는 로직 모델보다 현저하게 복잡하다. 더욱이, MCM 로직 모델은 개개의 칩에 대한 테스트 데이터의 생성보다 훨씬 많은 컴퓨터 프로세싱 시간을 필요로 한다.
MCM을 테스트하는데 있어 다른 문제점은 동작하지 않는 칩(inoperative chip)의 고장을 분리할 능력이 없다는 점이다. 칩이 MCM에 실장되는 경우 몇몇 칩 I/O는 액세스불가능하다. 전형적으로 MCM이 초기에 파워-업(power-up)되는 경우에 상승 시간, 셋업, 홀드 시간 및 다른 동작 파라미터의 관점에서 중요한 네트(critical nets)를 특징짓는 것이 바람직하다. 본 명세서에서 사용되는 바와 같이, "네트"라는 용어는 전기 부품 패키지에서 공통의 직류 전기 전위를 갖도록 상호접속된 단자의 그룹을 지칭한다. 전형적으로, MCM상에서 이러한 임계 네트는 특징지워질 수 없는데 그 이유는 이들이 모듈로부터 드러나지 않으며 액세스불가능하기 때문이다. 따라서, 이러한 네트를 테스트하려고 하는 경우 프로브 및 다른 검출 장치는 쓸모가 없다. 따라서, 다중 칩 패키지상에서 둘 이상의 칩들간에 고장 네트가 존재하는 경우, 검출의 위치를 결정하는 것은 어렵다. 이러한 어려움은 생산 수율을 감소시킨다. 더욱이, 특정 칩에 대한 고장 분리가 불가능하므로, 결함이 있는 칩이 모듈상에 존재하는 경우에는 종종 전체 모듈을 교체시켜야 할 때도 있다. 이것은 결함있는 칩을 한개 교체하는 것보다 훨씬 비싸다.
개개의 칩으로 고장을 분리하는 것이 불가능한 경우에 존재하는 어려움 및 문제점을 예시하는 예로는, MCM이 신호를 송신하는 하나의 칩(드라이버칩) 및 신호를 수신하는 다른 칩(수신기칩)을 가지며 드라이버칩 및 수신기칩 사이의 접속부가 MCM 기판내에 매립되어 액세스불가능한 경우를 들 수 있다. MCM의 테스트 동안 수신칩이 송신된 신호를 수신하지 않는 경우, 장애가 (i) 결함있는 드라이버칩으로 인한 것인지, (ii) 결함있는 수신기칩으로 인한 것인지, 또는 (iii) 드라이버칩 및 수신기칩 사이의 접속 파괴로 인한 것인지의 여부가 결정되어야 한다.
일단 MCM 캐리어의 제 1 배치(first batch)가 제조되고 나면 설계를 변경하는 것은 불가능한 일은 아니나 곤란하다. 전형적으로 MCM 기판층을 변경하고 캐리어를 조립하는 것은 인쇄 회로 기판에 대해 유사한 변경을 가하는 것보다 훨씬 더 많은 시간을 소모한다. 더욱이, MCM과는 달리, 인쇄 회로 기판의 배선은 물리적으로 새로운 구멍(openings)을 뚫고 필요한 경우 땜납 배선을 부가하는 것으로 변경이 가능하다. MCM의 경우에는 MCM을 손상시키거나 동작 불가능 상태로 만들지 않고 이러한 변경을 가할 수 있는 방법이 없다.
MCM을 테스트하는 상기한 문제점을 해결하기 위한 여러 시도가 있었다. 하나의 방법은 모듈상의 네트로 액세스하기 위해 모듈의 하부에 핀을 부가하는 것이다. 그러나, 이것은 제조 비용을 증가시킨다. 더욱이, 전형적으로 핀은 금으로 도금되므로 고가이다. 또한, MCM이 실제 환경에서 동작상태에 있는 경우, 이들 핀은 테스트 목적으로만 사용될 수 있고 입력 또는 출력으로서는 사용될 수 없다. 일단 테스트가 완료되면 이들 핀을 사용할 일이 없게 되는 문제점이 생긴다. 하나의 해결책은 MCM에 부가된 부가적인 핀을 수용하는 부가적인 구멍을 제공하도록MCM이 실장되는 최종 회로 기판을 변경하는 것이다. 이것도 마찬가지로 제조 비용을 증가시킨다.
다른 방법은 다이 또는 칩이 모듈에 실장되기 전에 이들 다이 또는 칩을 철저히 테스트하여 모듈이 조립된 후에도 모듈의 품질 및 신뢰성이 높도록 하는 것이다. 이 방법은 베어 다이(bare dies)가 MCM상에 패키지되기 전에 베어 다이를 테스트하고 번-인(burn-in)함으로써(스트레스(stress)함으로써) 수행된다. 이것은 모듈 레벨에서는 과도한 테스트 및 진단 프로시쥬어를 제거함으로써 테스트 및 진단 문제점을 해결하는 것처럼 보이지만, 이 기법은 통상 다이를 다루고 접촉하는데 비싼 설비를 수반한다.
MCM을 테스트하는 것에 관한 상기한 문제점을 해결하는 다른 방법은 "자체-테스트(self-test)"로 알려져 있다. "자체 테스트"는 여러 형태로 존재하지만, 기본적인 개념은 주변 테스트 장치를 이용하여 최소의 노력으로 칩이 자신을 테스트하도록 칩에 로직을 설계하는 것이다. "자체 테스트" 기법은 테스트 장치에 의해 접촉될 필요가 있는 핀의 수를 감소시킨다. 그러나, 칩에 설계된 부가적인 로직 때문에 부가적인 엔지니어링, 설계 및 제조 시간이 필요하게 되어 칩을 생산할 비용을 현저하게 증가시킨다.
MCM을 테스트하는 것에 관한 문제점을 해결하는 다른 방법은 경계 스캔 기반 테스트(boundary scan-based testing)이다. 경계 스캔 기반 테스트는 프로브(probe)될 수 없는 모듈 내부의 노드에 대해 가제어성(controllability) 및 가관측성(observability)을 제공하지만, 경계 스캐닝은 테스트되는 다이 또는 칩의 성능을 실질적으로 감소시킬 수 있다.
MCM을 테스트하는 문제점을 해결하는 또 다른 방법은 "칩-인-플레이스(chip-in-place)" 테스트로서 칭해진다. 이 기법은 MCM상에서 다른 모든 칩이 3상(tri-state)으로 구성되어 있는 동안, 즉 턴 오프되어 있는 동안, 개개의 칩 주변에 갱 브로브(gang probe)를 갖는 EC 패드를 접촉시켜 해당 칩을 테스트하는 것이다. 칩이 테스트된 후에, 갱 프로브는 모듈상에서 다음 칩상에 자동적으로 배치된다. 이 프로세스는 모든 칩이 테스트될 때까지 계속된다. 이 기법은 모듈의 하부에 여유 공간이 없고 MCM상의 모든 테스트 패드가 칩과 동일한 면상에 있는 경우에 이용된다. 그러나, 갱 프로브는 고가이며 비교적 신뢰도가 떨어진다. 더욱이, 패드상에 프로브를 배치시키는 데는 고가의 광학 및 배치 시스템이 수반된다.
다중 칩 모듈을 테스트하는 이전의 시스템의 문제점 및 단점을 감안하여, 본 발명의 목적은 다중 칩 모듈에 실장된 모든 집적 칩의 테스트가 가능한 다중 칩 모듈을 제공하는 것이다.
본 발명의 다른 목적은 다중 칩 모듈의 기판에 매립된 모든 네트의 테스트가 가능한 다중 칩 모듈을 제공하는 것이다.
본 발명의 다른 목적은 종래의 다중 칩 모듈에 대해 비교적 적은 시간으로다중 칩 모듈에 실장된 모든 집적 회로 칩의 테스트가 가능한 다중 칩 모듈을 제공하는 것이다.
본 발명의 또 다른 목적은 비용면에서 효과적인 방식으로 다중 칩 모듈에 실장된 모든 집적 회로 칩의 테스트가 가능한 다중 칩 모듈을 제공하는 것이다.
본 발명의 또 다른 목적 및 장점은 다음의 명세서로부터 부분에 따라 명확하고 자명해질 것이다.
당 분야에서 통상의 지식을 가진 자에게 명백한 상기한 내용 및 다른 목적 및 장점이 본 발명에 의해 성취되며, 본 발명은 제 1 측면에서, 상부 및 하부 표면을 갖는 기판, 상부 표면상의 다수의 칩, 하부 표면상의 다수의 핀을 갖는 다중 칩 모듈─ 각 칩은 기판을 통해 연장되어 대응하는 핀에 도전성 결합되는 적어도 하나의 리드를 갖고, 그 모듈은 칩과 연관되고 기판내에 완전하게 매립된 적어도 하나의 네트를 가짐 ─ 에 있어서, 기판의 하부 표면에 부착된 적어도 하나의 패드와, 패드와 네트 사이에 도전성 결합된 도전성 경로를 포함한다.
관련된 측면에서, 본 발명은 상부 및 하부 표면을 갖는 기판과, 상부 표면상의 다수의 칩, 하부 표면상의 다수의 핀을 갖는 다중 칩 모듈 ─ 그 핀은 핀이 없는 중앙 부분을 갖는 어레이내에 배치되고, 각 칩은 기판을 통해 연장되어 대응하는 핀에 도전성 결합되는 적어도 하나의 리드를 가지며, 그 모듈은 칩과 연관되고 기판내에 완전하게 매립된 적어도 하나의 네트를 가짐 ─ 에 있어서, 어레이의 중앙 부분에 대응하는 기판 하부 표면 부분에 부착된 적어도 하나의 패드와, 패드와네트 사이에 도전성 결합된 스터브(stub)를 포함한다.
다른 측면에서, 본 발명은 상부 및 하부 표면을 갖는 기판, 기판 상부 표면상의 다수의 칩, 기판 하부 표면에 부착된 다수의 핀 ─ 각 칩은 기판을 통해 연장되어 대응하는 핀에 도전성 결합되는 적어도 하나의 리드를 갖고, 그 모듈은 칩과 연관되고 기판내에 완전하게 매립되는 적어도 하나의 네트를 가짐 ─ 과, 기판의 하부 표면에 부착된 적어도 하나의 패드, 및 패드와 네트 사이에 도전성 결합된 도전성 경로를 갖는다.
또 다른 측면에서, 본 발명은 다중 칩 모듈과 함께 사용하는 설비에 관한 것으로, 그 다중 칩 모듈은 상부 및 하부 표면을 갖는 기판, 기판 상부 표면상의 다수의 칩, 기판 하부 표면에 부착된 다수의 핀을 포함하여, 그 핀은 핀이 없는 중앙 부분을 갖는 어레이내에 배치되고, 각 칩은 기판을 통해 연장되어 대응하는 핀에 도전성 결합되는 적어도 하나의 리드를 가지며, 그 모듈은 기판내에 완전히 매립되는 칩과 연관되고 적어도 하나의 네트, 기판의 하부 표면에 부착된 적어도 하나의 패드 및 패드와 네트 사이에 도전성 결합된 도전성 경로를 가지며, 그 설비은,
다중 칩 모듈을 수용하는 상부 표면을 갖는 ZIF 소켓(zero-insertion-force socket) ─ 소켓 상부 표면은 기판 하부 표면에 부착된 어레이 핀을 수용하는 핀 입구 어레이(array of pin inlets)를 포함하고, 그 소켓 상부 표면은 기판 하부 표면상에서 패드와 도전성 접촉하는 표면을 갖는 적어도 하나의 핀을 더 포함하며, 소켓 하부 표면은 그 소켓 하부 표면에 부착된 다수의 소켓 핀(a plurality of socket pins)을 갖고, 적어도 하나의 소켓 핀은 상기 패드 접촉용 표면 핀에 도전성 결합되며, 나머지 소켓 핀이 핀 입구에 도전성 결합된다 ─ 과,
상기 소켓 핀을 도전성 수용하는 다수의 입구(a plurality of inlets)를 갖는 회로 기판 ─ 상기 회로 기판은 주변 테스트 장치(peripheral testing devices)에 접속하는 인터페이스 단자(interface terminal)를 더 포함하고, 그 단자는 다수의 핀을 가지며, 각 단자 핀은 대응하는 소켓 핀에 도전성 결합된다 ─
을 포함한다.
본 발명의 특징은 신규한 것으로 간주되며 본 발명의 구성요소의 특징은 특히 청구 범위에 개시되어 있다. 참조부호는 단지 예시용이며 기준화하도록 도시된 것은 아니다. 그러나, 구성 및 동작 방법으로서의 본 발명 자체는 뒤이어 첨부되는 도면과 함께 본 발명의 상세한 설명을 참조하여 가장 잘 이해될 수 있다.
도 1은 모든 칩 입력/출력 네트가 액세스가능한 단일 칩 모듈의 측면도
도 2는 모듈의 기판내에 매립되어 그에 따라 액세스가능하지 않은 네트를 갖는 종래의 다중 칩 모듈의 측면도
도 3은 본 발명의 다중 칩 모듈의 측면도
도 4는 도 3의 다중 칩 모듈 및 테스트 패드 커버의 측면도
도 5는 본 발명의 다중 칩 모듈의 하부 평면도
도 6은 도 5의 선 6-6을 따라 취해지는 횡단면도
도 7은 본 발명의 다중 칩 모듈 및 테스트 패드 커버의 다른 실시예의 측면도
도 8은 본 발명의 다중 칩 모듈 및 본 발명의 테스트 설비 사이의 상호접속을 도시하는 도면
도 9는 도 8에 도시된 테스트 설비의 상부 평면도
< 도면의 주요 부분에 대한 부호의 설명 >
32 : 다중 칩 모듈
34, 36 : 칩
38 : 기판
40 : 리드
42 : 핀
44 : 하부 표면
46, 48 : 네트
50, 52 : 스터브
54 : 패드
본 발명의 바람직한 실시예가 첨부도면의 도 1 내지 도 9를 참조하여 기술되며, 유사한 참조부호는 본 발명의 유사한 특징을 나타낸다.
도 1을 참조하면, 단일 칩 모듈(SCM)(10)이 도시되어 있다. 모듈(10)은 칩 또는 다이(12) 및 기판(14)을 포함한다. 칩(12)은 기판을 통해 연장되고, 기판(14)의 하부 표면(19)에 부착된 핀(18)에 도전성 결합되는 도전성 리드(16)를 갖는다. 상기한 문제점은 SCM(10)을 테스트하는 경우에는 발생하지 않는데 그 이유는 주변 테스트 장치에 대해 액세스가능한 핀들(18)중 대응하는 핀에 각 리드(16)가 도전성 결합되기 때문이다. 본 명세서에서 사용되는 바와 같이, "핀"이라는 용어는 핀들, 땜납 볼(solder balls) 또는 땜납 칼럼(solder columns)을 지칭한다. 핀은 제각기SCM 또는 MCM에 신호를 입력하고 SCM 또는 MCM으로부터 신호를 출력하기 위해 사용된다. 핀은 또한 공급 전압 또는 기준 전압 및 접지 전위를 제공하는 데 사용된다.
도 2를 참조하면, 통상적인 다중 칩 모듈(MCM)(20)이 도시되어 있다. MCM(20)은 칩(22, 24) 및 기판(26)을 포함한다. MCM(20)이 2개를 초과하는 칩을 포함할 수 있음에 주의해야 한다. 그러나, 이하의 설명을 위해, 단지 2개의 칩만을 도시하였다. 칩(22 및 24)은 도전성 리드(28)를 가지며, 도전성 리드(28)는 기판(26)을 관통해 연장되고 기판(26)의 하부 표면(30)에 부착된 핀(29)에 도전성 결합된다. MCM(20)은 네트(31)를 가지며, 네트(31)는 기판(26)내에 매립되고 임의의 핀(29)에 도전성 접촉하지 않는다. 따라서, 도 1에 도시된 SCM(10)과는 달리, 네트(31)가 액세스가능하지 않으므로 칩(22 및 24)을 테스트하고자 하는 경우 상기한 문제점이 발생한다.
도 3을 참조하면, 본 발명의 MCM(32)이 도시되어 있다. MCM(32)은 칩(34, 36) 및 기판(38)을 포함한다. MCM(32)이 2개를 초과하는 칩을 포함할 수 있음에 유의해야 한다. 칩(34 및 36)은 도전성 리드(40)를 가지며, 도전성 리드(40)는 기판(38)을 관통해 연장되고 기판(38)의 하부 표면(44)에 부착되고 어레이로 배치된 핀(42)에 도전성 결합된다. MCM(32)은 칩(34 및 36)으로부터 방사되는 리드에 의해 형성된 네트(46 및 48)를 갖는다. 네트(46 및 48)는 어떤 핀(42)에도 도전성 결합되지 않는다. 따라서, 네트(46 및 48)는 기판(38)내에 완전히 매립된다. 네트(46 및 48)는 스터브(50 및 52)에 제각기 도전성 결합된다. 스터브(50 및 52)는 패드(54)에 도전성 결합된다. 패드(54)는 기판(38)의 하부 표면(44)상에 배치되어 패드(54)가 핀(42)의 그리드 어레이(grid array)의 중앙에 위치되도록 한다. 이에 관해서는 이하에서 보다 상세히 기술될 것이다. 이제 각 네트가 액세스가능하고 특징지워질 수 있는데, 즉 상승 시간, 하강 시간 및 다른 특성을 측정할 수 있다. 따라서, 패드(54)는 MCM(32)의 완전한 내부 회로 테스트(in-circuit-testing)를 가능하게 한다.
네트 및 대응하는 패드 사이의 도전성 경로는 "스터브"로서 칭해진다. 스터브 길이가 너무 긴 경우, 스터브는 동작 동안 안테나로서 작동할 수 있다. 따라서, 스터브는 가능한 한 짧게 유지되는 것이 매우 바람직하다.
핀 그리드 어레이 모듈은 몇몇 표준 크기 및 핀 패턴으로 존재한다. 대부분의 설계는 핀이 위치될 수 있는 모든 이용가능한 공간을 이용하지 않는다. 전형적으로 핀은 MCM 기판의 하부 표면의 중앙 부분에 배치되지 않는다. 핀은 핀 그리드 어레이의 중앙에는 위치되지 않는데 그 이유는 표준 배선 본드 패키징(wire bond packaging)으로 중앙의 핀과 동일한 기판의 측면에 칩이 본드되기 때문이다. 본 발명은 이러한 표준 형태 인자(form factor)를 이용한다. 따라서, 도 5 및 도 6에 도시된 바와 같이, MCM 기판에 완전하게 매립된 네트에 도전성 결합되는 패드(54)는 핀 어레이의 중앙 영역(56)에 배치되는 것이 바람직하다.
따라서, 이제 MCM상의 모든 칩의 모든 I/O가 테스트 및 진단 장치에 대해 액세스가능하다. 웨이퍼 레벨에서 칩을 테스트하는데 사용된 테스트 데이터는 MCM에 실장되는 경우 칩을 테스트하는데 또한 사용될 수 있다. 모듈상의 칩을 동시에 테스트하기 위한 별도의 테스트 데이터가 필요하지 않다. 더욱이, 본 발명의 MCM(32)은 실제 결함부를 찾기 위해 진단 테스트 또는 고장 분리 테스트(fault-isolation testing)를 이용한다. 각 칩상에서 테스트가 실행되고 있으므로, 테스트가 장애를 표시하는 경우, 테스트되고자 하는 칩에서 고장이 났을 가능성이 높다. MCM이 완전히 테스트된 후, 동작을 위해 시스템으로 플러그될 수도 있다. MCM(32)의 핀(42)은 표준의, 상업적으로 이용가능한 저가 소켓에 플러그될 수 있다. 패드(54)는 실질적으로 편평하고 소켓의 어떤 부분과도 접촉하지 않으므로 "플로팅" 전압 전위를 갖는다.
바람직하게, 패드(54)는 실질적으로 둥근 형태를 갖는다. 그러나, 다른 형태도 사용될 수 있다. 패드는 가변 크기로 이루어질 수 있다. 특정 네트의 캐패시턴스가 중요하지 않고 비교적 적은 수의 패드가 사용되는 경우, 패드는 테스트 프로브(testing probe)에 의한 타겟팅(targeting) 및 접촉을 용이하게 하기 위해 비교적 큰 크기를 갖도록 구성될 수도 있다. 그러나, 특정 네트의 캐패시턴스가 중요한 경우, 대응하는 패드는 비교적 작아야 한다. 패드(54)는 프로빙 장치(probing device)와의 도전성 접촉을 용이하게 하도록 금으로 도금될 수도 있다. 전형적으로 다수의 접촉물상에 신뢰할만한 접촉 표면을 제공하는 데 금 도금이 사용된다. 그러나, 반드시 금-도금이 필요한 것은 아니다. 패드를 도금하는데는 다른 유형의 금속을 사용할 수도 있다. 패드가 몇개의 접촉물, 예를 들면 1개 내지 5개의 접촉물에 대해서만 사용될 경우, 패드는 매우 얇은 금의 층(gold layer)으로 도금되거나 또는 도금없이 구성될 수 있다.
기계적 처리 동안, 외부 입자(foreign particles) 또는 재료가 예기치 않게함께 패드(54)와 도전성 접속되거나 또는 다른 구성요소와 접속할 가능성이 존재하는 경우, 이러한 부적절한 도전성 접촉을 방지하기 위해 패드(54)를 테이프 또는 다른 저가의 비도전성 재료로 피복하거나, 또는 에폭시와 같은 (피복된) 재료로 밀봉할 수 있다. 이렇게 하면 패드가 정전 방전(electro-static-discharge; ESD)에 민감하게 반응하지 않도록 할 수 있다.
몇몇 칩은 3상 구성을 갖지 않는다. 따라서, 드라이버칩 및 수신기칩을 갖는 MCM의 경우, 양 칩을 동시에 테스트해야 하거나(테스트 데이터를 재사용할 수 있는 기능을 상실시킴), 또는 네트를 파괴해야 한다. 본 발명에 따라, MCM은 이들 네트가 기판에서 끝나지 않고 기판의 하부상에 위치된 패드에 도전성 결합되도록 제조된다. 먼저, 개개의 칩이 기판에 결합된 후에 테스트된다. 그다음에, 패드가 함께 접속되어 시스템 사용을 위한 네트를 완성한다. 이 구성은 도 4에 예시되어 있다. 본 발명의 주된 장점은 칩이 특별히 MCM에서 사용되도록 설계되어야 할 필요가 없으므로 사이클 시간을 감소시키고 칩상에서의 회로를 감소시킨다는 점이디.
도 4를 참조하면, MCM(58)은 구성에 있어 MCM(32)과 동일하다. MCM(58)은 칩(60, 62) 및 기판(64)을 포함한다. 칩(60 및 62)은 리드(66)를 가지며, 리드(66)는 기판(64)을 관통해 연장되고 기판(64)의 하부 표면(69)으로부터 연장되는 핀(68)에 도전성 결합된다. MCM(58)은 리드(70) 및 네트(72)를 더 포함한다. 리드(70)는 패드(74)에 직접 도전성 결합된다. 네트(72)는 스터브(76)에 도전성 결합되며, 스터브(76)는 도전성 패드(74)에 결합된다. MCM(58)은 본체 부분(80), 본체 부분(80)상에 또는 본체 부분(80)내에 형성된 배선(82), 패드(84)를 갖는 패드커버(78)를 더 포함한다. 패드(84)는 배선(82)에 도전성 결합되고, 패드(74)에 전기적으로 도전성 결합하도록 되어 있다. MCM(58)이 완전히 테스트된 후, 커버(78)가 하부 표면(65)에 부착된다. 배선(82) 및 패드(84)에 의해 MCM 회로가 완성된다. 패드(74)는 커버(78)가 MCM(58)의 하부 표면(65)에 결합되는 경우 패드(74) 및 패드(84) 사이에 도전성 결합을 제공하기에 충분한 거리만큼만 표면(65)으로부터 돌출할 필요가 있다. 커버(78)는 또한 패드(74)를 함께 단락시킬 수 있는 외부 입자로부터 하부 표면(65)을 보호한다. 커버(78)의 본체 부분(80)은 플라스틱, 테이프, 세라믹 또는 다른 전기적으로 비도전성인 재료로 제조할 수 있거나, 또는 "글롭-톱(glob-top)" 밀봉일 수 있다.
다음 예는 도 4에 도시된 MCM 구성의 장점을 예시한다. 마이크로프로세서는 200 MHz에서 동작하도록 설계될 수 있다. 그러나, 웨이퍼상에 제조된 모든 칩이 200 MHz에서 동작할 수 있는 것은 아니다. 몇몇 칩은 60, 120 또는 150 MHz에서만 동작할 수 있다. 웨이퍼 프로브 기술에 있어서의 한계로 인해, 칩의 동작 속도는 칩이 패키징될 때까지 결정될 수 없다. 칩이 MCM상에 배치될 때, 마이크로프로세서의 속도가 알려지지 않을 수도 있다. 속도를 세트시키는 클럭 칩은 동일한 모듈상에 있을 수 있고 클럭 칩의 속도는 클럭 제어 신호를 논리 레벨 "1"(하이) 또는 논리 레벨 "0"(로우) 값으로 고정시킴으로써 세트되어야 할 수도 있다. MCM은 클럭 제어 라인이 MCM 하부의 패드에 도전성 결합되도록 구성된다. 일단 마이크로프로세서의 속도가 특징지워지면, 적절한 클럭 제어 라인은 "여분의(spare)" 논리 "1" 또는 "0" 패드에 적절한 패드를 접속함으로써 논리 레벨 "1" 또는 논리 레벨 "0"으로연결될 수 있다. 이제 이하의 설명은 상기한 개념을 구체화하는 본 발명의 다른 실시예를 기술할 것이다.
도 7을 참조하면, 본 발명의 MCM(90)은 적어도 2개의 칩(92, 94), 기판(96) 및 리드(98)를 포함한다. 리드(98)는 기판(96)을 관통해 연장되고, 기판(96)의 하부 표면(102)으로부터 연장되는 핀(100)에 도전성 결합된다. MCM(90)은 또한 칩(92 및 94)으로부터 방사되는 리드에 의해 형성된 네트(104 및 110)를 포함한다. 네트(104)는 스터브(106)에 도전성 결합되고, 스터브(106)는 패드(108)에 도전성 결합된다. 리드(110)는 패드(108)에 직접 도전성 결합된다. 네트(112)는 논리 레벨 "0"이고 리드(100a)에 도전성 결합된다. MCM(90)은 여분의 패드(114)를 포함하며, 이 패드(114)는 네트(112)에 도전성 결합된다. MCM(90)은 논리 "1" 전압 전위(전형적으로 3.3 내지 5.0 직류 볼트)에 도전성 결합된 잉여의 패드를 제공하도록 구성될 수도 있음에 유의해야 한다. MCM(90)이 조립된 후 MCM(90)의 회로를 변경할 필요가 있게 되면, 기판(96)에 어떠한 물리적인 변경도 가하지 않고도 이러한 변형을 실행하도록 커버(116)를 사용할 수 있다. 커버(116)는 커버(78)와 구성에 있어서 유사하다(도 4참조). 커버(116)는 함께 도전성 결합되는 패드(118)를 포함한다. 예를 들면, 리드(110), 즉 제어 라인을 논리 "1" 레벨로 연결할 필요가 있을 수 있다. 이것을 수행하기 위해, 패드(108)는 패드(114)에 도전성 결합될 수 있다. 패드(118)는 커버(116)가 기판(96)의 하부(102)에 결합되는 경우 이들 패드(118)가 정렬되고 패드(108 및 114)에 도전성 결합되도록 배치된다. 패드(108 및 114)는 커버(116)에 의해 함께 도전성 결합된다. 따라서, 패드(108 및 114)가 이제 도전성결합되므로, 리드(110)는 논리 "1" 레벨로 결합된다. 따라서, 회로 변경은 기판(96)에 대해 시간을 소모하는 물리적인 변경을 가하지 않고 구현될 수 있다. 더욱이, 회로를 그의 원래 상태로 변화할 필요가 있는 경우, 단지 커버(116)만 제거하면 된다. EC가 최종적인 경우, 제거될 수 없는 고정된 커버가 사용될 수도 있다.
도 8 및 도 9를 참조하면, MCM의 엔지니어링 디버그, 제조 테스트 및 진단을 용이하게 하기 위해 본 발명의 MCM과 함께 사용될 수 있는 테스트 설비가 도시되어 있다. 도 8을 참조하면, 구성에 있어서 MCM(32)(도 3참조) 및 MCM(58)(도 6참조)과 유사한 MCM(124)은 기판(126)에 결합된 칩(125)을 포함한다. 핀(127)은 기판(126)으로부터 아래 방향으로 연장된다. 패드(128)는 MCM(124)의 하부에 결합되고 상기한 패드(54 및 74)와 동일한 방식으로 기능한다. 칩(125)은 층(129)에 의해 덮혀진다.
도 8을 다시 참조하면, 테스트 설비(130)는 회로 기판(132) 및 소켓(134)을 포함한다. 회로 기판(132)은 인쇄 회로 기판인 것이 바람직하다. 소켓(134)은 어레이로 배치된 핀(136)을 포함한다. 핀(136)은 패드(128)와 전기적으로 도전성 접촉하는 표면(137)을 갖는다. 바람직하게, 핀(136)은 포고형(pogo-type)으로 되어 있다. 소켓(134)은 MCM(124)의 핀(127)을 수용하는 핀 입구(pin inlet)(138)를 또한 포함한다. 바람직한 실시예에서, 소켓(134)은 ZIF(zero-insertion-force) 유형의 소켓이고 상업적으로 이용가능한 업계 표준의 ZIF 소켓을 변경함으로써 실현될 수 있으므로 MCM 및 소켓 사이의 인터페이스에 대해 상당한 변경을 가하지 않아도 된다.
업계 표준의 포고 핀이 도 8 및 도 9에 도시되어 있지만, 다른 프로브 구조를 사용할 수도 있다. 다수의 MCM 패드가 도전성 접촉되는 경우, 고밀도 프로브 어레이를 사용할 수 있다. 고주파 신호가 프로브되고 차폐가 필요한 경우, 차폐된 접지 프로브가 프로빙 구조(probing structure)에 포함될 수도 있다.
본 발명의 MCM은 유기 또는 세라믹에 기초한 재료로 제조될 수 있다. 더욱이, 본 발명의 MCM은 핀, 땜납 볼 및 땜납 칼럼과의 다음 레벨의 패키징에 접속될 수도 있다. 또한, 칩은 배선 본딩 또는 C4 결합에 의해 본 발명의 MCM에 결합될 수도 있다.
바람직한 실시예에서, 테스트 패드(54, 74 및 128)는 비교적 작은 크기를 갖도록 구성되고 고밀도 갱 프로브(gang probe)와 함께 사용되므로 단지 핀을 부가함으로써 액세스가능하게 되는 I/O의 수에 비해 훨씬 많은 수의 I/O가 액세스가능하도록 한다.
따라서, 본 발명의 MCM은 모듈 레벨에서의 진단을 가능하게 함으로써 다이가 모듈 레벨에서 번인(스트레스)되도록 한다. 결함부를 갖는 다이는 고장이 분리되고 교체될 수 있다. 결과적으로, 알려진 "양호한 다이"에 대한 필요성이 감소된다. 더욱이, MCM상에서 필요한 테스트 핀이 테스트 설비(130)의 대응하는 핀에 도전성 접촉하는 패드로 교체되기 때문에 핀의 수가 감소된다. MCM상에서 핀이 감소되면 설계가 단순화되고 제조 비용이 감소된다. MCM의 패드는 모듈이 덮힌후에도 액세스가능하다. 외부 MCM 패드에 네트를 도전성 결합함으로써 MCM의 기판에 매립된 네트의성능이 저하되지 않는다. 본 발명의 MCM은 종래의 칩 인 플레이스(chip-in-place) 테스트 기법 또는 열 도전성 모듈상의 EC 패드와 달리 MCM 상부의 공간을 사용하지 않는다. 또한, MCM 칩 설계는 경계 래치를 갖는 칩으로 복잡하게 되지 않고 칩 설계는 IEEE 표준 번호 1149.1 또는 다른 경계 스캔 기반 설계 규칙(boundary-scan based design rules)에 의해 제한되지 않는다.
본 발명의 MCM에서 3상을 갖도록(3상 칩) 구성되지 않은 칩이 실현되고 MCM 레벨에서 테스트될 수 있다. 따라서, 거의 모든 업계 표준 칩이 비용면에서 효과적인 방식으로 MCM상에 실장될 수 있다.
본 발명의 MCM을 테스트하는 것은 종래의 칩 인 플레이스 테스트 기법에 의해 요구되는 바와 같은 고가의 테스트 설비 및 이동가능한 갱 프로브를 수반하지 않는다. 더욱이, MCM상의 칩을 테스트하는데 개개의 칩에 대한 테스트 데이터를 사용할 수 있어서 다중레벨 테스트 데이터가 필요없게 된다. 본 발명의 MCM은 MCM 장애가 발생하는 경우에 고장 분리를 용이하게 한다. 본 발명의 MCM은 MCM 회로 설계에 대해 저가의 변경 또는 EC(엔지니어링 변화)가 이루어지도록 한다.
본 발명은 또한 칩이 캐리어(기판)에 결합된 후 속도, 이용가능한 메모리, 또는 다른 기준에 의해 구성요소를 정렬하는 방법을 제공한다. 구성요소는 웨이퍼 레벨에서 정렬될 필요가 없다(이러한 것은 비용이 많이 들며, 때때로 불가능할 때도 있다). 예를 들면, 120 MHz에서 동작하도록 설계된 프로세서 칩을 갖는 MCM은 생산시에 120, 100, 90, 및 60 MHz에서 동작하는 칩을 생성할 수도 있다. 이들 칩의 질적 수준은 고가의 웨이퍼 레벨 테스트가 수행되지 않으면 알려지지 않는다.제안된 프로세스는 특징지워지지 않은 베어 다이를 MCM에 결합하고 나서 최대 프로세서 속도 및 국부적 버스 속도를 결정하며, 상기한 '커버'에 의해 이들 속도를 세트하는 것을 수반한다.
본 발명은 특정의 바람직한 실시예와 함께 특히 기술되었으나, 당 분야에서 통상의 지식을 가진 자라면 전술한 상세한 설명의 관점에서 다수의 대안, 변형 및 변경이 명백해질 것이다. 따라서 첨부되는 청구 범위는 본 발명의 진정한 범위 및 정신내에 해당하는 임의의 이러한 대안, 변형 및 변경을 포함하는 것으로 간주된다.
따라서, 본 발명의 MCM은 모듈 레벨에서의 진단을 가능하게 함으로써 다이가 모듈 레벨에서 번인(스트레스)되도록 한다. 결함부를 갖는 다이는 고장이 분리되고 교체될 수 있다. 결과적으로, 알려진 "양호한 다이"에 대한 필요성이 감소된다. 더욱이, MCM상에서 필요한 테스트 핀이 테스트 설비(130)의 대응하는 핀에 도전성 접촉하는 패드로 교체되기 때문에 핀의 수가 감소된다. MCM상에서 핀이 감소되면 설계가 단순화되고 제조 비용이 감소된다. MCM의 패드는 모듈이 캡슐화된 후에도 액세스가능하다. 외부 MCM 패드에 네트를 도전성 결합함으로써 MCM의 기판에 매립된 네트의 성능이 감소되지 않는다. 본 발명의 MCM은 종래의 칩 인 플레이스 테스트 기법 또는 열 도전성 모듈상의 EC 패드와 달리 MCM 상부의 공간을 사용하지 않는다. 또한, MCM 칩 설계는 경계 래치를 갖는 칩으로 복잡하게 되지 않고 칩 설계는 IEEE 표준 번호 1149.1 또는 다른 경계 스캔 기반 설계 규칙에 의해 제한되지 않는다.

Claims (11)

  1. 상부 및 하부 표면(top and bottom surfaces)을 갖는 기판(a substrate), 상기 상부 표면상의 다수의 칩(a plurality of chips), 상기 하부 표면상의 다수의 핀(a plurality of pins)을 갖는 다중 칩 모듈(multi-chip-module) ─ 각 칩은 상기 기판을 통해 연장되어 대응하는 핀(a corresponding pin)에 도전성 결합되는 적어도 하나의 리드(at least one lead)를 갖고, 상기 모듈은 상기 칩과 연관되며 상기 기판내에 완전히 매립된 적어도 하나의 네트(at least one net)를 가짐 ─ 에 있어서,
    상기 기판의 하부 표면에 부착된 적어도 하나의 패드(at least one pad)와,
    상기 패드와 상기 네트 사이에 도전성 결합된 도전성 경로(a conductive path)
    를 포함하는 다중 칩 모듈.
  2. 제1항에 있어서, 상기 도전성 경로는 스터브(a stub)를 포함하는 다중 칩 모듈.
  3. 제2항에 있어서, 상기 패드는 프로빙 장치(probing devices)와의 도전성 접촉을 위한 표면을 갖는 다중 칩 모듈.
  4. 상부 및 하부 표면을 갖는 기판, 상기 상부 표면상의 다수의 칩, 상기 하부 표면상의 다수의 핀을 갖는 다중 칩 모듈 ─ 상기 하부 표면상의 다수의 핀은, 중앙 부분에 핀이 존재하지 않는 어레이 내에 배치되며, 각 칩은 상기 기판을 통해 연장되어 대응하는 핀에 도전성 결합되는 적어도 하나의 리드를 가지며, 상기 모듈은 상기 칩과 연관되고 상기 기판내에 완전히 매립된 적어도 하나의 네트를 가짐 ─ 에 있어서,
    상기 어레이의 중앙 부분에 대응하는 상기 기판의 하부 표면에 부착된 적어도 하나의 패드와,
    상기 패드와 상기 네트 사이에 도전성 결합된 도전성 경로
    를 포함하는 다중 칩 모듈.
  5. 제1항에 있어서, 상기 기판에 매립된 적어도 2개의 네트, 상기 기판의 하부 표면에 부착된 적어도 2개의 패드, 적어도 2개의 도전성 경로를 더 포함하여, 각 경로는 상기 네트중 하나와 상기 패드중 하나를 결합시키는 다중 칩 모듈.
  6. 상부 및 하부 표면을 갖는 기판, 상기 상부 표면상의 다수의 칩, 상기 하부 표면상의 다수의 핀을 갖는 다중 칩 모듈 ─ 각 칩은 상기 기판을 통해 연장되어 대응하는 핀에 도전성 결합되는 적어도 하나의 리드를 가지며, 상기 모듈은 상기 칩과 연관되고 상기 기판내에 완전하게 매립된 적어도 2개의 네트를 가짐 ─ 에 있어서,
    상기 기판의 하부 표면에 부착된 적어도 2개의 패드와,
    적어도 2개의 도전성 경로 ─ 각각의 경로는 상기 패드중 하나에 도전성으로 결합되고 상기 네트중 하나에 도전성으로 결합됨 ─ 와,
    비도전성 본체 부분, 상기 본체 부분에 의해 지지되는 와이어링 네트워크, 상기 본체 부분에 의해 지지되는 적어도 2개의 패드를 포함하는 커버 ─ 상기 커버가 상기 기판 하부 표면에 부착되는 경우 상기 커버의 각각의 패드는 상기 기판 하부 표면에 부착된 대응하는 패드에 정렬되어 도전성으로 결합됨 ─
    를 포함하는 다중 칩 모듈.
  7. 상부 및 하부 표면을 갖는 기판, 상기 상부 표면상의 다수의 칩, 상기 하부 표면상의 다수의 핀을 갖는 다중 칩 모듈 ─ 각 칩은 상기 기판을 통해 연장되어 대응하는 핀에 도전성 결합되는 적어도 하나의 리드를 가지며, 상기 모듈은 상기 칩과 연관되고 상기 기판내에 완전히 매립된 적어도 하나의 네트를 가짐 ─ 에 있어서,
    상기 기판의 하부 표면에 부착된 적어도 하나의 패드와,
    상기 패드 및 상기 네트 사이에 도전성으로 결합된 도전성 경로와,
    이립자 및 다른 모듈 구성요소와의 예기치 않는 접촉으로부터 상기 패드를 절연시키도록 상기 기판 하부 표면에 부착되는 비도전성 본체 부분을 갖는 커버
    를 포함하는 다중 칩 모듈.
  8. 제1항에 있어서, 상기 패드는 실질적으로 둥근 형태(a substantially round shape)를 갖는 다중 칩 모듈.
  9. 제1항에 있어서, 상기 패드는 프로빙 장치와의 도전성 접촉을 용이하게 하기 위해 금속으로 도금되는 다중 칩 모듈.
  10. 다중 칩 모듈과 함께 사용하기 위한 설비(a fixture)에 있어서,
    상기 다중 칩 모듈은 상부 및 하부 표면을 갖는 기판, 상기 기판 상부 표면상의 다수의 칩, 상기 기판 하부 표면에 부착된 다수의 핀을 포함하며, 상기 핀은 핀이 없는 중앙 부분을 갖는 어레이내에 배치되며, 각 칩은 기판을 통해 연장되어 대응하는 핀에 도전성 결합되는 적어도 하나의 리드를 갖고, 상기 모듈은 상기 기판내에 완전히 매립되는 칩과 연관되는 적어도 하나의 네트, 상기 기판의 하부 표면에 부착된 적어도 하나의 패드 및 상기 패드와 상기 네트 사이에 도전성 결합된 도전성 경로를 가지며,
    상기 설비는,
    ① 상기 다중 칩 모듈을 수용하는 상부 표면을 갖는 ZIF 소켓(a zero- insertion-force socket) ─ 상기 소켓 상부 표면은 상기 기판 하부 표면에 부착된 어레이 핀을 수용하는 핀 입구 어레이(array of pin inlets)를 갖고, 상기 소켓 상부 표면은 상기 기판 하부 표면상에서 상기 패드와 도전성 접촉하는 표면을 갖는 적어도 하나의 핀을 더 포함하며, 상기 소켓 하부 표면은 상기 소켓 하부 표면에부착된 다수의 소켓 핀(a plurality of socket pins)을 갖고, 적어도 하나의 소켓 핀(at least one socket pin)이 상기 패드 접촉용 표면 핀에 도전성 결합되며, 나머지 소켓 핀은 상기 핀 입구에 도전성 결합된다 ─ 과,
    ② 상기 소켓 핀을 도전성으로 수용하는 다수의 입구(a plurality of inlets)를 갖는 회로 기판 ─ 상기 회로 기판은 주변 테스트 장치(peripheral testing devices)에 접속하는 인터페이스 단자(interface terminal)를 더 포함하고, 상기 단자는 다수의 핀을 가지며, 각 단자 핀은 대응하는 소켓 핀(a corresponding socket pin)에 도전성 결합된다 ─
    을 포함하는 다중 칩 모듈과 함께 사용하는 설비.
  11. 제10항에 있어서, 상기 패드 접촉용 표면 핀에 도전성 결합되는 상기 소켓 핀은 포고-핀(a pogo-pin)을 포함하는 다중 칩 모듈과 함께 사용하는 설비.
KR1019970036335A 1996-09-11 1997-07-31 다중칩모듈및그와함께사용하는설비 KR100295595B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/710,131 US5754410A (en) 1996-09-11 1996-09-11 Multi-chip module with accessible test pads
US08/710,131 1996-09-11
US8/710,131 1996-09-11

Publications (2)

Publication Number Publication Date
KR19980024122A KR19980024122A (ko) 1998-07-06
KR100295595B1 true KR100295595B1 (ko) 2001-08-07

Family

ID=24852757

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970036335A KR100295595B1 (ko) 1996-09-11 1997-07-31 다중칩모듈및그와함께사용하는설비

Country Status (4)

Country Link
US (2) US5754410A (ko)
JP (1) JP3045980B2 (ko)
KR (1) KR100295595B1 (ko)
TW (1) TW373280B (ko)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5807762A (en) 1996-03-12 1998-09-15 Micron Technology, Inc. Multi-chip module system and method of fabrication
US6658615B2 (en) * 1998-06-30 2003-12-02 Texas Instruments Incorporated IC with IP core and user-added scan register
US6054720A (en) * 1997-11-06 2000-04-25 International Business Machines Corporation Apparatus and method for evaluating the surface insulation resistance of electronic assembly manufacture
US6677668B1 (en) * 1998-01-13 2004-01-13 Paul T. Lin Configuration for testing a substrate mounted with a most performance-demanding integrated circuit
US6026221A (en) * 1998-02-18 2000-02-15 International Business Machines Corporation Prototyping multichip module
US6456502B1 (en) * 1998-09-21 2002-09-24 Compaq Computer Corporation Integrated circuit device/circuit board connection apparatus
US6188233B1 (en) * 1998-09-25 2001-02-13 Advanced Micro Devices, Inc. Method for determining proximity effects on electrical characteristics of semiconductor devices
US6507117B1 (en) * 1999-01-29 2003-01-14 Rohm Co., Ltd. Semiconductor chip and multichip-type semiconductor device
US6251695B1 (en) * 1999-09-01 2001-06-26 S3 Graphics Co., Ltd. Multichip module packaging process for known good die burn-in
US6404645B1 (en) * 2000-02-29 2002-06-11 Avaya Technology Corp. System for supporting electronic components
DE10024875B4 (de) * 2000-05-16 2004-07-01 Infineon Technologies Ag Bauteilhaltersystem zur Verwendung mit Testvorrichtungen zum Testen elektronischer Bauteile
US6448796B1 (en) * 2000-06-14 2002-09-10 International Business Machines Corporation Selective netlist to test fine pitch multi-chip semiconductor
US6437364B1 (en) * 2000-09-26 2002-08-20 United Microelectronics Corp. Internal probe pads for failure analysis
US6507205B1 (en) * 2000-11-14 2003-01-14 Xilinx, Inc. Load board with matrix card for interfacing to test device
US6565367B2 (en) 2001-01-17 2003-05-20 International Business Machines Corporation Zero insertion force compliant pin contact and assembly
US6635970B2 (en) * 2002-02-06 2003-10-21 International Business Machines Corporation Power distribution design method for stacked flip-chip packages
JP2004102331A (ja) * 2002-09-04 2004-04-02 Renesas Technology Corp 半導体装置
US6995322B2 (en) * 2003-01-30 2006-02-07 Endicott Interconnect Technologies, Inc. High speed circuitized substrate with reduced thru-hole stub, method for fabrication and information handling system utilizing same
KR100568537B1 (ko) * 2003-06-24 2006-04-07 삼성전자주식회사 버퍼드 메모리 모듈
US20050083071A1 (en) * 2003-10-16 2005-04-21 Fred Hartnett Electronic circuit assembly test apparatus
JP2005157631A (ja) * 2003-11-25 2005-06-16 Ricoh Co Ltd 集積回路装置
EP1706752B1 (en) * 2004-01-13 2008-05-07 Nxp B.V. Jtag test architecture for multi-chip pack
US20050205865A1 (en) * 2004-03-19 2005-09-22 Hang-Dony Kuan IC testing apparatus and methods
US7269029B2 (en) * 2004-11-09 2007-09-11 International Business Machines Corporation Rapid fire test board
KR100620740B1 (ko) 2004-12-30 2006-09-13 동부일렉트로닉스 주식회사 패키지 검사용 어셈블리
WO2006098364A1 (ja) * 2005-03-17 2006-09-21 Matsushita Electric Industrial Co., Ltd. モジュール基板
US7518231B2 (en) * 2005-08-15 2009-04-14 Infineon Technologies Ag Differential chip performance within a multi-chip package
US7733106B2 (en) * 2005-09-19 2010-06-08 Formfactor, Inc. Apparatus and method of testing singulated dies
US7609561B2 (en) * 2006-01-18 2009-10-27 Apple Inc. Disabling faulty flash memory dies
US7443180B2 (en) * 2006-12-06 2008-10-28 International Business Machines Corporation On-chip probing apparatus
US7855567B2 (en) * 2008-04-01 2010-12-21 Test Research, Inc. Electronic device testing system and method
JP5218319B2 (ja) * 2009-07-27 2013-06-26 富士通セミコンダクター株式会社 半導体基板
US8564322B2 (en) * 2009-12-21 2013-10-22 International Business Machines Corporation Receiver signal probing using a shared probe point
WO2011145269A1 (ja) * 2010-05-19 2011-11-24 パナソニック株式会社 Ｉｃ電流測定用装置、及びｉｃ電流測定用アダプタ
US8648615B2 (en) * 2010-06-28 2014-02-11 Xilinx, Inc. Testing die-to-die bonding and rework
EP2418503B1 (en) * 2010-07-14 2013-07-03 Sensirion AG Needle head
USD758372S1 (en) 2013-03-13 2016-06-07 Nagrastar Llc Smart card interface
USD759022S1 (en) * 2013-03-13 2016-06-14 Nagrastar Llc Smart card interface
CN104865412A (zh) * 2014-02-25 2015-08-26 中芯国际集成电路制造(上海)有限公司 芯片测试板和芯片测试方法
CN105717330A (zh) * 2014-12-04 2016-06-29 上海西门子线路保护系统有限公司 低压开关的介电测试连接装置
USD864968S1 (en) 2015-04-30 2019-10-29 Echostar Technologies L.L.C. Smart card interface
KR102657584B1 (ko) 2019-05-20 2024-04-15 삼성전자주식회사 내부 테스트 인에이블 신호를 이용하는 반도체 장치의 웨이퍼 레벨 테스트 방법
KR20210041363A (ko) * 2019-10-07 2021-04-15 삼성전자주식회사 다이 대 웨이퍼 접합 구조 및 이를 이용한 반도체 패키지
CN117836940A (zh) * 2021-08-20 2024-04-05 株式会社索思未来 半导体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4489364A (en) * 1981-12-31 1984-12-18 International Business Machines Corporation Chip carrier with embedded engineering change lines with severable periodically spaced bridging connectors on the chip supporting surface
JPS5990948A (ja) * 1982-11-17 1984-05-25 Fujitsu Ltd 電子装置
US4922377A (en) * 1987-11-16 1990-05-01 Hitachi, Ltd. Module and a substrate for the module
US4812742A (en) * 1987-12-03 1989-03-14 Unisys Corporation Integrated circuit package having a removable test region for testing for shorts and opens
JPH0252262A (ja) * 1988-08-16 1990-02-21 Toshiba Corp マルチチップパッケージの電気検査方法
US5262719A (en) * 1991-09-19 1993-11-16 International Business Machines Corporation Test structure for multi-layer, thin-film modules
US5243140A (en) * 1991-10-04 1993-09-07 International Business Machines Corporation Direct distribution repair and engineering change system
US5389885A (en) * 1992-01-27 1995-02-14 Everett Charles Technologies, Inc. Expandable diaphragm test modules and connectors
US5243498A (en) * 1992-05-26 1993-09-07 Motorola, Inc. Multi-chip semiconductor module and method for making and testing
US5477160A (en) * 1992-08-12 1995-12-19 Fujitsu Limited Module test card
US5354955A (en) * 1992-12-02 1994-10-11 International Business Machines Corporation Direct jump engineering change system
US5519331A (en) * 1994-11-10 1996-05-21 Lsi Logic Corporation Removable biasing board for automated testing of integrated circuits

Also Published As

Publication number Publication date
TW373280B (en) 1999-11-01
JPH10104322A (ja) 1998-04-24
KR19980024122A (ko) 1998-07-06
US6094056A (en) 2000-07-25
JP3045980B2 (ja) 2000-05-29
US5754410A (en) 1998-05-19

Similar Documents

Publication Publication Date Title
KR100295595B1 (ko) 다중칩모듈및그와함께사용하는설비
JP3685498B2 (ja) プログラム可能高密度電子工学試験装置
US8384411B2 (en) Method and device for measuring inter-chip signals
US7394268B2 (en) Carrier for test, burn-in, and first level packaging
Zorian A structured testability approach for multi-chip modules based on BIST and boundary-scan
US7456643B2 (en) Methods for multi-modal wafer testing using edge-extended wafer translator
US6392428B1 (en) Wafer level interposer
JPS5826171B2 (ja) 集積回路モジユ−ル
US5929646A (en) Interposer and module test card assembly
US6545493B1 (en) High-speed probing apparatus
JP2000088920A (ja) 検査装置用インターフェイスユニット
US7788552B2 (en) Method to improve isolation of an open net fault in an interposer mounted module
JP2010537187A (ja) マルチサイトプローブ
JPH1048298A (ja) 半導体装置の高速試験方法
US6781218B1 (en) Method and apparatus for accessing internal nodes of an integrated circuit using IC package substrate
KR100687687B1 (ko) 멀티칩 모듈 패키징 방법
US11994534B2 (en) Testing device for integrated circuit package
JP2004069650A (ja) 変換装置
US6107792A (en) Test board having a plurality of power supply wiring patterns
KR100868452B1 (ko) 유니버셜 패키지 테스트 보드 어셈블리
KR102520860B1 (ko) 열변형 개선 스티프너 프로브 카드
KR0125970B1 (ko) 노운 굳 다이 어레이용 테스트 소켓
JPH06222109A (ja) 集積回路
Zorian Multi-chip module technology
KR19980029366A (ko) 복수 칩 테스트용 웨이퍼 프로브 카드

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee