JP2010537187A - マルチサイトプローブ - Google Patents

Abstract

半導体ダイのプローブを行うための様々なプローブ基板およびその使用方法を開示する。ある局面では、第１の導体ピンマトリックスアレイおよび第２の導体ピンマトリックスアレイをプローブ基板上に形成することを含む製造方法を提供する。第２の導体ピンマトリックスアレイは、第１の軸に沿って第１のピッチ分、第１の導体ピンマトリックスアレイから離れている。この第１のピッチは、半導体ワークピースの第１の半導体ダイと第２の半導体ダイとの間の第２のピッチと実質的に一致するように選択されている。

Description

本発明は、広義には半導体加工に関し、具体的には半導体チップのプローブテストを行うためのシステムおよび方法に関する。

現在の集積回路は、通常、驚くべき複雑さの配置で構成された数千万、あるいは何億ものトランジスタおよび他の回路素子を備えている。当然ながら、膨大な数の回路素子およびそれらの素子を製造するために必要な無数の製造工程が設計仕様を満たすか、または超えることを保証するためには、集積回路のテストが不可欠である。集積回路に通常行われる電気テストの一種は、ウエハーレベルで行われ、プローブシステムとして知られる専用機器を用いて集積回路の特定領域とオーミックコンタクトをとる。オーミックコンタクトをとった後は、プローブシステムのテスターが様々な方法で集積回路を電気的に刺激し、それによって集積回路の様々な機能がテストされる。個々のチップがウエハーからダイシングされ、パッケージに実装された後に、パッケージ用チップのための別の種類のテストが実施される。

従来のプローブシステムはプローバを備える。プローバは、半導体ウエハーを保持し、その個々のダイが選択的にテスターと接触できるように様々な位置に半導体ウエハーをステップ移動させるように設計された機器である。テスターは、通常、個々のダイの実際的な電気的刺激を行う機器である。ある従来の構成では、プローブカードがプローバに実装され、プローブカードを用いて半導体ウエハーとオーミックコンタクトをとる。プローブカードは、プリント回路基板と、半導体チップパッケージ基板と、プローブヘッドとのスタックから成る。プリント回路基板は、プローブ基板を保持し、半導体ウエハーの集積回路に対して比較的低速のテストを行うように構成されている。プローブ基板は、半導体チップパッケージ基板に設計上類似している。プローブ基板は、一般的に、基板から突出する導体ピンの集合体を備え、それによって、ウエハーの半導体ダイ上の領域とオーミックコンタクトをとる。

従来のプローブ基板の変形例の１つには、集積回路の周辺領域だけではなく、フリップチップタイプの集積回路におけるはんだバンプ等の内部領域とも接触可能なピンアレイを備えたものがある。別の従来のプローブ基板の変形例には、一般的に集積回路の周辺領域とは接触するが、集積回路の内部領域とは接触しないように構成された導体ピンの２つ以上の集合体を備えたものがある。従来の単一アレイプローブ基板は、一度に１つの半導体ダイのプロービングしか行うことができない。従来のデュアルサイトプローブ基板は、マルチサイトプロービングが可能であるが、集積回路の周辺領域のみに限られる。

従来のプローブシステムのさらなる欠点は、従来のプローブスタックプリント回路基板の性能が低速であることである。従って、ウエハーテストレベルでは、比較的低速なテストのみが行われ得る。あるダイをスクラップであると見なすに足る別の種類の不良や欠陥を特定できる高速テストは、最終的なパッケージテストまで待たなければならない。従って、半導体ウエハー上の１つまたは複数のダイが、ウエハーレベルのテスト中は潜在化しており、パッケージング後の最終テスト中にのみ明らかとなる欠陥を有している場合がしばしばある。その場合には、実際には欠陥のあるダイまでもが、そのような欠陥が発見される前に、ダイシングされ、パッケージングされ、パッケージレベルのテストを受けてしまう。歩留まりを制限する欠陥を製造サイクルのより早い段階で発見することができれば、製造コストおよびテストコストを低減することができる。

本発明は、上記欠点の１つ以上による影響を克服または低減することに向けられる。

本発明のある局面によれば、第１の導体ピンマトリックスアレイおよび第２の導体ピンマトリックスアレイをプローブ基板上に形成することを含む製造方法が提供される。第２の導体ピンマトリックスアレイは、第１の軸に沿って第１のピッチ分、第１の導体ピンマトリックスアレイから離れている。第１のピッチは、半導体ワークピースの第１の半導体ダイと第２の半導体ダイとの間の第２のピッチと実質的に一致するように選択されている。

本発明の別の局面によれば、複数の半導体ダイを有する半導体ワークピースの第１の対の半導体ダイに、第１の導体ピンマトリックスアレイおよび第２の導体ピンマトリックスアレイを有するプローブ基板を係合させることを含む方法が提供される。第２の導体ピンマトリックスアレイは、第１の軸に沿って第１のピッチ分、第１の導体ピンマトリックスアレイから離れている。第１のピッチは、半導体ワークピースの第１の対の半導体ダイ間の第２のピッチと実質的に一致するように選択されている。第１の対の半導体ダイに対して電気的プローブテストが行われる。

本発明の別の局面によれば、第１の導体ピンマトリックスアレイおよび第２の導体ピンマトリックスアレイを有するプローブ基板を含む装置が提供される。第２の導体ピンマトリックスアレイは、第１の軸に沿って第１のピッチ分、第１の導体ピンマトリックスアレイから離れている。第１のピッチは、半導体ワークピースの半導体ダイと第２の半導体ダイとの間の第２のピッチと実質的に一致するように選択されている。

本発明の上記および他の利点は、以下の詳細な説明を読むことにより、および図面を参照することにより明らかとなるであろう。

半導体ワークピースまたはウエハーの垂直型電気プロービングに適した集積回路プローブカードスタックの例示的実施形態の分解図である。

プローブ基板の例示的実施形態の平面図である。

プローブ基板の例示的配置の作成に用いられる半導体チップパッケージ基板の例示的配置を示す平面図である。

プローブ基板の別の例示的実施形態の平面図である。

半導体ウエハーの平面図であり、半導体ウエハーのための例示的なプローブテストスキームの幾つかを示す平面図である。

マルチサイトプローブテストの例示的方法のフローチャートである。

以下に説明する図面において、１以上の図面で同一の構成要素が出てくる場合には、概して同じ参照符号を使用するものとする。次に図面、特に図１には、半導体ワークピースまたはウエハー２０の垂直型電気プロービングに適した集積回路プローブカードスタック１０（スタック１０）の例示的実施形態の分解図が示されている。ウエハー２０は、複数の集積回路または半導体ダイを備えており、そのうちの２つを２５および２７で表している。半導体ワークピース２０は、シリコン、ゲルマニウム、または他の半導体材料で構成され得る。所望であれば、ウエハー２０は半導体・オン・インシュレータウエハーとして構成されていてもよい。ダイ２５および２７等のウエハー２０のダイは、プロセッサ、特定用途向け集積回路、またはメモリ素子等として機能する集積回路でもよい。ダイ２５および２７は、座標系２９のＹ軸と平行な軸に沿って測定されるあるピッチＰ_０を隔てて離れている。スタック１０は、プローブ基板３０、プリント回路基板４０、マウンティングブラケット５０、およびヘッド６０を備える。

プローブ基板３０は、Ｙ軸と平行な軸に沿って測定されるあるピッチＰ_１分の間隔を空けた１対のマトリックス型ピンアレイ８０および９０を備えている。ピッチＰ_１の重要性は後に説明する。以下により詳細に説明するように、プローブ基板３０およびそれに付随するピンアレイ８０および９０を用いることにより、二つの半導体ダイ、例えばダイ２５および２７のプローブテストを一度に実施することができる。ピンアレイ８０および９０はマトリックス型であるので、基板３０は、周辺チップ領域のみではないデュアルサイト垂直型プロービングを行うことができる。プローブ基板３０は、プリント回路基板１００から分解された状態で図示されている。スタック１０を完全に組み立てた際には、プローブ基板３０はプリント回路基板１００上に載置される。より具体的には、プローブ基板３０を、プリント回路基板１００上のボンドパッド領域１１０上に載置してもよい。ボンドパッド領域１１０は、複数のはんだバンプ１３０または他の種類の相互接続構造体から構成され得る相互接続アレイ１２０を備えている。プローブ基板３０は、図１においては不可視であるが、ボンド領域１１０上の相互接続アレイ１２０と接合する複数の対応する相互接続構造体を有する。相互接続アレイ１２０と電気的に接続するために、プローブ基板３０は、必要に応じてピングリッドアレイ、ボールグリッドアレイ、ランドグリッドアレイ、または他の種類の相互接続スキームで構成されていてもよい。

プリント回路基板１００は、１つ以上のいわゆるポゴパッド１４０および１５０を備えていてもよい。ポゴパッド１４０および１５０は、破線ボックス１６０で図式化したテスター等の機器と電気的に接続するように設計された複数の上方に突出するバンプまたは他の導体構造体を備える。ポゴパッド１４０および１５０は、プリント回路基板１００のプローブ基板３０の位置とは反対の面１７０の上に位置するので、透視図で描かれている。パッド１４０および１５０の数および位置は、様々な構成要素の中でもプローブ基板３０、半導体ウエハー２０、およびテスター１６０のニーズに応じて変化し得る。プリント回路基板１００は、複数の導体構造体または配線１８０を備え、これによりポゴパッド１５０がボンドパッド１１０、さらにはプローブ基板３０に電気的に接続される。同様に、ポゴパッド１６０は、複数の導体構造体１９０によってプローブ基板３０と電気的に接続され得る。配線１８０および１９０は、基板３０の上、内部、またはその双方に位置していてもよい。配線１８０および１９０の数およびレイアウトは、設計の裁量にゆだねられる。

テスター１６０は、ポゴパッド１４０および１５０との接触に用いられるインターフェース２００を有していてもよい。テスター１６０はプリント回路基板１００よりかなり大きくてもよいので、図１は一定の縮尺で描かれていないことが理解されるであろう。様々な機器をテスター１６０に用いることができる。そのシステム例には、例えばＴｅｒａｄｙｎｅ社のＵｌｔｒａｆｌｅｘおよびＡｇｉｌｅｎｔのＰｉｎｓｃａｌｅが含まれる。

所望であれば、配線１８０および１９０を含むプリント回路基板１００は、個々の半導体ダイ２５および２７の本来のクロック速度より低い速度でウエハーレベルのテストを行うように設計することができる。この点に関して、デュアルサイトフルマトリックスプロービングを行うことができる。しかしながら、ロードボードおよびプローブカードの両方の特性を有するようにプリント回路基板１００を調整することによって、付加的な利点を得ることができる。このようにして、プリント回路基板１００およびプローブ基板３０を用いて個々の半導体ダイ２５および２７の本来のクロック速度で、またはそれに非常に近い速度でウエハー２０のプローブテストを実施することができる。本明細書中の背景の項目に記載したように、従来の垂直型プローブテストは、低いクロック速度のテスト用に装備されたプリント回路基板を用いて行われる。従って、本来約２．０ＧＨｚでクロッキングするダイで構成されるウエハーに対して、従来技術では、その速度の数分の一、例えば２００〜３００ＭＨＺでプローブを行い得る。その結果、高速テストは、ダイ２５および２７のダイシングおよび最終的なパッケージングを待たなければならない。パッケージテストまで待たなければならないことにより、製造業者は、しばしば、最終的に欠陥であると判明するダイに対して、それを知らぬままに加工資源を消費しなければならない。高速の信号伝搬を行うための様々な導体配線１８０および１９０を構成するとともに、ボードやカード等を介在させることなく、プローブ基板３０をプリント回路基板１００に直接実装することにより、ロードボード／プローブカード特性をプリント回路基板１００に組み込むことが可能である。

マウンティングブラケット５０は、ねじ、接着剤、はんだ、または他の周知の締結技術によってプリント回路基板１００に接続され得る。ブラケット５０は、周知のプラスチック、またはセラミック等から構成され得る。ブラケット５０は、ヘッド６０を収容する大きさの空間２１０を含む。さらに、ブラケット５０は、ブラケット５０がプリント回路基板１００上に載置される際にピンアレイ８０および９０がそこを通って突出することが可能なように設計された開口２２０を含む。

ヘッド６０は、プローブ基板３０を保護するように設計されたディスク状構造体として構成されていてもよい。ヘッド６０は、ねじ、接着剤、はんだ、または他の周知の締結技術によってプリント回路基板１００に接続され得る。ヘッド６０は、周知のプラスチック、セラミック等から構成され得る。１対の開口２４０および２５０がヘッド６０に設けられている。開口２４０および２５０は、プローブ基板３０のピンアレイ８０，９０の間のピッチＰ_１と一致するピッチＰ_２分の間隔をあけた大きさに作られている。従って、組み立てた際には、ヘッド６０は空間２１０内に位置し、ピンアレイ８０および９０は、それぞれ開口２４０および２５０を通って突出する。

プローブテストを行うためには、ウエハー２０およびスタック１０は共に、破線ボックス２６０で図式化したプローバ上に載置される。プローバ２６０は、ウエハー２０が上に載置される可動チャック２７０を備える。チャック２７０は、通常、Ｘ−Ｙ軸によって表される平面等の平面内で移動可能である。チャック２７０は、Ｙ軸等の所定の軸に沿って、ピッチＰ_３きざみで移動またはステップ移動し得る。１回のステップ移動動作後のチャック２７０の位置を、破線楕円２８０によって表す。チャック２７０のステップ移動ピッチＰ_３は、ダイピッチＰ_０と同じか、それよりも大きくてもよい。プローブ基板３０のピンアレイ８０および９０のピッチＰ_１は、チャック２７０のステップ移動ピッチＰ_３と一致するように都合良く選択される。もちろん、プローバ２６０は、典型的には固定位置でプローブスタック１０を受けるように動作可能である。スタック１０がプローバ２６０に固定された状態において、テスター１６０がＺ軸と平行に下方に移動し、それによってポゴパッド１４０および１５０と接触し、ウエハー２０がピンアレイ８０および９０と接触するまでチャック２７０がＺ軸と平行に上方に移動する。テスト中は、チャック２７０は様々なダイにステップ移動する。プローバ２６０として様々な機器を用いることができる。ある例示的実施形態においては、Ｔｏｋｙｏ Ｅｌｅｃｔｒｏｎ ｍｏｄｅｌ Ｐ−１２ＸＬを使用してもよい。プローバ２６０はウエハー２０よりかなり大きくてもよいので、図１は一定の縮尺で描かれていないことが理解されるであろう。

スタック１０の様々な構成要素はディスク状構造体として描かれている。しかしながら、当業者には、円以外の形状をプリント回路基板１００、ヘッド６０、およびマウンティングブラケット５０に使用しうることが分かるであろう。

プローブ基板３０のさらなる詳細は、俯瞰図である図２を参照することにより理解できるであろう。基板３０は、有機物またはセラミック等でもよい。有機物の場合には、基板３０は、標準コア、薄型コア、またはコアレスとして製造されていてもよく、周知のエポキシ樹脂およびフィラー等で構成されてもよい。セラミックの場合には、基板３０は周知のセラミック材料を用いて構成されていてもよい。図１の説明に関連させて上記したように、ピンアレイ８０および９０は、図１に示すチャック２７０のステップ移動ピッチＰ_３と一致するように設計されたピッチＰ_１分の間隔をあけて設けられてもよい。

図２を続けて参照すると、ピンアレイ８０は、ボンド領域３００上に配置された黒点２９０によって表されるピンのマトリックスアレイから成る。本明細書中で用いられるように、マトリックスアレイという用語は、集積回路の中央部位および周辺部位との係合に適したピンの配置を意味するものとする。マトリックスアレイは、行および列の数が等しくても、等しくなくてもよく、アレイの各位置にピンを含んでいてもいなくてもよい。ピン２９０は、様々な導体材料、例えば金、銅、銀、アルミニウム、白金、タンタル、ニッケル、またはこれらの混合物から成っていてもよい。ボンド領域３００は、フリップチップが実装された集積回路に用いられる種類のボンド領域と実質的に同一に構成されてもよい。例えば、ボンド領域は、ピン２９０がそれぞれ接着される複数のはんだ構造体を含んでいてもよい。実際、プローブ基板３０の性能目標は、図１に示すウエハー２０の半導体ダイ２５および２７の１つと共に使用するのに適した半導体チップパッケージ基板の電気的挙動を可能な限り模倣することである。ほとんどの半導体チップパッケージ基板は、フィルタリングや他の要件のための複数のコンデンサおよび他の素子を含む。従って、プローブ基板３０およびそのピンアレイ８０は、複数の受動素子３１０および相互接続スキーム３２０を含む回路網システム３０５を備えていてもよい。相互接続スキーム３２０は、複数の相互接続体または導体配線で構成されていてもよく、その幾つかを符号３３０により表している。導体配線３３０は、図２に示すように表面に位置する配線から構成されてもよいし、基板３０の内部に位置するために図２には示されていない導体構造体および相互接続体から構成されてもよい。この場合もやはり、相互接続スキーム３２０および受動素子３１０は、半導体チップ用のパッケージ基板の電気的挙動を可能な限り模倣することを意図していることに留意されたい。受動素子３１０は、コンデンサ、インダクタ、レジスタ、または他の種類の素子から構成されていてもよい。配線３３０は、様々な導体材料、例えば金、銅、銀、アルミニウム、白金、タンタル、ニッケル、またはこれらの混合物から構成されていてもよい。

ピンアレイ９０も同様に、ボンディング領域３５０上にマトリックス状の形態で配列される黒点３４０によって表される複数のピンから構成される。ピンアレイ８０と同様に、ピンアレイ９０は、相互接続スキーム３７０によってピン３４０および基板３０の他の領域と接続される複数の受動素子３６０を含む回路網システム３５５を備えている。相互接続スキーム３７０は、その幾つかが符号３８０で表した複数の導体配線から構成される。相互接続スキーム３７０は、スキーム２００の導体配線２１０と実質的に同じでもよい。

図２に示すプローブ基板３０のレイアウトを作るための例示的方法は、２つの半導体チップパッケージ基板のレイアウト３９０および４００の俯瞰図である図３を参照することにより理解できる。レイアウト３９０は、基板４１０、複数のボンド部位４３０を含むボンディング領域４２０、複数の受動素子４４０、および１以上の導体配線４６０から構成される相互接続スキーム４５０の設計を含む。レイアウト３９０は、従来の垂直型プローブテスト用のシングルサイトプローブ基板として同様に用いられる半導体チップパッケージ基板の典型的なレイアウトと似ている。

レイアウト４００も同様に、基板４７０および複数のバンプ部位４９０を含むボンディング領域４８０の設計から構成される。複数の受動素子５００および複数の配線５２０から構成される相互接続スキーム５１０もまた設けられている。２つのレイアウト３９０および４００は、基本的に鏡像複写であると考えられる。図２に示すプローブ基板３０のレイアウトを作るためには、相互接続スキーム４５０および５１０の分断を最小限に抑えるという目的で、矢印５３０および５４０で示すように、基板３０等の１つの基板上に作成される単一のレイアウトへと２つのレイアウト３９０および４００を統合する。本明細書の他の箇所に記載したように、ピンアレイ８０を含む回路網およびピンアレイ９０を含む回路網の電気的挙動が２つのパッケージ基板の実際の電気的挙動を可能な限り模倣するようにプローブ基板３０を設計することが望ましい。

上記の例示的実施形態では、プローブ基板３０のピンアレイ８０および９０は、プローブ基板３０の一端とほぼ平行な任意に選択されたＹ軸に沿って位置合わせされる。しかしながら、例えば、ピンアレイの他の位置合わせとして、ウエハー上で互い違いの位置関係にある半導体ダイに対する同時プロービングを実施できるような位置合わせをすることも可能である。この点に関して、図４は、ピンアレイ８０´および９０´をそれぞれ備えたプローブ基板３０´の別の例示的実施形態の俯瞰図を示す。ピンアレイ８０´および９０´は、Ｘ軸に沿った水平ピッチＰ_４およびＹ軸に沿った縦ピッチＰ_５を有して互い違いに配列される。縦および水平という用語は、任意のものとする。プローブ基板３０´は、開示された他の実施形態に関して本明細書中の他の箇所に概して記載したのと同じ材料および同じ構造から構成されていてもよい。ピンアレイ８０´および９０´は、ボンディング領域５５０および５６０上にそれぞれ形成されていてもよい。また複数のピン５７０および５８０でそれぞれ構成されていてもよい。ピンアレイ８０´は、相互接続スキーム６００によって、複数の受動素子５９０および他の電気的構造体を含む回路網システム５８５に接続され得る。相互接続スキーム６００は複数の配線を含み、そのうちの２つを符号６１０で表している。ピンアレイ９０´も同様に、複数の受動素子６２０と、１つ以上の配線６４０から成る相互接続スキーム６３０とを有する回路網システム６１５を備えていてもよい。

開示された他の実施形態と同様に、プローブ基板３０´は、所望であれば同時にではあるが、図４に開示したような互い違いのレイアウトにある２つの半導体チップパッケージ基板の電気的挙動を模倣するように設計されている。ピッチＰ_４およびＰ_５は、図１に示すウエハー２０等の所与のウエハー上に互い違いに配置されている２つの半導体ダイの間のピッチと一致するように、または図１に示すプローブ機器チャック２７０のステップ移動動作のピッチと一致するように設計されてもよい。さらに、ピッチＰ_４およびＰ_５は、等しくても、等しくなくてもよい。

図５は、複数の半導体ダイを含む例示的半導体ウエハー６５０の俯瞰図である。そのうちの幾つかのダイを、個々に６６０、６７０、６８０、６９０、７００、７１０、および７１５の符号で表している。ダイ６６０、６７０、６８０、および６９０は、縦列７２０に位置する。ダイ７００および７１０も同様に縦列７３０に位置し、ダイ７１５は、縦列７４０に位置する。図１および２に示される種類のプローブ基板の設計を用いて、様々なパターンで半導体ダイを同時にプローブすることができる。例えば、ピッチＰ_１およびＰ_３（図１を参照）に基づき、縦列７２０のダイ６６０および６７０を同時にプローブした後、縦列７２０に関してダイ６８０および６９０等の同時プローブを実施してもよい。ピッチＰ_１およびＰ_３が隣接するダイよりも大きい場合には、ダイ６６０とダイ６８０とが同時にプローブされ、その次に、縦列７２０のダイ６７０および６９０等の組み合わせに対する同時プローブが実施されてもよい。他の縦列７３０および７４０等に関しても同じことが言える。もちろん、直交する方向に沿って構成されたダイ、例えばダイ６６０および７１０やこれら２つのダイに平行な他のダイが同時にプローブされたり、あるいは少なくともプローブ位置が一定の一般位置にある状態でプローブされ得るように、プローブ基板３０（図１および図２を参照）の方向を合わせてもよい。

図４に示す基板３０´の場合のようにプローブ基板を互い違いの設計で構成した場合には、例えば、ダイ６６０およびダイ７００を同時にプローブし、その次に、ダイ７１０およびダイ７１５等を同時にプローブし、残りのダイに関しても同様にプローブしてもよい。この場合もやはり、ウエハー６５０上のダイがプローブされる正確な順番は、図２および図４に開示されるピッチＰ_１、Ｐ_４、およびＰ_５等のピッチ、並びに、プローブカード３０または３０´が接続される機器の利用可能なステップ移動ピッチによって決まる。

図６は、本明細書中に開示されたようなマルチサイトプローブ基板および改良型ロードボード構成プローブスタックを利用した例示的なテストおよび製造方法のフローチャートである。ステップ７５０では、ウエハーをプローバに搭載する。例えば、図１に示した半導体ウエハー２０を例示されたプローバ２６０に搭載してもよい。次に、ステップ７６０では、本明細書中に開示される種類のプローブカードスタック、例えばスタック１０をプローバに設置する。ステップ７７０では、図１に示すテスター１６０等のテスターをプローブカードスタックと係合させる。この時点で、または所望であればこれ以前に、ステップ７８０に示したようにプローブテストの速度レベルを選択する。例えば、プローブテストの速度レベルをハイレベルに選択してもよい。このレベルは、ウエハー上の集積回路の本来のクロック速度レベル、または比較的それに近いレベルである。例えば、図１に示すウエハー２０のダイは、例えば２．０ＧＨｚの設計上の本来のクロック速度を有していてもよい。２．０ＧＨｚという数字は単なる例示である。ウエハー２０によっては、ウエハー上のダイの本来のクロック速度に幅があり、幾つかのチップは他のチップよりもクロック数が速い。選択肢として、プローブテストの速度レベルを低レベルに選択してもよい。このレベルは、ウエハー上のチップの本来のクロック速度よりも低い速度レベルである。選択されたテスト速度レベルは、テスターの制御システムに入力される。複数のダイがそれぞれの本来のクロック速度でテストされ得ることに留意されたい。次に、ステップ７９０に示したように、高レベルテストまたは低レベルテストのどちらを行うかの決定がテスターによって行われる。高速レベルテストが選択された場合には、次にステップ８００において、ウエハーに対して高速マルチサイトテストが行われ、それによってそのウエハーに関して良品ダイの集合が特定される。高速マルチサイトテストは、ウエハーのダイに対して行われる様々な種類の電気的テストから構成され得る。そのテストの例を幾つか挙げると、スキャン、スキャンチェーン、プログラマブル論理、入出力ＸＯＲ、デジタル／アナログ変換、内部ループバック、ユニバーサルシリアルバス、ＰＣＩエクスプレス、およびシリアルＡＴＡが含まれる。テストの数および種類は、ウエハー上のダイの種類およびテスターやプローバの能力による。良品ダイの集合が特定されれば、ウエハーをダイシングして、良品ダイを欠陥品ダイから分けることができる。次に、ステップ８１０に示すように、良品ダイをパッケージングすることができる。ここでの利点は、高速テストによって良品ダイであると特定されたダイのみがパッケージングおよび最終テストに供される点である。欠陥品ダイのパッケージングおよび最終テストに伴う材料費および人件費を削減することができる。次に、ステップ８２０に示されるように、パッケージングされた良品ダイは、１つ以上のパッケージテスト、例えば、オペレーティングシステムテスト、パワーショートテスト、スキャン、および入出力ＸＯＲテスト等を受けることができる。上記のように、このパッケージテストは、先に特定された良品ダイの集合に対してのみ行えばよい。

一方、ステップ７９０において低速テストに移るようにテスターがプログラミングされている場合には、ステップ８３０において、ウエハーのダイに対して低速マルチサイトテストが行われ、それによって良品ダイの集合を特定することができる。ここで、例示的なテストを幾つか挙げると、スキャン、スキャンチェーン、プログラマブル論理、入出力ＸＯＲ等が含まれ得る。ステップ８３０で特定された良品ダイの集合は、実際には欠陥品であるが低速テストのみでは特定できないダイを含んでいる場合がある。次に、ステップ８４０で示すように、ステップ８３０における低速テストによって特定された良品ダイの集合に対するダイシングおよびパッケージングを行う。最後に、ステップ８５０において、パッケージングされた良品ダイは最終的なパッケージテストを受けることができる。ステップ８３０、８４０、および８５０が実施されたとしても、半導体ウエハー上の個々のダイに対してより効率的なプローブテストを行うことが可能なマルチサイトマトリックスアレイプローブ基板を使用することによって、意味のある効率化を実現し得る。

本明細書に開示したプローブ基板３０および３０´は、２つのピンアレイ８０および９０、または８０´および９０´を備えている。しかしながら、当業者であれば、本明細書に開示したプローブ基板３０および３０´の実施形態のいずれもが、２つ以上のピンアレイを備えていてもよく、それによって２つ以上のダイがプローブされ得ることを理解するであろう。

本発明は、様々な改変および代替の形態が可能であるが、具体的な実施形態を例として図面に示し、かつ本明細書において詳細に説明した。しかしながら、本発明は、開示された特定の形態に限定されるものではないことに留意されたい。むしろ、本発明は、以下に添付する請求項によって規定されるような本発明の精神および範囲に含まれるあらゆる改変例、均等物、および代替例を包含するものである。

Claims (23)

1. プローブ基板上に第１の導体ピンマトリックスアレイを形成することと、
   前記プローブ基板上に第２の導体ピンマトリックスアレイを形成することとを、含み、
   前記第２の導体ピンマトリックスアレイは、第１の軸に沿って第１のピッチ分、前記第１の導体マトリックスアレイから離れており、当該第１のピッチは、半導体ワークピースの第１の半導体ダイと第２の半導体ダイとの間の第２のピッチと実質的に一致するように選択されている、製造方法。
2. 前記プローブ基板上に前記第１の導体ピンマトリックスアレイと電気的に接続される第１の回路網システムと、前記プローブ基板上に前記第２の導体ピンマトリックスアレイと電気的に接続される第２の回路網システムとを形成することを含み、前記第１の回路網システムは、前記第１の半導体ダイに適合したパッケージ基板の電気的特性を提供する第１のレイアウトを有し、前記第２の回路網システムは、前記第２の半導体ダイに適合したパッケージ基板の電気的特性を提供する第２のレイアウトを有する、
   請求項１に記載の方法。
3. 前記第１の回路網システムを形成することは、複数の第１の受動素子および複数の第１の相互接続体を形成することを含み、前記第２の回路網システムを形成することは、複数の第２の受動素子および複数の第２の相互接続体を形成することを含む、
   請求項２に記載の方法。
4. 前記第１および第２の導体ピンマトリックスアレイは、前記第２の導体ピンマトリックスアレイが、第２の軸に沿って第３のピッチ分、前記第１の導体ピンマトリックスアレイから離れるように形成され、前記第３のピッチは、前記半導体ワークピースの前記第１の半導体ダイと前記第２の半導体ダイとの間の第４のピッチと実質的に一致するように選択される、
   請求項１に記載の方法。
5. 前記プローブ基板をプリント回路基板に連結することを含む、請求項１に記載の方法。
6. 前記プリント回路基板をプローバに連結することを含む、請求項５に記載の方法。
7. 前記プローブ基板上に第３の導体ピンマトリックスアレイを形成することを含む請求項１に記載の方法。
8. 複数の半導体ダイを有する半導体ワークピースの第１の対の半導体ダイに対し、第１の導体ピンマトリックスアレイおよび第２の導体マトリックスアレイをその上に備えたプローブ基板であって、前記第２の導体ピンマトリックスアレイが第１の軸に沿って第１のピッチ分、第１の導体ピンマトリックスアレイから離れており、当該第１のピッチは、前記半導体ワークピースの前記第１の対の半導体ダイの間の第２のピッチに実質的に一致するように選択されている構成のプローブ基板を係合させることと、
   前記第１の対の半導体ダイに対して電気的プローブテストを行うこととを、含む方法。
9. 前記第１の対の半導体ダイの一方は第１の本来のクロック速度を有し、前記第１の対の半導体ダイの他方は第２の本来のクロック速度を有し、
   前記第１の対の半導体ダイを実質的にそれぞれの本来のクロック速度でプローブテストするように適合させた回路網を有するプリント回路基板に前記プローブ基板を連結することを含む、請求項８に記載の方法。
10. 前記半導体ワークピースの他の対の半導体ダイを前記プローブ基板と係合させることと、前記他の対の半導体ダイに対して電気的プローブテストを行うこととを、含む請求項８に記載の方法。
11. 前記対をなす半導体ダイの前記電気的プローブテストの結果を用いて、前記半導体ワークピースの中から良品ダイを特定することを含む請求項８に記載の方法。
12. 前記良品ダイを半導体チップパッケージ内に設置することを含む請求項１１に記載の方法。
13. 前記良品ダイに対して電気的テストを行うことを含む請求項１２に記載の方法。
14. 前記プローブ基板は第３の導体ピンマトリックスアレイを含み、
    前記第３の導体ピンマトリックスアレイを用いて前記複数の半導体ダイの内の別の半導体ダイに対して電気的プローブテストを行うことが含まれる、請求項８に記載の方法。
15. 第１の導体ピンマトリックスアレイおよび第２の導体ピンマトリックスアレイを有するプローブ基板を備え、
    前記第２の導体ピンマトリックスアレイは、第１の軸に沿って第１のピッチ分、前記第１の導体マトリックスアレイから離れており、当該第１のピッチは、半導体ワークピースの第１の半導体ダイと第２の半導体ダイとの間の第２のピッチと実質的に一致するように選択されている、装置。
16. 前記プローブ基板は、前記第１の導体ピンマトリックスアレイと電気的に接続される第１の回路網システムと、前記第２の導体ピンマトリックスアレイと電気的に接続される第２の回路網システムとを含み、前記第１の回路網システムは、前記第１の半導体ダイに適合するパッケージ基板の電気的特性を提供する第１のレイアウトを有し、前記第２の回路網システムは、前記第２の半導体ダイに適合したパッケージ基板の電気的特性を提供する第２のレイアウトを有する、請求項１５に記載の装置。
17. 前記第１の回路網システムは、複数の第１の受動素子および複数の第１の相互接続体を備え、前記第２の回路網システムは、複数の第２の受動素子および複数の第２の相互接続体を備えた、請求項１６に記載の装置。
18. 前記第２の導体ピンマトリックスアレイは、第２の軸に沿って第３のピッチ分、前記第１の導体ピンマトリックスアレイから離れており、当該第３のピッチは、前記半導体ワークピースの前記第１の半導体ダイと前記第２の半導体ダイとの間の第４のピッチと実質的に一致するように選択されている、請求項１５に記載の装置。
19. 前記プローブ基板に連結されたプリント回路基板を備えた、請求項１５に記載の装置。
20. 前記プリント回路基板がロードボードを備えた、請求項１９に記載の装置。
21. 前記プリント回路基板に連結されたプローバを備えた、請求項１９に記載の装置。
22. 前記プリント回路基板への電気的接続に適合したテスターを備えた、請求項１９に記載の装置。
23. 前記プローブ基板は、第３の導体ピンマトリックスアレイを備えた、請求項１５に記載の装置。

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