JPS5990948A - 電子装置 - Google Patents
電子装置Info
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- JPS5990948A JPS5990948A JP20170282A JP20170282A JPS5990948A JP S5990948 A JPS5990948 A JP S5990948A JP 20170282 A JP20170282 A JP 20170282A JP 20170282 A JP20170282 A JP 20170282A JP S5990948 A JPS5990948 A JP S5990948A
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- Japan
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- package
- substrate
- check
- lsi
- electronic device
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はLSIパッケージを基板に搭載してなる電子装
置に関するものである。
置に関するものである。
技術の背景
近時、LSIパッケージの端子ビン数増加(40ピン→
64ビン→128ビン→・・・)と端子の微細化(2,
54rr+mピッチ→1.27 rnmピッチ→・・・
)は著しく、パッケージと基板との接続が困難になって
おり、このことにs′圧導入されているリードレスパッ
ケージの場合特に問題となっている。
64ビン→128ビン→・・・)と端子の微細化(2,
54rr+mピッチ→1.27 rnmピッチ→・・・
)は著しく、パッケージと基板との接続が困難になって
おり、このことにs′圧導入されているリードレスパッ
ケージの場合特に問題となっている。
従来技術と問題点
従来、基板に搭載されたLSIパッケージの接続不良は
、基板の機能試験を行うことで自然に検出できたが、上
述のように端子ビン数増加、端子微細化が進んだ現状で
は、LSIのファンクションが複雑になって従来の方法
では接続不良の検出が困難である。
、基板の機能試験を行うことで自然に検出できたが、上
述のように端子ビン数増加、端子微細化が進んだ現状で
は、LSIのファンクションが複雑になって従来の方法
では接続不良の検出が困難である。
発明の目的
本発明は上述の問題を解決するためのもので、基板に搭
載されるLlパッケージの各接続部の接続状況を1つず
つ確実にかつ容易に検出することを可能にする電子装置
を提供することを目的としている。
載されるLlパッケージの各接続部の接続状況を1つず
つ確実にかつ容易に検出することを可能にする電子装置
を提供することを目的としている。
発明の構成
本発明では、上記目的を達成するため、下面に複数の端
子部を有するLSIパッケージを、上面に複数のパッケ
ージ接続用端子部を有する基板に、前記端子部を前記パ
ッケージ接続用端子部に接続することによシ搭載した電
子装置において、前記LSIパッケージの上面に、前記
各端子部と1:1でそれぞれ電気的に接続された複数の
チェック用パッドを設けるとともに、前記基板に、前記
各パッケージ接続用端子部と1:1でそれぞれ電気的に
接続された複数の基板チェック用パターンを設けて構成
されている。
子部を有するLSIパッケージを、上面に複数のパッケ
ージ接続用端子部を有する基板に、前記端子部を前記パ
ッケージ接続用端子部に接続することによシ搭載した電
子装置において、前記LSIパッケージの上面に、前記
各端子部と1:1でそれぞれ電気的に接続された複数の
チェック用パッドを設けるとともに、前記基板に、前記
各パッケージ接続用端子部と1:1でそれぞれ電気的に
接続された複数の基板チェック用パターンを設けて構成
されている。
発明の実施例
以下、図面に関連して本発明の詳細な説明する。
第1図は本発明に係る電子装置の正面図で、図中、1は
基板、2は基板lに搭載されたLSIパッケージである
。
基板、2は基板lに搭載されたLSIパッケージである
。
基板1の上面には、複数のパッケージ接続用端子部(ラ
ンド) 31,32.・・・、38が設けられ、該各パ
ッケージ接続用端子部はそれぞれ基板1に形成された図
示しない回路と接続されている。また基板1の下面には
、各パッケージ接続用端子部a、、a2゜・・・、38
とスルーホール4を介し1:1で電気的に接続される複
数の基板チェック用パターン51,52.・・・。
ンド) 31,32.・・・、38が設けられ、該各パ
ッケージ接続用端子部はそれぞれ基板1に形成された図
示しない回路と接続されている。また基板1の下面には
、各パッケージ接続用端子部a、、a2゜・・・、38
とスルーホール4を介し1:1で電気的に接続される複
数の基板チェック用パターン51,52.・・・。
5sが設けられている。
LSIパッケージ2は、下面に複数のバンブ状の端子部
61,62.・・・、6sf:備えておシ、該各端子部
61゜62、・・・、68′t−各パッケージ接続用端
子部3.,32.・・・。
61,62.・・・、6sf:備えておシ、該各端子部
61゜62、・・・、68′t−各パッケージ接続用端
子部3.,32.・・・。
3Bに接続して基板1に搭載されている。LSIパッケ
ージ2の上面には、各端子部6.,62.・・・、6s
とスルーホール7を介し1:lで電気的に接続される複
数のチェック用パッドs、 、82.・・・、8sが設
けられている。
ージ2の上面には、各端子部6.,62.・・・、6s
とスルーホール7を介し1:lで電気的に接続される複
数のチェック用パッドs、 、82.・・・、8sが設
けられている。
このような構成の電子装置においては、LSIパッケー
ジ2と基板1の接続状況を簡単に試験することができる
。次にその試験要領を説明する。
ジ2と基板1の接続状況を簡単に試験することができる
。次にその試験要領を説明する。
各接続部間の短絡をチェックする場合には、第2図に示
すように各チェック用パッド8□、82.・・・、88
にプローブ9を接続し、プローブ間の抵抗を測定して接
続部間の短絡をチェックする。本図のように端子部6.
.6.間に半田ブリッジがある場合は、チェック用パッ
ド8R,8,にプローブ9を接続するとこの半田ブリッ
ジが検出される。また、接続部のオープンを検出する場
合には、第3図に示すように、基板1の基板チェック用
パターン51 * 511 +・・・。
すように各チェック用パッド8□、82.・・・、88
にプローブ9を接続し、プローブ間の抵抗を測定して接
続部間の短絡をチェックする。本図のように端子部6.
.6.間に半田ブリッジがある場合は、チェック用パッ
ド8R,8,にプローブ9を接続するとこの半田ブリッ
ジが検出される。また、接続部のオープンを検出する場
合には、第3図に示すように、基板1の基板チェック用
パターン51 * 511 +・・・。
5Bのすべてまたけ複数個を短絡用片10等によシ同時
に接続しく本図はすべてを接続した場合を示している)
、この状態でLSIパッケージ2の各チェック用パッド
にプローブ9を接続して該プローブ9と短絡用片10と
の間の導通をチェックする。本図のように端子部66の
接続がオープンの場合は、チェック用パッド85にプロ
ーブ9を接続するとこのオープンが検出される。
に接続しく本図はすべてを接続した場合を示している)
、この状態でLSIパッケージ2の各チェック用パッド
にプローブ9を接続して該プローブ9と短絡用片10と
の間の導通をチェックする。本図のように端子部66の
接続がオープンの場合は、チェック用パッド85にプロ
ーブ9を接続するとこのオープンが検出される。
第4図に電子装置の他の例を示す。
本例の場合は、基板11の上面に基板チェック用パター
ン12..322.・・・、128が設けられておシ、
その他は前例と同様である。
ン12..322.・・・、128が設けられておシ、
その他は前例と同様である。
本例の場合も、前例と同様に接続状況の試験を行うこと
ができる。接続部のオープンを検出する場合は、各基板
チェック用パターンを短絡用片13゜14等により同時
に接続して試験を行う。
ができる。接続部のオープンを検出する場合は、各基板
チェック用パターンを短絡用片13゜14等により同時
に接続して試験を行う。
なお、上述のいずれの場合も、LSIパッケージ2の各
チェック用パッド8.,82.・・・、8Bヲ短絡用片
等によシ同時に接続するとともに基板の基板チェック用
パターンにプローブを接続して接続部のオープン検出を
行っても良い。
チェック用パッド8.,82.・・・、8Bヲ短絡用片
等によシ同時に接続するとともに基板の基板チェック用
パターンにプローブを接続して接続部のオープン検出を
行っても良い。
発明の効果
以上述べたように、本発明によれば、LSIパッケージ
に各端子部とそれぞれl:1で電気的に接続する複数の
チェック用パッドを設けるとともに、基板に各パッケー
ジ接続用端子部とそれぞれ1:1で電気的に接続する複
数の基板チェック用パターンを設けて構成されているた
め、これらのチェック用パッド及び基板チェック用パタ
ーンを利用して全接続部の接続状況の試験を容易かつ確
実にチェックすることができ、特にリードレス型の晶密
度LSIパッケージに適用した場合に優れた効果を奏す
るものである。
に各端子部とそれぞれl:1で電気的に接続する複数の
チェック用パッドを設けるとともに、基板に各パッケー
ジ接続用端子部とそれぞれ1:1で電気的に接続する複
数の基板チェック用パターンを設けて構成されているた
め、これらのチェック用パッド及び基板チェック用パタ
ーンを利用して全接続部の接続状況の試験を容易かつ確
実にチェックすることができ、特にリードレス型の晶密
度LSIパッケージに適用した場合に優れた効果を奏す
るものである。
図面は本発明に係る電子装置の実施例を示すもので、第
1図は電子装置の正面図、第2図及び第3図は第1図の
電子装置のLSIパッケージ接続部の各種試験要領図、
第4図は電子装置の他の例を示す正面図である。 図中、1.11は基板、2はLSIパッケージ、31゜
32、・・・、38はパッケージ接続用端子部、4,7
はスルーホール、51,52.・・・、5g、12t、
12g・・・、128は基板チェック用パターン、61
.62.・・・、68は端子部、81゜8、、・・・、
8Bはチェック用パッド、9はプローブ、io。 13 、14は短絡用片である。 特許出願人 富士通株式会社 第1図 第3図 第4図
1図は電子装置の正面図、第2図及び第3図は第1図の
電子装置のLSIパッケージ接続部の各種試験要領図、
第4図は電子装置の他の例を示す正面図である。 図中、1.11は基板、2はLSIパッケージ、31゜
32、・・・、38はパッケージ接続用端子部、4,7
はスルーホール、51,52.・・・、5g、12t、
12g・・・、128は基板チェック用パターン、61
.62.・・・、68は端子部、81゜8、、・・・、
8Bはチェック用パッド、9はプローブ、io。 13 、14は短絡用片である。 特許出願人 富士通株式会社 第1図 第3図 第4図
Claims (1)
- 下面に複数の端子部を有するLSIパッケージを、上面
に複数のパッケージ接続用端子部を有する基板に、前記
端子部を前記パッケージ接続用端子部に接続することに
よシ搭載した電子装置において、前記LSIパッケージ
の上面に、前記各端子部とそれぞれ1:1で電気的に接
続された複数のチェック用パッドを設けるとともに、前
記基板に、前記各パッケージ接続用端子部とそれぞれ1
:lで電気的に接続された複数の基板チェック用パター
ンを設けたことを特徴とする電子装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20170282A JPS5990948A (ja) | 1982-11-17 | 1982-11-17 | 電子装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20170282A JPS5990948A (ja) | 1982-11-17 | 1982-11-17 | 電子装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5990948A true JPS5990948A (ja) | 1984-05-25 |
Family
ID=16445497
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20170282A Pending JPS5990948A (ja) | 1982-11-17 | 1982-11-17 | 電子装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5990948A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0840129A2 (en) * | 1996-10-31 | 1998-05-06 | Hewlett-Packard Company | Backing plate for IC test fixture |
US5754410A (en) * | 1996-09-11 | 1998-05-19 | International Business Machines Corporation | Multi-chip module with accessible test pads |
-
1982
- 1982-11-17 JP JP20170282A patent/JPS5990948A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5754410A (en) * | 1996-09-11 | 1998-05-19 | International Business Machines Corporation | Multi-chip module with accessible test pads |
US6094056A (en) * | 1996-09-11 | 2000-07-25 | International Business Machines Corporation | Multi-chip module with accessible test pads and test fixture |
EP0840129A2 (en) * | 1996-10-31 | 1998-05-06 | Hewlett-Packard Company | Backing plate for IC test fixture |
EP0840129A3 (en) * | 1996-10-31 | 1999-06-30 | Hewlett-Packard Company | Backing plate for IC test fixture |
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