JP3167681B2 - 電子回路装置 - Google Patents
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Description
【０００１】
【発明の属する技術分野】本発明は、電子手帳や携帯機
器等に使用されている液晶を駆動するためのドライバ
ー、メモリー、コントローラ等の半導体をベアチップ実
装している電子回路装置に関する。
器等に使用されている液晶を駆動するためのドライバ
ー、メモリー、コントローラ等の半導体をベアチップ実
装している電子回路装置に関する。
【０００２】
【従来の技術】従来、半導体ＩＣのペアチップ実装は、
接着を用いて接続する場合、ＩＣのパットにＡｕからな
るバンプをメッキで形成したメッキバンプやワイヤーボ
ンデイングを応用したスタツドバンプを用いて、回路基
板に異方性導電膜で圧著するか、または銀ペーストをバ
ンプに転写して基板と接続し、その間にアンダーフィル
を充填し接続していた。
接着を用いて接続する場合、ＩＣのパットにＡｕからな
るバンプをメッキで形成したメッキバンプやワイヤーボ
ンデイングを応用したスタツドバンプを用いて、回路基
板に異方性導電膜で圧著するか、または銀ペーストをバ
ンプに転写して基板と接続し、その間にアンダーフィル
を充填し接続していた。
【０００３】また、金属拡散接続を用いた場合、ＩＣの
バンプに半田を用い、基板の電極に半田付けしアンダー
フィルを充填する工法とＩＣのバンプにＡｕを用い基板
側の電極にＳｎメッキを行ない、Ａｕ−Ｓｎ拡散接続を
行いアンダーフィルを充填していた。ここで、従来の電
子回路装置を図８に示す。導電パターン５は、回路基板
４上に形成する。導電パターン５の中で同列内にあるグ
ランド信号を通電するグランド用導電パターン５１、５
２、５３は、それぞれの端部以外の部分で互いに接続し
てあるようにしている。
バンプに半田を用い、基板の電極に半田付けしアンダー
フィルを充填する工法とＩＣのバンプにＡｕを用い基板
側の電極にＳｎメッキを行ない、Ａｕ−Ｓｎ拡散接続を
行いアンダーフィルを充填していた。ここで、従来の電
子回路装置を図８に示す。導電パターン５は、回路基板
４上に形成する。導電パターン５の中で同列内にあるグ
ランド信号を通電するグランド用導電パターン５１、５
２、５３は、それぞれの端部以外の部分で互いに接続し
てあるようにしている。
【０００４】
【発明が解決しようとする課題】半導体ＩＣの接続状態
の評価は、信号を入力して出力波形を確認する方法や主
に外観を手段として用いていた。実装の不具合として
は、ボンデイングヘッドの傾きがずれた場合の接続不良
や、実装位置ずれである。
の評価は、信号を入力して出力波形を確認する方法や主
に外観を手段として用いていた。実装の不具合として
は、ボンデイングヘッドの傾きがずれた場合の接続不良
や、実装位置ずれである。
【０００５】半導体ＩＣのフェイスダウン実装では、こ
の不具合を確認するには、ＩＣの回路面と回路基板の端
子面を合わせて実装するために接続部が見えない。その
ため、接続状態を確認するには、破壊して接続部を観察
する。しかし、この方法では、一つ一つの製品を検査す
ることが出来ない課題がある。また、ＩＣに信号を加え
て出力波形を確認する方法は、検査装置が高価な上、製
品全数を検査するには時間がかかる。
の不具合を確認するには、ＩＣの回路面と回路基板の端
子面を合わせて実装するために接続部が見えない。その
ため、接続状態を確認するには、破壊して接続部を観察
する。しかし、この方法では、一つ一つの製品を検査す
ることが出来ない課題がある。また、ＩＣに信号を加え
て出力波形を確認する方法は、検査装置が高価な上、製
品全数を検査するには時間がかかる。
【０００６】更に接続外観を見ることが出来ないため位
置ずれの検出が出来ない課題があった。本発明は、どの
ようなＩＣを用いても容易に接続状態を簡易的に検出す
ることにある。すなわち、半導体の実装の不具合として
は、半導体とパターンの接続不良や、半導体の実装位置
ずれがある。かかる実装の不具合を検出するには、半導
体に信号を入力して出力波形を確認する方法と外観によ
り検査する方法を用いていた。
置ずれの検出が出来ない課題があった。本発明は、どの
ようなＩＣを用いても容易に接続状態を簡易的に検出す
ることにある。すなわち、半導体の実装の不具合として
は、半導体とパターンの接続不良や、半導体の実装位置
ずれがある。かかる実装の不具合を検出するには、半導
体に信号を入力して出力波形を確認する方法と外観によ
り検査する方法を用いていた。
【０００７】しかし、半導体に信号を入力して出力波形
を確認する方法では、確認する全ての半導体の端子に信
号を加えるため、検査に時間を要するという問題点があ
った。また、外観により検査する方法は、半導体をフェ
イスダウンで実装する場合、接続状態を見ることができ
ないため、破壊して接続部を観察しなければならないと
いう問題点があった。
を確認する方法では、確認する全ての半導体の端子に信
号を加えるため、検査に時間を要するという問題点があ
った。また、外観により検査する方法は、半導体をフェ
イスダウンで実装する場合、接続状態を見ることができ
ないため、破壊して接続部を観察しなければならないと
いう問題点があった。
【０００８】
【課題を解決するための手段】前記課題を解決するため
に、少なくとも絶縁基板にパターンが形成してある回路
基板にＩＣが実装してある電子回路装置において、ＩＣ
の端子の少なくとも１つの端子には複数のバンプもしく
はアルミパッドが形成してある。例えば通常の工Ｃで
は、ＧＮＤ端子や電源端子は、複数のバンプもしくはア
ルミパツドが形成してあり、これを用いる。回路基板に
は、該端子に信号を入力または出力するために少なくと
もこの１つのバンプもしくはアルミパツドに接続する端
子を設け、該端子の他のバンプもしくはアルミパッドに
接続する測定用端子を設け、ＩＣと回路基板をボンディ
ングして接続する。回路基板の信号を入力する端子と測
定用端子間の抵抗値を測定することで、ＩＣの電極と回
路の接続状態を抵抗値で確認することが出来る。
に、少なくとも絶縁基板にパターンが形成してある回路
基板にＩＣが実装してある電子回路装置において、ＩＣ
の端子の少なくとも１つの端子には複数のバンプもしく
はアルミパッドが形成してある。例えば通常の工Ｃで
は、ＧＮＤ端子や電源端子は、複数のバンプもしくはア
ルミパツドが形成してあり、これを用いる。回路基板に
は、該端子に信号を入力または出力するために少なくと
もこの１つのバンプもしくはアルミパツドに接続する端
子を設け、該端子の他のバンプもしくはアルミパッドに
接続する測定用端子を設け、ＩＣと回路基板をボンディ
ングして接続する。回路基板の信号を入力する端子と測
定用端子間の抵抗値を測定することで、ＩＣの電極と回
路の接続状態を抵抗値で確認することが出来る。
【０００９】また、ＩＣの端子の少なくとも１つの端子
には複数のバンプが形成してある。回路基板には、該端
子に信号を入力または出力するために少なくとも１つの
バンプに接続する端子を設け、該端子の他のバンプには
実装の位置が規格範囲外にずれた場合に接続するまた
は、オープンとなる位置に検出端子を設け、回路基板と
ＩＣをボンデイングすることで、該端子と検出端子がシ
ョートまたはオープンした場合、位置ずれの検出が可能
である。
には複数のバンプが形成してある。回路基板には、該端
子に信号を入力または出力するために少なくとも１つの
バンプに接続する端子を設け、該端子の他のバンプには
実装の位置が規格範囲外にずれた場合に接続するまた
は、オープンとなる位置に検出端子を設け、回路基板と
ＩＣをボンデイングすることで、該端子と検出端子がシ
ョートまたはオープンした場合、位置ずれの検出が可能
である。
【００１０】上記のように構成した電子回路装置は、容
易に標準のＩＣを用いて接続状態を確認でき、位置ずれ
を検出することが可能となる。さらに本発明は、半導体
上に設けた同一信号を入力若しくは出力する複数のバン
プ若しくはアルミパッド（以下「バンプ等」とい
う。）、例えばグランド用バンプ等や電源用バンプ等と
対応して接続する複数の導電パターンを同列に設け、前
記複数の導電パターンのうちから少なくとも１つの導電
パターンを選び、これを測定端子として他の導電パター
ンと互いに接続しないようにする。また、測定端子に
は、半導体の実装位置がずれると導電パターンと接触し
ない位置ずれ検出部を設ける。
易に標準のＩＣを用いて接続状態を確認でき、位置ずれ
を検出することが可能となる。さらに本発明は、半導体
上に設けた同一信号を入力若しくは出力する複数のバン
プ若しくはアルミパッド（以下「バンプ等」とい
う。）、例えばグランド用バンプ等や電源用バンプ等と
対応して接続する複数の導電パターンを同列に設け、前
記複数の導電パターンのうちから少なくとも１つの導電
パターンを選び、これを測定端子として他の導電パター
ンと互いに接続しないようにする。また、測定端子に
は、半導体の実装位置がずれると導電パターンと接触し
ない位置ずれ検出部を設ける。
【００１１】このようにすることで、同一信号を入力若
しくは出力する複数バンプ等に対応して接続される導電
パターンと測定端子間の抵抗値を測定するだけで、パッ
ド等と導電パターンの実装状態及び半導体の位置ずれが
検出できるようになる。
しくは出力する複数バンプ等に対応して接続される導電
パターンと測定端子間の抵抗値を測定するだけで、パッ
ド等と導電パターンの実装状態及び半導体の位置ずれが
検出できるようになる。
【００１２】
【発明の実施の形態】本発明の電子回路装置では、同列
に同一信号を入力若しくは出力する複数のバンプ等を有
する半導体と対応して接続する複数の導電パターンを回
路基板上の設け、複数の導電パターンのうちの少なくと
も1つの導電パターンを複数の導電パターンと互いに接
続しない測定端子とする。
に同一信号を入力若しくは出力する複数のバンプ等を有
する半導体と対応して接続する複数の導電パターンを回
路基板上の設け、複数の導電パターンのうちの少なくと
も1つの導電パターンを複数の導電パターンと互いに接
続しない測定端子とする。
【００１３】半導体に設けた同列に同一信号を入力若し
くは出力する複数のバンプ等は、測定用に設けたパッド
等でもよいが、半導体を機能させるのに必要なグランド
用パッド等や電源用パッド等がのぞましい。また、測定
端子に半導体の実装位置を検出する位置ずれ検出部を設
ける。検出部は半導体のパッド等との接続の有無を判断
するため、パッド等との接続部分に設ける必要がある。
特に、導電パターンの端部に設けるのが簡便である。
くは出力する複数のバンプ等は、測定用に設けたパッド
等でもよいが、半導体を機能させるのに必要なグランド
用パッド等や電源用パッド等がのぞましい。また、測定
端子に半導体の実装位置を検出する位置ずれ検出部を設
ける。検出部は半導体のパッド等との接続の有無を判断
するため、パッド等との接続部分に設ける必要がある。
特に、導電パターンの端部に設けるのが簡便である。
【００１４】上記のように構成された電子回路装置で
は、測定端子と導電パターン間の抵抗値は回路基板の導
電パターンの配線抵抗値、半導体の配線抵抗値と接続抵
抗値の和となり、接続抵抗値以外の抵抗値はほとんど変
化がなくなる。
は、測定端子と導電パターン間の抵抗値は回路基板の導
電パターンの配線抵抗値、半導体の配線抵抗値と接続抵
抗値の和となり、接続抵抗値以外の抵抗値はほとんど変
化がなくなる。
【００１５】
【実施例】実施例について図面を参照して説明すると、
図1において、半導体1の外周部に沿ってバンプ２をメッ
キ法で形成する。半導体１の内部で接続されている複数
のグランド端子用バンプ３１、３２、３３が同列に配置
するように形成する。図２に示される実施例では、ポリ
イミドフィルム、ガラスエポキシや、ガラスなどの回路
基板４にＣｕを蒸着する等して導電パターン５を形成す
る。導電パターン５の中から同列内にグランド信号を通
電するグランド用導電パターン５１、５２、５３を設け
る。グランド用導電パターン５１、５２は端部以外の部
分で互いに接続する。測定端子６は、グランド用導電パ
ターン５３を、他のグランド用導電パターン５１、５２
とは互いに接続しないようにしておく。
図1において、半導体1の外周部に沿ってバンプ２をメッ
キ法で形成する。半導体１の内部で接続されている複数
のグランド端子用バンプ３１、３２、３３が同列に配置
するように形成する。図２に示される実施例では、ポリ
イミドフィルム、ガラスエポキシや、ガラスなどの回路
基板４にＣｕを蒸着する等して導電パターン５を形成す
る。導電パターン５の中から同列内にグランド信号を通
電するグランド用導電パターン５１、５２、５３を設け
る。グランド用導電パターン５１、５２は端部以外の部
分で互いに接続する。測定端子６は、グランド用導電パ
ターン５３を、他のグランド用導電パターン５１、５２
とは互いに接続しないようにしておく。
【００１６】図３に示される実施例では、ポリイミドフ
ィルム、ガラスエポキシや、ガラスなどの回路基板４に
Ｃｕを蒸着する等して導電パターン５を形成する。導電
パターン５の中から同列内にグランド信号を通電するグ
ランド用導電パターン５１、５２、５３を設ける。右側
位置ずれ検出端子７は、グランド用導電パターン５１の
端部５５の右部の一部を検出する位置ずれ量に応じて切
り欠き、グランド用導電パターン５１のパターン幅より
も細いパターン幅を有する右側位置ずれ検出部７１を設
け、他のグランド用導電パターン５２、５３と接続しな
いようにしておく。左側位置ずれ検出端子８は、グラン
ド用導電パターン５２の端部５６の左部の一部を検出す
る位置ずれ量に応じて切り欠き、グランド用導電パター
ン５２のパターン幅よりも細いパターン幅を有する右側
位置ずれ検出部８１を設け、他のグランド用導電パター
ン５１、５３と接続しないようにしておく。
ィルム、ガラスエポキシや、ガラスなどの回路基板４に
Ｃｕを蒸着する等して導電パターン５を形成する。導電
パターン５の中から同列内にグランド信号を通電するグ
ランド用導電パターン５１、５２、５３を設ける。右側
位置ずれ検出端子７は、グランド用導電パターン５１の
端部５５の右部の一部を検出する位置ずれ量に応じて切
り欠き、グランド用導電パターン５１のパターン幅より
も細いパターン幅を有する右側位置ずれ検出部７１を設
け、他のグランド用導電パターン５２、５３と接続しな
いようにしておく。左側位置ずれ検出端子８は、グラン
ド用導電パターン５２の端部５６の左部の一部を検出す
る位置ずれ量に応じて切り欠き、グランド用導電パター
ン５２のパターン幅よりも細いパターン幅を有する右側
位置ずれ検出部８１を設け、他のグランド用導電パター
ン５１、５３と接続しないようにしておく。
【００１７】図４に示される実施例では、半導体１はフ
ェースダウン方向に、半導体１のグランド端子用バンプ
３１が回路基板４のグランド用導電パターン５３と、半
導体１のグランド端子用バンプ３２が回路基板４の左側
位置ずれ検出端子８と、半導体１のグランド端子用バン
プ３３が回路基板４の右側位置ずれ検出端子７とそれぞ
れ接触するようにボンディングされる。右側位置ずれ検
出端子７とグランド用導電パターン５３間の抵抗値を測
定する。抵抗値は数１０個のデーターを測定して、平均
的な値を標準とし、異常に高い値はＮＧとする。例えば
ＡＣＦ接続の場合、良好な抵抗値は０．３Ωでり、抵抗
値は、回路基板の配線抵抗と半導体の配線抵抗と接続抵
抗の和であることから、接続抵抗以外の抵抗値がほとん
ど変化しないので、１Ω以上は不良と判定する。なお、
測定終了後、右側位置ずれ検出端子７とグランド用導電
パターン５３をはんだ等で接続しても良い。左側位置ず
れ検出端子８とグランド用導電パターン５３間も上記と
同様に抵抗値を測定する。測定終了後、左側位置ずれ検
出端子８とグランド用導電パターン５３をはんだ等で接
続しても良い。
ェースダウン方向に、半導体１のグランド端子用バンプ
３１が回路基板４のグランド用導電パターン５３と、半
導体１のグランド端子用バンプ３２が回路基板４の左側
位置ずれ検出端子８と、半導体１のグランド端子用バン
プ３３が回路基板４の右側位置ずれ検出端子７とそれぞ
れ接触するようにボンディングされる。右側位置ずれ検
出端子７とグランド用導電パターン５３間の抵抗値を測
定する。抵抗値は数１０個のデーターを測定して、平均
的な値を標準とし、異常に高い値はＮＧとする。例えば
ＡＣＦ接続の場合、良好な抵抗値は０．３Ωでり、抵抗
値は、回路基板の配線抵抗と半導体の配線抵抗と接続抵
抗の和であることから、接続抵抗以外の抵抗値がほとん
ど変化しないので、１Ω以上は不良と判定する。なお、
測定終了後、右側位置ずれ検出端子７とグランド用導電
パターン５３をはんだ等で接続しても良い。左側位置ず
れ検出端子８とグランド用導電パターン５３間も上記と
同様に抵抗値を測定する。測定終了後、左側位置ずれ検
出端子８とグランド用導電パターン５３をはんだ等で接
続しても良い。
【００１８】図５に示される実施例では、半導体１が正
常の実装位置よりも左側にずれて実装されている。半導
体１のグランド端子用バンプ３１は回路基板４のグラン
ド用導電パターン５３と、半導体１のグランド端子用バ
ンプ３３は回路基板４の右側位置ずれ検出端子７それぞ
れ接触している。半導体１のグランド端子用バンプ３２
は、回路基板４の左側位置ずれ検出端子８の左側位置ず
れ検出部８１と接触しており、左側位置ずれ検出端子８
とは導通していない。右側位置ずれ検出端子７とグラン
ド用導電パターン５３間及び左側位置ずれ検出端子８と
グランド用導電パターン５３間の抵抗値をそれぞれ測定
する。右側位置ずれ検出端子７とグランド用導電パター
ン５３間は導通しているので平均的な値を示すが、左側
位置ずれ検出端子８とグランド用導電パターン５３間は
導通していないため、平均よりも異常に高い値を示す。
常の実装位置よりも左側にずれて実装されている。半導
体１のグランド端子用バンプ３１は回路基板４のグラン
ド用導電パターン５３と、半導体１のグランド端子用バ
ンプ３３は回路基板４の右側位置ずれ検出端子７それぞ
れ接触している。半導体１のグランド端子用バンプ３２
は、回路基板４の左側位置ずれ検出端子８の左側位置ず
れ検出部８１と接触しており、左側位置ずれ検出端子８
とは導通していない。右側位置ずれ検出端子７とグラン
ド用導電パターン５３間及び左側位置ずれ検出端子８と
グランド用導電パターン５３間の抵抗値をそれぞれ測定
する。右側位置ずれ検出端子７とグランド用導電パター
ン５３間は導通しているので平均的な値を示すが、左側
位置ずれ検出端子８とグランド用導電パターン５３間は
導通していないため、平均よりも異常に高い値を示す。
【００１９】図６に示される実施例では、半導体１が正
常の実装位置よりも右側にずれて実装されている。半導
体１のグランド端子用バンプ３１は回路基板４のグラン
ド用導電パターン５３と、半導体１のグランド端子用バ
ンプ３２は回路基板４の左側位置ずれ検出端子８それぞ
れ接触している。半導体１のグランド端子用バンプ３３
は、回路基板４の右側位置ずれ検出端子７の右側位置ず
れ検出部７１と接触しており、右側位置ずれ検出端子７
とは導通していない。右側位置ずれ検出端子７とグラン
ド用導電パターン５３間及び左側位置ずれ検出端子８と
グランド用導電パターン５３間の抵抗値をそれぞれ測定
する。左側位置ずれ検出端子８とグランド用導電パター
ン５３間は導通しているので平均的な値を示すが、右側
位置ずれ検出端子７とグランド用導電パターン５３間は
導通していないため、平均よりも異常に高い値を示す。
常の実装位置よりも右側にずれて実装されている。半導
体１のグランド端子用バンプ３１は回路基板４のグラン
ド用導電パターン５３と、半導体１のグランド端子用バ
ンプ３２は回路基板４の左側位置ずれ検出端子８それぞ
れ接触している。半導体１のグランド端子用バンプ３３
は、回路基板４の右側位置ずれ検出端子７の右側位置ず
れ検出部７１と接触しており、右側位置ずれ検出端子７
とは導通していない。右側位置ずれ検出端子７とグラン
ド用導電パターン５３間及び左側位置ずれ検出端子８と
グランド用導電パターン５３間の抵抗値をそれぞれ測定
する。左側位置ずれ検出端子８とグランド用導電パター
ン５３間は導通しているので平均的な値を示すが、右側
位置ずれ検出端子７とグランド用導電パターン５３間は
導通していないため、平均よりも異常に高い値を示す。
【００２０】図７に示される実施例では、バンプ等２は
Ａｕからなるバンプをメッキで形成したメッキバンプ、
ワイヤーボンデイングを応用したスタッドバンプあるい
は銀ペーストを転写する等で形成する。半導体1は、回
路基板４上に設けた導電パターン５とバンプ等２とを異
方性導電膜で圧着、半田付け、あるいはＡｕ−Ｓｎ拡散
接続等により接続し、半導体1と回路基板４との間にア
ンダーフィル１０を充填する。
Ａｕからなるバンプをメッキで形成したメッキバンプ、
ワイヤーボンデイングを応用したスタッドバンプあるい
は銀ペーストを転写する等で形成する。半導体1は、回
路基板４上に設けた導電パターン５とバンプ等２とを異
方性導電膜で圧着、半田付け、あるいはＡｕ−Ｓｎ拡散
接続等により接続し、半導体1と回路基板４との間にア
ンダーフィル１０を充填する。
【００２１】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。複数の
グランド用導電パターンの中から少なくとも１つのグラ
ンド用導電パターンを選び、これを検出端子として残り
のグランド用導電パターンと互いに接続しないすること
により、グランド端子と測定端子間の抵抗を測定するこ
とで、簡易的に半導体の実装状態を検出できる。
施され、以下に記載されるような効果を奏する。複数の
グランド用導電パターンの中から少なくとも１つのグラ
ンド用導電パターンを選び、これを検出端子として残り
のグランド用導電パターンと互いに接続しないすること
により、グランド端子と測定端子間の抵抗を測定するこ
とで、簡易的に半導体の実装状態を検出できる。
【００２２】また、測定端子のうち少なくとも１つに位
置ずれを検出する位置ずれ検出部を設け、他のグランド
用導電パターンと互いに接続しない位置ずれ検出端子と
することにより、グランド用導電パターンと位置ずれ検
出端子間の抵抗を測定することで、半導体の実装位置が
左右あるいは前後のいずれかにずれたことを容易に判定
することができる。
置ずれを検出する位置ずれ検出部を設け、他のグランド
用導電パターンと互いに接続しない位置ずれ検出端子と
することにより、グランド用導電パターンと位置ずれ検
出端子間の抵抗を測定することで、半導体の実装位置が
左右あるいは前後のいずれかにずれたことを容易に判定
することができる。
【図１】半導体の実施例を示す平面図である。
【図２】回路基板の実施例を示す平面図である。
【図３】回路基板の実施例を示す平面図である。
【図４】半導体が回路基板の正常な位置に実装された実
施例を示す電子回路装置の平面図である。
施例を示す電子回路装置の平面図である。
【図５】半導体が回路基板の正常な位置から左側に実装
された実施例を示す電子回路装置の平面図である。
された実施例を示す電子回路装置の平面図である。
【図６】半導体が回路基板の正常な位置から右側に実装
された実施例を示す電子回路装置の平面図である。
された実施例を示す電子回路装置の平面図である。
【図７】半導体が回路基板の正常な位置に実装された実
施例を示す電子回路装置の断面図である。
施例を示す電子回路装置の断面図である。
【図８】従来の回路基板の実施例を示す平面図である。
１ 半導体 ３１、３２、３３ バンプ ４ 回路基板 ６ 測定端子 ７、８ 位置ずれ検出端子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/60 311 H01L 21/60 321
Claims (1)
- 【請求項１】 絶縁基板にパターンを有する回路基板
に、バンプ又はアルミパツドを備えた複数のＩＣ端子を
有するＩＣがボンデイングされてフェイスダウン実装さ
れた電子回路装置において、 前記ＩＣは、複数のバンプもしくはアルミパツドを接続
した少なくとも１つの第１の端子を有し、前記回路基板
は、前記複数のＩＣ端子に信号を入力または出力するた
めに前記ＩＣのバンプもしくはアルミパツドに接続する
複数の第２の端子と、前記第１の端子にそれぞれ接続さ
れたバンプもしくはアルミパツドにそれぞれ接続する測
定用端子である一対の第３の端子とを有し、前記回路基
板の前記第２の端子と前記一対の第３の端子は、前記Ｉ
Ｃの前記バンプ又はアルミパツドと同じピッチに配線さ
れ、前記一対の第３の端子の前記バンプもしくはアルミ
パツドとの接続部の形状は、それぞれ逆方向の位置にて
線幅を細くする切り欠きがあることを特徴とする電子回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27235498A JP3167681B2 (ja) | 1998-09-25 | 1998-09-25 | 電子回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27235498A JP3167681B2 (ja) | 1998-09-25 | 1998-09-25 | 電子回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000100861A JP2000100861A (ja) | 2000-04-07 |
| JP3167681B2 true JP3167681B2 (ja) | 2001-05-21 |
Family
ID=17512719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27235498A Expired - Lifetime JP3167681B2 (ja) | 1998-09-25 | 1998-09-25 | 電子回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3167681B2 (ja) |
-
1998
- 1998-09-25 JP JP27235498A patent/JP3167681B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000100861A (ja) | 2000-04-07 |
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