JP2009270832A

JP2009270832A - 論理回路

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Publication number: JP2009270832A
Application number: JP2008118923A
Authority: JP
Inventors: Atsuo Takatori; 厚夫高取; Shuji Hamada; 周治濱田
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2008-04-30
Filing date: 2008-04-30
Publication date: 2009-11-19
Anticipated expiration: 2028-04-30
Also published as: US7952390B2; JP5256840B2; US20090273383A1

Abstract

【課題】テストパターン数の増加を抑えながら、１縮退故障、遷移遅延故障、ラッチ動作故障等を検出可能な論理回路を提供する。
【解決手段】論理回路は、制御端子への入力信号に応じて第１の状態又は第２の状態に設定され、第１の状態では入力クロック信号を出力信号として出力し、第２の状態では出力信号を一定値に固定するゲーテッドクロックバッファと、ゲーテッドクロックバッファの出力信号を受け取るフリップフロップを含みスキャンチェーンを構成する複数のスキャンフリップフロップとを含み、ゲーテッドクロックバッファの制御端子への入力を制御する信号を第１の信号と第２の信号との間で切り替え可能とし、第１の信号はスキャンチェーンを用いるテスト時には常時イネーブル値となり、第２の信号はスキャンシフト時にイネーブル値となり且つキャプチャ時の少なくとも一部の期間でディスエーブル値となる。
【選択図】図４

Description

本願の開示は、一般に論理回路に関し、詳しくはシフトスキャン方式及びゲーテッドクロック方式を併用する論理回路に関する。

クロック信号に同期して動作するレジスタ（フリップフロップ）の動作条件を制御する方式としてゲーテッドクロック方式がある。ゲーテッドクロック方式では、フリップフロップが一時的に状態遷移をしない動作条件の場合には、フリップフロップへのクロック信号入力を停止することにより、フリップフロップのデータ取り込み動作自体を行わないようにする。このようにクロック信号を制御して、クロック信号に同期したデータ取り込み動作を停止させることにより、無駄な電力消費を無くすことができる。

図１は、ゲーテッドクロックバッファの構成の一例を示す図である。このようなゲーテッドクロックバッファが、クロック信号を供給する経路にクロック制御素子として挿入される。ゲーテッドクロックバッファ１０は、ラッチ回路１１及びＡＮＤ回路１２を含む。ラッチ回路１１は、クロック信号ＣＬＫが０（ＬＯＷ）の期間は制御端子ＥＮの入力値を出力値として素通りさせ、クロック信号ＣＬＫが１（ＨＩＧＨ）の期間は直前の出力値を保持する。ラッチ回路１１の出力がＡＮＤ回路１２の一方の入力に供給され、ＡＮＤ回路１２のもう一方の入力にはクロック信号ＣＬＫが供給される。ＡＮＤ回路１２の出力がゲーテッドクロック信号ＧＣＬＫとなる。

制御端子ＥＮへ印加されたイネーブル信号値“１”がラッチ回路１１から出力されているとき、ゲーテッドクロックバッファ１０はイネーブル状態となる。このイネーブル状態では、ゲーテッドクロックバッファ１０へ入力されるクロック信号ＣＬＫがそのままゲーテッドクロック信号ＧＣＬＫとして出力される。また制御端子ＥＮへ印加されたディスエーブル信号値“０”がラッチ回路１１から出力されているとき、ゲーテッドクロックバッファ１０はディスエーブル状態となる。このディスエーブル状態では、ゲーテッドクロックバッファ１０へ入力されるクロック信号ＣＬＫが遮断されて、ゲーテッドクロック信号ＧＣＬＫが０に固定となる。ゲーテッドクロックバッファ１０の制御端子ＥＮは、イネーブル信号を生成するための論理（ＥＮ論理）を有した論理回路の出力に結合される。

システムＬＳＩにおいて、チップ外部に対して直接にデータを入出力する必要のない論理回路ユニットを試験するためには、単一の端子からシリアルにデータを入出力するスキャンシフト方式が用いられる。このスキャンシフト方式では、論理回路ユニットを構成する各フリップフロップに、スキャン入力端子とスキャン出力端子とが設けられている。あるフリップフロップのスキャン出力端子は別のフリップフロップのスキャン入力端子に結合され、複数のフリップフロップのカスケード接続によりフリップフロップのチェーン（スキャンチェーン）を構成している。テスト動作時には、外部からのスキャン有効を指示する値の印加に応じて、スキャンチェーンの各スキャンフリップフロップが、クロック信号に同期してスキャン入力端子からの入力データを格納し、スキャン出力端子から格納データを出力するよう動作する。

従来、ゲーテッドクロック方式及びスキャンシフト方式の半導体集積回路のテスト動作を実行する際、スキャンテスト時にフリップフロップに常時クロックが供給される状態とするのが一般的である。具体的には、スキャンテスト時に常時１である信号（例えばテストモード信号）により、ゲーテッドクロックバッファの制御端子ＥＮの入力を１に固定するような回路構成とする。

図２は、スキャンテスト時にフリップフロップに常時クロックが供給される状態とする構成の一例を示す図である。図２において、ゲーテッドクロックバッファ１０の制御端子ＥＮはＯＲ回路２０の出力に接続される。ＯＲ回路２０は、ＥＮ論理２１の論理回路の出力信号とスキャンテスト時に常時１である信号（例えばテストモード信号）とを入力として受け取る。スキャンテスト時には、ＯＲ回路２０の出力が１となることによりゲーテッドクロックバッファ１０が常にイネーブルとなり、フリップフロップ２３及び２４に常時クロックが供給される。なおフリップフロップ２２は、ＥＮ論理２１の故障を検出するために設けられる。このフリップフロップ２２の格納値がＥＮ論理２１の出力の期待値通りとなっているか否かを確認することにより、ＥＮ論理２１の故障を検出することができる。

図２に示すような構成の場合、自動パターン生成ツール（ＡＴＰＧ：ＡｕｔｏｍａｔｉｃＴｅｓｔＰａｔｔｅｒｎＧｅｎｅｒａｔｏｒ）により半導体集積回路に対するテストパターンを作成する際に、ゲーテッドクロックバッファの動作を考慮する必要が無い。即ち、ゲーテッドクロックバッファが無いものとしてテストパターンを生成すればよく、テストパターンの生成が容易である。しかしながら、ゲーテッドクロックバッファのラッチ動作の故障として、ラッチ回路１１の入力が常時そのままラッチ回路１１の出力に現れてしまう故障を検出できない。また制御端子ＥＮの入力値が１に固定されているので、制御端子ＥＮの位置における１縮退故障及び遷移遅延故障を検出することができない。ここで１縮退故障とは、着目ノードが１に固定されてしまう故障である。また遷移遅延故障とは、着目ノードの遷移タイミングが許容可能な範囲を超えて遅延してしまう故障である。

特許文献１には、図２に示す構成と同様に、ゲーテッドクロックバッファの制御端子ＥＮへの入力に相当する信号をスキャンテスト時に常時イネーブルとする構成が開示されている。この特許文献１に開示される構成では、１縮退故障を検出可能となっているが、遷移遅延故障については検出することができない。また図２の構成と同様に、ゲーテッドクロックバッファのラッチ動作の故障を検出することができない。またＥＮ論理の故障検出については、既存のフリップフロップを観測用として利用する回路構成となっている。

上記のように１縮退故障及び／又は遷移遅延故障を検出することができないという問題点を解決するために、スキャンテスト時にゲーテッドクロックバッファ１０の制御端子ＥＮの入力をスキャンシフトモード信号で制御する技術がある。スキャンシフトモード信号は、スキャンフリップフロップがシフト動作するスキャンシフト時にはイネーブル（例えば１）となる。スキャンシフトモード信号は更に、スキャンフリップフロップがユーザロジックの組み合わせ論理回路の出力をデータ取り込みするキャプチャ時には、ディスエーブル（例えば０）となる。

図３は、制御端子ＥＮの入力をスキャンシフトモード信号で制御する構成の一例を示す図である。図３において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。図３の構成では、ゲーテッドクロックバッファ１０の制御端子ＥＮに出力を供給するＯＲ回路２０は、ＥＮ論理２１の論理回路の出力信号とスキャンシフトモード信号とを入力として受け取る。スキャンシフト時には、ＯＲ回路２０の出力が１となることによりゲーテッドクロックバッファ１０が常にイネーブルとなり、フリップフロップ２３及び２４にクロックが供給される。キャプチャ時には、ＯＲ回路２０の出力がＥＮ論理２１の出力に等しくなることにより、ＥＮ論理２１の出力値に応じてゲーテッドクロックバッファ１０のイネーブル／ディスエーブルが制御される。

図３の構成では、キャプチャ時にＥＮ論理２１の出力値に応じてゲーテッドクロックバッファ１０のイネーブル／ディスエーブルを制御できるので、１縮退故障及び遷移遅延故障を検出することができる。具体的には、ＥＮ論理２１の出力が０になるようにＥＮ論理２１の入力側のフリップフロップ（図示せず）の値を設定する。これにより、ゲーテッドクロックバッファ１０をディスエーブル状態にして、ゲーテッドクロック信号ＧＣＬＫを０固定にする。また、ゲーテッドクロックバッファ１０から出力されるゲーテッドクロック信号ＧＣＬＫを受け取るフリップフロップの１つであるフリップフロップ２４に１を設定する。更に、組み合わせ回路２５からフリップフロップ２４に供給するデータ入力を０に設定する。即ち、フリップフロップ２４の現在の値と異なる値をフリップフロップ２４のデータ入力に供給する状態にする。

この状態で、クロック信号ＣＬＫのパルスを１つゲーテッドクロックバッファ１０に供給する。制御端子ＥＮにおいて１縮退故障が起こっていなければ、ゲーテッドクロックバッファ１０はディスエーブル状態にあり、ゲーテッドクロック信号ＧＣＬＫは０固定になる。従って、フリップフロップ２４にクロックパルスは入力されず、フリップフロップ２４の値は１のままで変化しない。また制御端子ＥＮにおいて１縮退故障が起こっていると、ゲーテッドクロックバッファ１０はイネーブル状態にあり、ゲーテッドクロック信号ＧＣＬＫにクロックパルスが現れる。従って、フリップフロップ２４にクロックパルスが入力され、フリップフロップ２４の値は１から０に変化する。このフリップフロップ２４の値をチェックすることにより、制御端子ＥＮに１縮退故障が生じているか否かを判定することができる。同様にして、フリップフロップ２４の値をチェックすることにより、遷移遅延故障も検出することができる。

図３に示すような構成の場合、テスト時に上記のような１縮退故障等を検出するためのテストパターンを生成する必要があり、自動パターン生成ツールの処理時間及びテストパターンの生成数が増加するという問題がある。また図２の構成の場合と同様に、ゲーテッドクロックバッファのラッチ動作の故障として、ラッチ回路１１の入力が常時そのままラッチ回路１１の出力に現れてしまう故障を検出できない。
特開２００２−３２３５４０号公報

以上を鑑みると、テストパターン数の増加を抑えながら、１縮退故障、遷移遅延故障、ラッチ動作故障等を検出可能な論理回路が望まれる。

ある形態の論理回路は、制御端子への入力信号に応じて第１の状態又は第２の状態に設定され、該第１の状態では入力クロック信号を出力信号として出力し、該第２の状態では出力信号を一定値に固定するゲーテッドクロックバッファと、該ゲーテッドクロックバッファの該出力信号を受け取り、スキャンチェーンを構成可能な複数のスキャンフリップフロップと、該複数のスキャンフリップフロップに接続可能な組み合わせ論理回路とを含み、該入力信号は切り換え可能な少なくとも第１の信号と第２の信号とに応じて制御され、該第１の信号は該スキャンチェーンを用いるテスト時には常時イネーブル値となる信号であり、該第２の信号は該スキャンチェーンがシフト動作するスキャンシフト時にイネーブル値となり且つ該複数のスキャンフリップフロップが該組み合わせ論理回路からデータを取り込むキャプチャ時の少なくとも一部の期間でディスエーブル値となる信号であることを特徴とする。

また別の形態の論理回路は、制御端子への入力信号に応じて第１の状態又は第２の状態に設定され、該第１の状態では入力クロック信号を出力信号として出力し、該第２の状態では出力信号を一定値に固定するゲーテッドクロックバッファと、該ゲーテッドクロックバッファの該出力信号を受け取るフリップフロップを含みスキャンチェーンを構成する複数のスキャンフリップフロップと、該複数のスキャンフリップフロップに接続される組み合わせ論理回路とを含み、該スキャンチェーンがシフト動作するスキャンシフト時にイネーブル値となり、且つ該複数のスキャンフリップフロップが該組み合わせ論理回路からデータを取り込むキャプチャ時において該ゲーテッドクロックバッファへの該入力クロック信号がオン状態である期間にディスエーブル値からイネーブル値に切り替わる信号を、該ゲーテッドクロックバッファの該制御端子への入力を制御する信号とすることを特徴とする。

少なくとも１つの実施例によれば、キャプチャ時においてゲーテッドクロックバッファへの入力クロック信号がオン状態である期間にディスエーブル値からイネーブル値に切り替わる信号（ラッチ動作制御信号）を使用する。これにより、ラッチ動作の故障を検出することが可能になる。またゲーテッドクロックバッファの制御端子への入力を制御する信号を、スキャンシフトモード信号或いはラッチ動作制御信号に切り替えて、それぞれの信号に応じたテストパターンを各スキャンフリップフロップに設定することで、所望の故障を検出できる。またゲーテッドクロックバッファの制御端子への入力を制御する信号をテストモード信号に切り替え可能とすることにより、自動テストパターン生成ツールによるテストパターンの生成を効率化して、テストパターン数の増加を抑えることができる。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

図４は、スキャンシフト方式とゲーテッドクロック方式とを併用する論理回路の構成の一例を示す図である。図４の論理回路は典型的には半導体集積回路により実現されるが、システムボード上に実装される回路であってもよい。図４の論理回路は、ゲーテッドクロックバッファ１０、ＯＲ回路３０、ＥＮ論理３１、フリップフロップ３２乃至３６、組み合わせ論理回路（組合せ回路）３５、及びセレクタ４１乃至４４を含む。

各セレクタ４１乃至４４には選択制御信号としてスキャンシフトモード信号が供給される。スキャンシフトモード信号は前述のように、スキャンフリップフロップがシフト動作するスキャンシフト時にはイネーブル（例えば１）となる。スキャンシフトモード信号は更に、スキャンフリップフロップがユーザロジックの組み合わせ論理回路の出力をデータ取り込みするキャプチャ時には、ディスエーブル（例えば０）となる。フリップフロップ３２とセレクタ４１とで１つのスキャンフリップフロップを構成する。同様に、フリップフロップ３３とセレクタ４２、フリップフロップ３４とセレクタ４３、及びフリップフロップ３６とセレクタ４４とで、それぞれ１つのスキャンフリップフロップを構成する。あるスキャンフリップフロップの出力端子は別のスキャンフリップフロップのスキャン入力端子に結合され、複数のスキャンフリップフロップのカスケード接続によりスキャンチェーン（図中に太線で示す経路）を構成している。スキャンシフト時には、スキャンチェーンの各スキャンフリップフロップが、クロック信号ＣＬＫに同期してシフト動作して、順次データを後続のスキャンフリップフロップに伝搬させていく。

ゲーテッドクロックバッファ１０は、例えば図１に示すような構成でよい。ゲーテッドクロックバッファ１０の構成は、図１の回路構成に限られるものではなく、同等の論理を実現するものであればよい。具体的には、ゲーテッドクロックバッファ１０は、制御端子ＥＮへの入力信号に応じて第１の状態（イネーブル状態）又は第２の状態（ディスエーブル状態）に設定される。ゲーテッドクロックバッファ１０は、第１の状態では入力クロック信号ＣＬＫをそのまま出力信号（ゲーテッドクロック信号ＧＣＬＫ）として出力し、第２の状態では出力信号（ゲーテッドクロック信号ＧＣＬＫ）を一定値（例えば０）に固定する。図４の例では、スキャンチェーン中のフリップフロップ３３、３４、及び３６がゲーテッドクロックバッファ１０の出力信号であるゲーテッドクロック信号ＧＣＬＫを受け取る回路構成となっている。

図４の構成では、ゲーテッドクロックバッファ１０の制御端子ＥＮに出力を供給するＯＲ回路３０は、ＥＮ論理３１の論理回路の出力信号と制御端子ＥＮへの入力を制御する信号とを入力として受け取る。この制御端子ＥＮへの入力を制御する信号により、制御端子ＥＮにＥＮ論理３１の論理回路の出力信号をそのまま供給したり、他の信号を供給したりすることができる。

この制御端子ＥＮへの入力を制御する信号は、切り替え可能な信号であり、少なくとも第１の信号と第２の信号との間で切り替え可能とする。ここで第１の信号は、スキャンチェーンを用いるテスト時には常時イネーブル値となる信号（例えばテストモード信号）である。第２の信号は、スキャンチェーンがシフト動作するスキャンシフト時にイネーブル値となり且つ複数のスキャンフリップフロップが組み合わせ論理回路からデータを取り込むキャプチャ時の少なくとも一部の期間でディスエーブル値となる信号である。第２の信号としては、例えばキャプチャ時の全期間でディスエーブル値となる上記スキャンシフトモード信号であってよい。また或いは、第２の信号としては、後述するラッチ動作制御信号であってよい。このラッチ動作制御信号は、キャプチャ時の一部の期間でディスエーブル値であり、ゲーテッドクロックバッファ１０への入力クロック信号ＣＬＫがオン状態である期間にディスエーブル値からイネーブル値に切り替わるような信号である。

図４の構成において、上記の切り替え可能な信号は、第１の信号又は第２の信号の何れか一方に固定して全てのテスト動作を実行するものではない。切り替え可能な信号は、回路中のテスト対象の故障（例えばラッチ動作の故障、制御端子ＥＮの１縮退故障等）に応じて、第１の信号又は第２の信号の何れか一方に選択的に設定されるものである。即ち例えば、複数のスキャンフリップフロップに第１のテストパターンを設定してテストする場合には、第１の信号を切り替え可能な信号として使用する。また複数のスキャンフリップフロップに上記第１のテストパターンとは異なる第２のテストパターンを設定してテストする場合には、第２の信号を切り替え可能な信号として使用する。

図５Ａ及び図５Ｂは、ラッチ動作制御信号によりラッチ動作の故障を検出するテストを説明するための図である。図５Ａは、ゲーテッドクロックバッファ１０のラッチ回路１１の故障がない場合の信号波形を示す。図５Ｂは、ゲーテッドクロックバッファ１０のラッチ回路１１に故障がある場合の信号波形を示す。ここに示す故障は、ラッチ回路１１の入力が常時そのままラッチ回路１１の出力に現れてしまうという故障である。図５Ａ及び図５Ｂの両方において、上段は図４に示す切り替え可能な信号としてスキャンシフトモード信号を選択した場合、下段は切り替え可能な信号としてラッチ動作制御信号を選択した場合を示す。図示される信号ＬＯＵＴは、図１に示すラッチ回路１１の出力信号である。なお図４に示すＥＮ論理３１の出力は０となるように設定されているものとする。従って、切り替え可能な信号として選択された信号が、そのままゲーテッドクロックバッファ１０の制御端子ＥＮに印加されることになる。

図５Ａ及び図５Ｂに示すように、ラッチ動作制御信号は、スキャンシフト時にイネーブル値（この例では１）となる。ラッチ動作制御信号は更に、キャプチャ時の一部の期間でディスエーブル値（この例では０）であり、ゲーテッドクロックバッファ１０への入力クロック信号ＣＬＫがオン状態（この例では１）である期間にディスエーブル値からイネーブル値に切り替わるような信号である。

図５Ａの上段に示すように、切り替え可能な信号としてスキャンシフトモード信号を選択した場合、ラッチ回路出力ＬＯＵＴは、スキャンシフトモード信号と同一の波形となる。なおラッチ回路１１は、クロック信号ＣＬＫが０のときに入力（この場合はスキャンシフトモード信号）をそのまま出力に供給し、クロック信号ＣＬＫが１のときに直前の出力（ＬＯＵＴ）を保持するように機能する。ラッチ回路出力ＬＯＵＴとクロック信号ＣＬＫとのＡＮＤ論理がゲーテッドクロック信号ＧＣＬＫとなる。この例の場合、クロック信号ＣＬＫの各パルスは、スキャンシフト時にＡＮＤ回路１２（図１参照）を通過してゲーテッドクロック信号ＧＣＬＫとして現れ、キャプチャ時にはＡＮＤ回路１２により遮断されてゲーテッドクロック信号ＧＣＬＫとして現れない。

図５Ａの下段に示すように、切り替え可能な信号としてラッチ動作制御信号を選択した場合、ラッチ回路出力ＬＯＵＴは図示するような波形となる。このラッチ回路出力ＬＯＵＴとクロック信号ＣＬＫとのＡＮＤ論理がゲーテッドクロック信号ＧＣＬＫとなる。この例の場合、クロック信号ＣＬＫの各パルスは、スキャンシフト時にＡＮＤ回路１２を通過してゲーテッドクロック信号ＧＣＬＫとして現れ、キャプチャ時にはＡＮＤ回路１２により遮断されてゲーテッドクロック信号ＧＣＬＫとして現れない。

図５Ｂは、ラッチ回路１１の入力が常時そのままラッチ回路１１の出力に現れてしまう故障がある場合の波形である。図５Ｂの上段に示すように、切り替え可能な信号としてスキャンシフトモード信号を選択した場合、ラッチ回路出力ＬＯＵＴは、スキャンシフトモード信号と同一の波形となる。なおラッチ回路１１は、クロック信号ＣＬＫの０／１に関わらず、入力（この場合はスキャンシフトモード信号）をそのまま出力ＬＯＵＴに供給する。この例の場合、クロック信号ＣＬＫの各パルスは、スキャンシフト時にＡＮＤ回路１２を通過してゲーテッドクロック信号ＧＣＬＫとして現れ、キャプチャ時にはＡＮＤ回路１２により遮断されてゲーテッドクロック信号ＧＣＬＫとして現れない。

図５Ｂの下段に示すように、切り替え可能な信号としてラッチ動作制御信号を選択した場合、ラッチ回路出力ＬＯＵＴは、ラッチ動作制御信号と同一の波形となる。このラッチ動作制御信号は、スキャンシフト時において１であり、キャプチャ時においてはクロック信号ＣＬＫが１である期間に０から１に切り替わるような信号である。従って、クロック信号ＣＬＫのパルスは、スキャンシフト時にはそのままゲーテッドクロック信号ＧＣＬＫとして現れる。またキャプチャ時には、ラッチ動作制御信号の０から１への遷移のタイミングにおいて、半欠けのパルスがゲーテッドクロック信号ＧＣＬＫとして現れる。

図５ＡのＧＣＬＫ信号波形と図５ＢのＧＣＬＫ信号波形とを比較すれば分かるように、スキャンシフトモード信号を用いた場合、正常時と故障時とでゲーテッドクロック信号ＧＣＬＫに差異はない。しかしラッチ動作制御信号を用いた場合、正常時と故障時とでゲーテッドクロック信号ＧＣＬＫに差異が生じる。即ち、故障がある場合には、キャプチャ時にゲーテッドクロック信号ＧＣＬＫにパルスが現れるので、このパルスの有無を検出することにより、ラッチ故障の有無を検出することができる。以上から、ラッチ動作の故障を検出することを目的とする場合、ラッチ動作制御信号を用いると共に、ラッチ動作の故障を検出するようなテストパターンをスキャンチェーンに設定してテストすればよいことが分かる。

図６は、故障検出動作について説明するための図である。図６において、図４と同一の構成要素は同一の番号で参照し、その説明は省略する。図６においては、図４に示す論理回路では記載を省略していたＥＮ論理３１の入力側のスキャンフリップフロップを明示的に記載してある。即ち、図６の論理回路は、図４に示す各回路要素に加え更に、フリップフロップ３７及び３８と、セレクタ４５及び４６とを含む。フリップフロップ３７とセレクタ４５とで１つのスキャンフリップフロップを構成し、フリップフロップ３８とセレクタ４６とで１つのスキャンフリップフロップを構成する。これらのスキャンフリップフロップは、図４に示されるスキャンチェーンを含むスキャンチェーンに含まれる。

ラッチ動作の故障を検出する場合には、ＯＲ回路３０に入力される切り替え可能な信号として、図５Ａ及び図５Ｂに示すようなラッチ動作制御信号を用いる。まず最初にスキャンシフト動作を実行するが、この際にラッチ動作制御信号は１であり、クロック信号ＣＬＫの各パルスがそのままゲーテッドクロック信号ＧＣＬＫとしてゲーテッドクロックバッファ１０から出力される。まずこのスキャンシフト動作によりスキャンインを実行し、スキャンチェーンを構成する各フリップフロップに適切なテストパターン（ビットパターン）を設定する。即ち、外部のテスタ等からシリアルデータ入力用外部端子にビットシーケンスを入力しながらクロック信号ＣＬＫに同期してシフト動作を実行し、各フリップフロップに所望の値を設定する。

具体的には、ＥＮ論理３１の入力側のフリップフロップ３７及び３８については、ＥＮ論理３１の出力が０になるように格納値を設定する。例えばＥＮ論理３１がＮＡＮＤ回路の場合、フリップフロップ３７の格納値及びフリップフロップ３８の格納値が共に１となるように設定する。またゲーテッドクロックバッファ１０からゲーテッドクロック信号ＧＣＬＫを受け取るフリップフロップ３３、３４、及び３６のうちの少なくとも１つについては、設定した格納値と対応セレクタのデータ入力端子の入力値とが反対の値となるように設定する。なおセレクタは、キャプチャ時においてスキャンシフトモード信号が０のときは、ユーザロジックの組み合わせ論理回路からデータ入力端子に供給されるデータをフリップフロップに供給する。またセレクタは、スキャンシフト時でスキャンシフトモード信号が１のときは、スキャンチェーン前段のフリップフロップからスキャン入力端子に供給されるデータをフリップフロップに供給する。

例えば、組み合わせ論理回路３５が２入力のＡＮＤ回路である場合に、フリップフロップ３４に対して上記条件を満たすようにデータ設定することを考える。この場合、フリップフロップ３３及びフリップフロップ３６に１を設定し、組み合わせ論理回路３５の出力を１に設定する。また更に、フリップフロップ３４に０を設定する。これにより、フリップフロップ３４については、設定した格納値０と対応セレクタ４３のデータ入力端子の入力値１とが反対の値となる。

以上の設定が終了した後にキャプチャ動作を実行する。前述のようにＥＮ論理３１の出力が０になるように設定されているので、ゲーテッドクロックバッファ１０の制御端子ＥＮへの入力はラッチ動作制御信号となる。従って、ラッチ動作が正常な場合には、ゲーテッドクロックバッファ１０のラッチ回路１１の出力ＬＯＵＴ及びゲーテッドクロックバッファ１０が出力するゲーテッドクロック信号ＧＣＬＫは図５Ａの下段に示すような波形となる。即ちこの場合、キャプチャ時においてゲーテッドクロック信号ＧＣＬＫのパルスは発生しないので、図６のフリップフロップ３３、３４、及び３６については取り込み動作を行なわない。従って、上記例のように設定したフリップフロップ３４の格納値は０のままで変化しない。

ラッチ動作に故障がある場合には、ゲーテッドクロックバッファ１０のラッチ回路１１の出力ＬＯＵＴ及びゲーテッドクロックバッファ１０が出力するゲーテッドクロック信号ＧＣＬＫは図５Ｂの下段に示すような波形となる。即ちこの場合、キャプチャ時においてゲーテッドクロック信号ＧＣＬＫのパルスが発生し、図６のフリップフロップ３３、３４、及び３６がデータ取り込み動作を行なう。従って、上記例のように設定したフリップフロップ３４の格納値は０から１に変化する。

上記のキャプチャ動作の後に、スキャンシフト動作を実行する。これによりクロック信号ＣＬＫに同期したスキャンチェーン上のシフト動作を実行し、各フリップフロップの格納値を順番にシリアルデータ出力用外部端子から出力し、外部のテスタ等に供給する。上記説明のように、フリップフロップ３４の値がラッチ動作正常時とラッチ動作不良時とで反対の値となるので、このフリップフロップ３４の値をテスタ等でチェックすることにより、ラッチ動作の故障を検出することができる。

次にゲーテッドクロックバッファ１０の制御端子ＥＮの１縮退故障の検出動作について、同様に図６を用いて説明する。１縮退故障を検出する場合には、ＯＲ回路３０に入力される切り替え可能な信号として、スキャンシフトモード信号を用いる。

図７は、スキャンシフトモード信号及び制御端子ＥＮの１縮退故障の有無に応じた各信号波形を示す図である。まず最初にスキャンシフト動作を実行するが、この際にスキャンシフトモード信号は１であり、クロック信号ＣＬＫの各パルスがそのままゲーテッドクロック信号ＧＣＬＫとしてゲーテッドクロックバッファ１０から出力される。まずこのスキャンシフト動作によりスキャンインを実行し、スキャンチェーンを構成する各フリップフロップに適切なテストパターン（ビットパターン）を設定する。この場合に設定する格納値は、前述のラッチ故障の検出の場合と同一であってよい。即ち、ＥＮ論理３１の入力側のフリップフロップ３７及び３８については、ＥＮ論理３１の出力が０になるように格納値を設定する。またゲーテッドクロックバッファ１０からゲーテッドクロック信号ＧＣＬＫを受け取る例えばフリップフロップ３４については、設定した格納値（例えば０）と対応セレクタ４３のデータ入力端子の入力値（例えば１）とが反対の値となるように設定する。

以上の設定が終了した後にキャプチャ動作を実行する。前述のようにＥＮ論理３１の出力が０になるように設定されているので、制御端子ＥＮが正常な場合には、ゲーテッドクロックバッファ１０の制御端子ＥＮへの入力はスキャンシフトモード信号に等しい。この場合、ゲーテッドクロックバッファ１０のラッチ回路１１の出力ＬＯＵＴ及びゲーテッドクロックバッファ１０が出力するゲーテッドクロック信号ＧＣＬＫは図７の中段に示すような波形となる。即ちこの場合、キャプチャ時においてゲーテッドクロック信号ＧＣＬＫのパルスは発生しないので、図６のフリップフロップ３３、３４、及び３６については取り込み動作を行なわない。従って、上記例のように設定したフリップフロップ３４の格納値は０のままで変化しない。

制御端子ＥＮに１縮退故障がある場合には、ゲーテッドクロックバッファ１０の制御端子ＥＮの入力は１に固定となる。この場合、ゲーテッドクロックバッファ１０のラッチ回路１１の出力ＬＯＵＴ及びゲーテッドクロックバッファ１０が出力するゲーテッドクロック信号ＧＣＬＫは図７の下段に示すような波形となる。即ちこの場合、キャプチャ時においてゲーテッドクロック信号ＧＣＬＫのパルスが発生し、図６のフリップフロップ３３、３４、及び３６がデータ取り込み動作を行なう。従って、上記例のように設定したフリップフロップ３４の格納値は０から１に変化する。

上記のキャプチャ動作の後に、スキャンシフト動作を実行する。これによりクロック信号ＣＬＫに同期したスキャンチェーン上のシフト動作を実行し、各フリップフロップの格納値を順番にシリアルデータ出力用外部端子から出力し、外部のテスタ等に供給する。上記説明のように、フリップフロップ３４の値が１縮退故障の有無に応じて反対の値となるので、このフリップフロップ３４の値をテスタ等でチェックすることにより、１縮退故障を検出することができる。なおスキャンシフトモード信号を用いる代わりに、ラッチ動作制御信号を用いても、全く同様に制御端子ＥＮの１縮退故障を検出することが可能である。但しラッチ動作制御信号を用いると、１縮退故障が有る場合だけでなくラッチ動作に故障が有った場合にも、キャプチャ時において同様にゲーテッドクロック信号ＧＣＬＫにパルスが発生する。従って、ラッチ動作制御信号だけを用いてテストした場合、１縮退故障とラッチ動作故障との区別はできない。

次にゲーテッドクロックバッファ１０の制御端子ＥＮの遷移遅延故障の検出動作について、同様に図６を用いて説明する。遷移遅延故障を検出する場合には、ＯＲ回路３０に入力される切り替え可能な信号として、スキャンシフトモード信号を用いる。

図８は、スキャンシフトモード信号及び制御端子ＥＮの遷移遅延故障の有無に応じた各信号波形を示す図である。まず最初にスキャンシフト動作を実行するが、この際にスキャンシフトモード信号は１であり、クロック信号ＣＬＫの各パルスがそのままゲーテッドクロック信号ＧＣＬＫとしてゲーテッドクロックバッファ１０から出力される。まずこのスキャンシフト動作によりスキャンインを実行し、スキャンチェーンを構成する各フリップフロップに適切なテストパターン（ビットパターン）を設定する。ＥＮ論理３１の入力側のフリップフロップ３７及び３８については、ＥＮ論理３１の出力がキャプチャ動作のＬａｕｎｃｈクロックに応答して０から１に変化するように格納値を設定する。またゲーテッドクロックバッファ１０からゲーテッドクロック信号ＧＣＬＫを受け取る例えばフリップフロップ３４については、設定した格納値（例えば０）と対応セレクタ４３のデータ入力端子の入力値（例えば１）とが反対の値となるように設定する。

スキャンインによる設定が終了した後にキャプチャ動作を実行する。キャプチャ動作において、スキャンシフトモード信号は０である。従って、ゲーテッドクロックバッファ１０の制御端子ＥＮへの入力は、ＥＮ論理３１の出力に等しい。制御端子ＥＮが正常な場合、ゲーテッドクロックバッファ１０の制御端子ＥＮへの入力は、Ｌａｕｎｃｈクロックの次のＣａｐｔｕｒｅクロックの前までに０から１に遷移する。この場合、制御端子ＥＮへの入力、ラッチ回路１１の出力ＬＯＵＴ、及びゲーテッドクロックバッファ１０が出力するゲーテッドクロック信号ＧＣＬＫは図８の中段に示すような波形となる。即ちこの場合、キャプチャ時においてゲーテッドクロック信号ＧＣＬＫのパルスが発生し、図６のフリップフロップ３３、３４、及び３６が取り込み動作を行なう。従って、上記例のように設定したフリップフロップ３４の格納値は０から１に変化する。

制御端子ＥＮに遷移遅延故障がある場合、ゲーテッドクロックバッファ１０の制御端子ＥＮへの入力が０から１に遷移するのは、Ｌａｕｎｃｈクロックの次のＣａｐｔｕｒｅクロックの立ち上がりよりも後のタイミングとなる。この場合、制御端子ＥＮへの入力、ラッチ回路１１の出力ＬＯＵＴ、及びゲーテッドクロックバッファ１０が出力するゲーテッドクロック信号ＧＣＬＫは図８の下段に示すような波形となる。即ちこの場合、キャプチャ時においてゲーテッドクロック信号ＧＣＬＫのパルスが発生せず、図６のフリップフロップ３３、３４、及び３６がデータ取り込み動作を行なわない。従って、上記例のように設定したフリップフロップ３４の格納値は０のままで変化しない。

上記のキャプチャ動作の後に、スキャンシフト動作を実行する。これによりクロック信号ＣＬＫに同期したスキャンチェーン上のシフト動作を実行し、各フリップフロップの格納値を順番にシリアルデータ出力用外部端子から出力し、外部のテスタ等に供給する。上記説明のように、フリップフロップ３４の値が遷移遅延故障の有無に応じて反対の値となるので、このフリップフロップ３４の値をテスタ等でチェックすることにより、遷移遅延故障を検出することができる。

以上説明したように、ＯＲ回路３０に入力する信号をスキャンシフトモード信号或いはラッチ動作制御信号に切り替えて、それぞれの信号に応じたテストパターンを各スキャンフリップフロップに設定することで、所望の故障検出を行なうことができる。またゲーテッドクロックに無関係な部分に故障を検出する場合には、切り替え可能な信号として、テスト時に常時１であるテストモード信号を用いればよい。このようにテスト時に常時１であるテストモード信号を用いることにより、ゲーテッドクロックバッファの動作を考慮することなく、ゲーテッドクロックバッファが無いものとしてテストパターンを生成すればよい。従って、自動テストパターン生成ツールによるテストパターンの生成が容易且つ効率的となる。

図９は、切り替え可能な信号を切り替える機構の第１の実施例を示す図である。図９において、図４と同一の構成要素は同一の番号で参照し、その説明は省略する。図９の構成では、切り替え可能な信号は、論理回路の外部端子５０を介して、外部のテスタ等から供給される。

図１０は、切り替え可能な信号を切り替える機構の第２の実施例を示す図である。図１０において、図４と同一の構成要素は同一の番号で参照し、その説明は省略する。図１０の構成では、切り替え可能な信号は、論理回路と一体として提供されるＴＡＰコントローラ等のテスト制御回路５１により生成される。

ここでＴＡＰとはテストアクセスポートのことであり、バウンダリ・スキャン方式（スキャンシフト方式）により、プリント基板内や半導体チップ内の回路ブロックに外部からアクセスしてテストを実行するためのポートである。またＴＡＰコントローラとは、ＴＡＰの状態遷移をコントロールする制御回路のことである。なおバウンダリ・スキャン用のアーキテクチャ及びシリアルポートは、ＪＴＡＧ（ＪｏｉｎｔＴｅｓｔＡｃｔｉｏｎＧｒｏｕｐ）により標準化されている。

図１０の例において、テスト制御回路５１は、ラッチ動作制御信号を生成するラッチ動作制御信号生成回路５２と、インストラクションにより値が決定されるフリップフロップ５３、及びＯＲ回路５４を含む。フリップフロップ５３に０を設定すれば、ラッチ動作制御信号生成回路５２の生成するラッチ動作制御信号がＯＲ回路５４を介してＯＲ回路３０に供給される。また例えば、フリップフロップ５３に１を設定すれば、テスト時に常時１である信号を、ＯＲ回路５４を介してＯＲ回路３０に供給できる。また例えば、ラッチ動作制御信号生成回路５２を非活性化してその出力を０に固定し、フリップフロップ５３の値をスキャンシフト時とキャプチャ時とで０／１間で切り替えれば、スキャンシフトモード信号を、ＯＲ回路５４を介してＯＲ回路３０に供給できる。

図１１は、ラッチ動作制御信号生成回路５２の構成の一例を示す図である。ラッチ動作制御信号生成回路５２は、遅延素子６１及びＯＲ回路６２を含む。クロック信号ＣＬＫを遅延素子６１により遅延させ遅延クロック信号ＤＣＬＫを生成し、この遅延クロック信号ＤＣＬＫとスキャンシフトモード信号とのＯＲ演算の論理値をＯＲ回路６２により求めることにより、ラッチ動作制御信号を生成することができる。

図１２は、ラッチ動作制御信号生成回路５２の構成の別の一例を示す図である。ラッチ動作制御信号生成回路５２は、遅延素子６１、ＯＲ回路６２、フリップフロップ６３、及びインバータ６４を含む。クロック信号ＣＬＫを遅延素子６１により遅延させ遅延クロック信号ＤＣＬＫを生成し、この遅延クロック信号ＤＣＬＫの立ち上がりエッジに同期してフリップフロップ６３にトグル動作を行なわせる。フリップフロップ６３は、スキャンシフトモード信号の値１によりリセットされ、リセットにより出力が０になる。

図１３は、図１２の回路の各部の信号波形を示す図である。図１３に示されるように、クロック信号ＣＬＫを遅延させた遅延クロック信号ＤＣＬＫの立ち上がりで、フリップフロップ６３の出力Ｑがトグル動作する（この例では０から１に遷移する）。スキャンシフトモード信号が１のときには、フリップフロップ６３はリセット状態であり、出力Ｑが０に固定されている。この出力Ｑとスキャンシフトモード信号とのＯＲをとることにより、ラッチ動作制御信号を生成することができる。

なお図１１の回路構成では、単純に遅延クロック信号ＤＣＬＫとスキャンシフトモード信号とのＯＲをとっているので、図１３に示すようなタイミングの場合、キャプチャ時の遅延クロック信号ＤＣＬＫの立ち下りでラッチ動作制御信号も０に遷移してしまう。これを避けるためには、遅延クロック信号ＤＣＬＫの遅延量を十分に大きくすればよいが、遅延素子６１の遅延量にはばらつきがあり、ラッチ動作制御信号の０への遷移が生じる可能性を完全に無くすことは難しい場合がある。このような場合には、図１２のような回路構成を用いることが望ましい。

図１４は、ラッチ動作制御信号生成回路５２の構成の別の一例を示す図である。図１４のラッチ動作制御信号生成回路５２は、バッファ６５及びＯＲ回路６２を含む。外部から供給された遅延クロック信号ＤＣＬＫを、バッファ６５を介してＯＲ回路６２に供給する。ＯＲ回路６２により、遅延クロック信号ＤＣＬＫとスキャンシフトモード信号とのＯＲ演算の論理値を求める。外部から供給する遅延クロック信号ＤＣＬＫのクロック信号ＣＬＫに対する遅延量を調整することで、適切なラッチ動作制御信号を生成することができる。

図１５は、切り替え可能な信号を切り替える機構の第３の実施例を示す図である。図１０において、図４及び図１０と同一の構成要素は同一の番号で参照し、その説明は省略する。図１５の回路構成は、図４の回路構成に加えて更に、フリップフロップ７１、セレクタ７２、及びセレクタ７３を含む。ラッチ動作制御信号生成回路５２は、図１１又は図１２に示されるような構成を有する回路である。

セレクタ７３により、ラッチ動作制御信号生成回路５２の生成するラッチ動作制御信号又はテストモード信号の何れかの信号を選択して、ＯＲ回路３０に供給する。セレクタ７３の選択動作を制御する選択制御信号は、フリップフロップ７１の出力信号である。フリップフロップ７１とセレクタ７２とで、１つのスキャンフリップフロップを構成する。このスキャンフリップフロップはスキャンチェーンに組み込まれており、スキャンシフト動作（スキャンイン）により、フリップフロップ７１に所望の値を設定することができる。このフリップフロップ７１に設定した値により、セレクタ７３の選択動作を制御して、ラッチ動作制御信号又はテストモード信号の何れかの信号を選択する。

ゲーテッドクロックバッファ１０の制御端子ＥＮの１縮退故障及び遅延遷移故障並びにゲーテッドクロックバッファ１０のラッチ回路１１の動作故障に関しては、ラッチ動作制御信号を用いてテストする。またその他の故障に対しては、ゲーテッドクロックバッファ１０の制御端子ＥＮにテストモード信号を入力してテストする。テストモード信号を用いたテストについては、ゲーテッドクロックバッファ１０を無視できるので、自動テストパターン生成ツールによるパターン生成が容易となる。

図１６は、制御端子ＥＮへの入力信号を制御する信号としてラッチ動作制御信号を用いた実施例を示す図である。図１６において、図４及び図１０と同一の構成要素は同一の番号で参照し、その説明は省略する。図１６の回路構成は、図４の回路構成において、制御端子ＥＮへの入力信号を制御する信号としてラッチ動作制御信号を用いている。このラッチ動作制御信号は、スキャンシフト時にイネーブル値（例えば１）となり、且つキャプチャ時において入力クロック信号ＣＬＫがオン状態（例えば１）である期間にディスエーブル値（例えば０）からイネーブル値（例えば１）に切り替わる信号である。具体的には、図１１又は図１２に示されるような構成を有するラッチ動作制御信号生成回路５２の生成するラッチ動作制御信号を、ＯＲ回路３０の一方の入力に供給する回路構成となっている。このような回路構成を用いることによって、ゲーテッドクロックバッファ１０のラッチ回路１１の動作故障を検出することができる。

図１７は、図１０に示す切り替え可能な信号を切り替える機構の第２の実施例の変形例を示す図である。図１７において、図１０と同一の構成要素は同一の番号で参照し、その説明は省略する。図１７の回路構成では、テスト制御回路５１が生成する切り替え可能な信号は、ＡＮＤ回路８１の一方の入力に供給される。ＡＮＤ回路８１のもう一方の入力には、スキャンテスト時は常時１でありユーザ動作時（テスト動作以外の通常動作時）に常時０であるテストモード信号が供給される。ＡＮＤ回路８１の出力がＯＲ回路３０の一方の入力に供給される。

テストモード信号が１に設定されスキャンテストが指定される状態になると、ＡＮＤ回路８１はテスト制御回路５１の出力信号を通過させてＯＲ回路３０に供給する。従って、テスト制御回路５１の出力信号に応じて、ゲーテッドクロックバッファ１０の制御端子ＥＮへの入力を制御することができる。またテストモード信号が０に設定されユーザ動作を実行する状態になると、ＡＮＤ回路８１の出力は０に固定され、ＥＮ論理３１の出力がゲーテッドクロックバッファ１０の制御端子ＥＮに常時印加されることになる。このような回路構成とすることにより、ユーザ動作を実行するための制御を容易に実現することができる。

図１８は、図１５に示す切り替え可能な信号を切り替える機構の第３の実施例の変形例を示す図である。図１８において、図１５と同一の構成要素は同一の番号で参照し、その説明は省略する。図１８の回路構成では、セレクタ７３により選択するラッチ動作制御信号又はテストモード信号の何れか一方の信号は、ＡＮＤ回路９１の一方の入力に供給される。ＡＮＤ回路９１のもう一方の入力には、スキャンテスト時は常時１でありユーザ動作時（テスト動作以外の通常動作時）に常時０であるテストモード信号が供給される。ＡＮＤ回路９１の出力がＯＲ回路３０の一方の入力に供給される。

テストモード信号が１に設定されスキャンテストが指定される状態になると、ＡＮＤ回路９１はセレクタ７３の出力信号を通過させてＯＲ回路３０に供給する。従って、ラッチ動作制御信号又はテストモード信号の何れか一方に応じて、ゲーテッドクロックバッファ１０の制御端子ＥＮへの入力を制御することができる。またテストモード信号が０に設定されユーザ動作を実行する状態になると、ＡＮＤ回路９１の出力は０に固定され、ＥＮ論理３１の出力がゲーテッドクロックバッファ１０の制御端子ＥＮに常時印加されることになる。このような回路構成とすることにより、ユーザ動作を実行するための制御を容易に実現することができる。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

ゲーテッドクロックバッファの構成の一例を示す図である。スキャンテスト時にフリップフロップに常時クロックが供給される状態とする構成の一例を示す図である。制御端子の入力をスキャンシフトモード信号で制御する構成の一例を示す図である。スキャンシフト方式とゲーテッドクロック方式とを併用する論理回路の構成の一例を示す図である。ラッチ動作制御信号によりラッチ動作の故障を検出するテストを説明するための図である。ラッチ動作制御信号によりラッチ動作の故障を検出するテストを説明するための図である。故障検出動作について説明するための図である。スキャンシフトモード信号及び制御端子の１縮退故障の有無に応じた各信号波形を示す図である。スキャンシフトモード信号及び制御端子の遷移遅延故障の有無に応じた各信号波形を示す図である。切り替え可能な信号を切り替える機構の第１の実施例を示す図である。切り替え可能な信号を切り替える機構の第２の実施例を示す図である。ラッチ動作制御信号生成回路の構成の一例を示す図である。ラッチ動作制御信号生成回路の構成の別の一例を示す図である。図１２の回路の各部の信号波形を示す図である。ラッチ動作制御信号生成回路の構成の別の一例を示す図である。切り替え可能な信号を切り替える機構の第３の実施例を示す図である。制御端子への入力信号を制御する信号としてラッチ動作制御信号を用いた実施例を示す図である。図１０に示す切り替え可能な信号を切り替える機構の第２の実施例の変形例を示す図である。図１５に示す切り替え可能な信号を切り替える機構の第３の実施例の変形例を示す図である。

符号の説明

１０ゲーテッドクロックバッファ
３０ＯＲ回路
３１ＥＮ論理
３２〜３６フリップフロップ
３５組み合わせ論理回路
４１〜４４セレクタ

Claims

制御端子への入力信号に応じて第１の状態又は第２の状態に設定され、該第１の状態では入力クロック信号を出力信号として出力し、該第２の状態では出力信号を一定値に固定するゲーテッドクロックバッファと、
該ゲーテッドクロックバッファの該出力信号を受け取り、スキャンチェーンを構成可能な複数のスキャンフリップフロップと、
該複数のスキャンフリップフロップに接続可能な組み合わせ論理回路と
を含み、
該入力信号は切り換え可能な少なくとも第１の信号と第２の信号とに応じて制御され、該第１の信号は該スキャンチェーンを用いるテスト時には常時イネーブル値となる信号であり、該第２の信号は該スキャンチェーンがシフト動作するスキャンシフト時にイネーブル値となり且つ該複数のスキャンフリップフロップが該組み合わせ論理回路からデータを取り込むキャプチャ時の少なくとも一部の期間でディスエーブル値となる信号であることを特徴とする論理回路。
該複数のスキャンフリップフロップに第１のテストパターンを設定してテストする場合に該第１の信号に応じて該入力信号が制御され、該複数のスキャンフリップフロップに第２のテストパターンを設定してテストする場合に該第２の信号に応じて該入力信号が制御されることを特徴とする請求項１記載の論理回路。
該第２の信号は、キャプチャ時の全期間でディスエーブル値となる信号であることを特徴とする請求項１記載の論理回路。
該第２の信号は、キャプチャ時の一部の期間でディスエーブル値であり、該ゲーテッドクロックバッファへの該入力クロック信号がオン状態である期間にディスエーブル値からイネーブル値に切り替わる信号であることを特徴とする請求項１記載の論理回路。
該入力信号は切り換え可能な該第１の信号、該第２の信号、及び第３の信号に応じて制御され、、該第３の信号は該スキャンシフト時にイネーブル値となり且つ該キャプチャ時の全期間でディスエーブル値となる信号であることを特徴とする請求項４記載の論理回路。
該第１の信号及び該第２の信号は該論理回路の外部から直接に供給されることを特徴とする請求項１記載の論理回路。
該第１の信号及び該第２の信号は該論理回路の内部で生成されることを特徴とする請求項１記載の論理回路。
該制御端子への入力を制御する信号はＴＡＰコントローラの出力信号であることを特徴とする請求項７記載の論理回路。
該複数のスキャンフリップフロップのうちの１つのスキャンフリップフロップの格納値に応じて該第１の信号と該第２の信号との何れか一方を選択し、該選択した信号を該ゲーテッドクロックバッファの該制御端子への入力を制御する信号とすることを特徴とする請求項１記載の論理回路。
制御端子への入力信号に応じて第１の状態又は第２の状態に設定され、該第１の状態では入力クロック信号を出力信号として出力し、該第２の状態では出力信号を一定値に固定するゲーテッドクロックバッファと、
該ゲーテッドクロックバッファの該出力信号を受け取るフリップフロップを含みスキャンチェーンを構成する複数のスキャンフリップフロップと、
該複数のスキャンフリップフロップに接続される組み合わせ論理回路と
を含み、該スキャンチェーンがシフト動作するスキャンシフト時にイネーブル値となり、且つ該複数のスキャンフリップフロップが該組み合わせ論理回路からデータを取り込むキャプチャ時において該ゲーテッドクロックバッファへの該入力クロック信号がオン状態である期間にディスエーブル値からイネーブル値に切り替わる信号を、該ゲーテッドクロックバッファの該制御端子への入力を制御する信号とすることを特徴とする論理回路。