JP3963158B2 - 半導体回路装置及びそのテスト方法 - Google Patents

Description

本発明は、各種の論理演算を行なう複数の組み合わせ回路を有するとともに、この組み合わせ回路の機能をテストするためのフルスキャンテストを行なうためのフリップフロップ等の順序回路を設けた半導体回路装置及びそのテスト方法に関する。

従来より、各種ＬＳＩの故障検出を行なう技術が各種提案されており（例えば、特許文献１、２参照）、その１つの方法として、回路内の全てのフリップフロップを制御と出力観測が可能な状態として所定のテストパターンを流すことにより、各論理回路の動作結果を観測するフルスキャンテストを用いたＡＴＰＧ（自動テストパターン生成）法が知られている。
しかし、この方法で、故障検出率の向上を図るべく、観測ポイントを増やそうとすると、そのためのフリップフロップや出力観測用の外部端子を増加する必要があり、構成の複雑化や回路スペースの増大による大型化を招くという問題が生じする。
なお、以下の説明において、入力値に対して論理演算を行ない、一義的な出力値を出力する回路を上位概念として組み合わせ回路といい、フリップフロップ等のような時系列的な遷移動作を含む回路を上位概念として順序回路というものとする。

また、最近のＬＳＩにおいては、消費電力削減のため、不必要なクロックを停止する構成が望まれており、そのための構成として、より複雑な論理回路を組んで、クロックイネーブル信号によってクロックの供給・停止を細かく制御するようになっている。
そして、上述したフルスキャンテストを用いたＡＴＰＧ法は、各フリップフロップにテストパターンを流し込むシフト動作と、論理回路を通常動作させて実際の故障を見つけるキャプチャ動作とに分けられ、シフト動作時には、スキャン化されたフリップフロップにクロックが必ず入力されるような設計を行なっているが、キャプチャ動作時には、クロックラインの制御を全くせず、シフト動作時に流し込むテストパターンのみでクロックも制御していた。
しかしながら、上述のような消費電力削減のためのクロックイネーブルを制御する複雑な論理回路を設けたクロックラインでは、クロックを供給するためのテストパターンと、故障を特定するためのテストパターンの両方の論理を考えてテストパターンを作成する必要があり、テストパターンが複雑化し、適正に検出できない故障も増え、テストパターンの作成時間も長くなり、回路設計の効率が悪くなり、生産コストの増大等につながるという問題がある。

図４は、上述のようなクロックイネーブルの制御回路（いわゆるクロックイネーブラーという）を設けたＬＳＩ回路の構成例を示すブロック図である。
図において、組み合わせ回路１１０は、所定の論理演算を行なう論理回路群で組まれた回路であり、その入力段と出力段には、フルスキャンテストを行なうためのフリップフロップ１２１、１２２、１２３、１２４と、各フリップフロップ１２１、１２２、１２３、１２４のデータ入力を通常モード時とテストモード時とで切り換えるセレクタ１３１、１３２、１３３、１３４が設けられている。そして、セレクタ１３１、１３２、１３３、１３４を切り換えることで、例えば各フリップフロップ１２１、１２２、１２３、１２４に渡って組み合わせ回路１１０を通らないデータ転送を行なえるようになっている。

また、各フリップフロップ１２１、１２２、１２３、１２４の入力段には、各フリップフロップ１２１、１２２、１２３、１２４に対するイネーブル信号を生成する組み合わせ回路１４１、１４２、１４３、１４４が設けられており、各組み合わせ回路１４１、１４２、１４３、１４４の出力段にはクロックイネーブラー１５１、１５２、１５３、１５４が設けられ、各フリップフロップ１２１、１２２、１２３、１２４に対するクロックの供給・停止を制御している。
なお、組み合わせ回路１４２及びクロックイネーブラー１５２は、組み合わせ回路１１０の入力段のフリップフロップ１２１、１２２を制御しており、組み合わせ回路１４１及びクロックイネーブラー１５１は、他のフリップフロップ１２５を制御している。
また、組み合わせ回路１４３、１４４及びクロックイネーブラー１５３、１５４は、組み合わせ回路１１０の出力段のフリップフロップ１２３、１２４を制御する多段化された回路例である。

また、図５は図４に示す回路で用いられているクロックイネーブラーを示すブロック図である。
このクロックイネーブラー２１０は、イネーブル信号を生成する組み合わせ回路２００とスキャンテスト用のフリップフロップ（図５では省略する）との間に設けられており、組み合わせ回路２００から出力されるイネーブル信号Ｅとシフト動作時のタイミング信号であるシフトスキャン制御信号ＳＥとのオアをとるオア回路２１１と、このオア回路２１１の出力信号をラッチするラッチ回路２１２と、このラッチ回路２１２の出力とクロック信号ＣＫとのアンドをとってイネーブルクロック信号ＥＣＫとしてフリップフロップのイネーブル入力端子に供給するアンド回路２１３とで構成されている。
特許第２６２８１５４号公報 特開平１０−１２３２２３号公報

しかしながら、図５に示すような構成のクロックイネーブラーでは、イネーブル信号生成用の組み合わせ回路の構成が複雑である場合に、キャプチャ動作で用いるテストパターンが複雑化するため、イネーブルクロック信号ＥＣＫによってフリップフロップでキャプチャされるデータが適正にキャプチャされない場合が生じ、正確なテストが妨げられる問題がある。
そこで本発明は、クロックラインにイネーブル生成用の組み合わせ回路を設けて電力消費を抑制する回路構成においても順序回路を用いたスキャンテストを簡易な構成で適正に行なうことができ、回路設計の効率化や生産コストの低減を実現できる半導体回路装置及びそのテスト方法を提供することを目的とする。

上述の目的を達成するため、本発明にかかる半導体回路装置は、所定の論理演算を行なう複数の組み合わせ回路と、前記組み合わせ回路の出力段または入力段に設けられ、前記組み合わせ回路の通常モードとテストモードに応じて前記組み合わせ回路の出力ラインまたは入力ラインの切り換えを行ない、かつ、テストモード時にはテストデータを前記組み合わせ回路に供給するためのシフト動作と前記組み合わせ回路からのテスト結果を取り出すキャプチャ動作とを行なう複数の順序回路と、前記複数の組み合わせ回路のうちの前記順序回路にイネーブル信号を供給するためのイネーブル信号生成用の組み合わせ回路の出力段に設けられ、前記イネーブル信号生成用の組み合わせ回路から出力されたイネーブル信号を前記順序回路のイネーブル入力端子に供給するか否かを制御するクロックイネーブル制御回路とを有し、前記クロックイネーブル制御回路は、前記イネーブル信号生成用の組み合わせ回路から出力されるイネーブル信号と外部から制御され前記テストモード時にイネーブル信号の代用となる代用イネーブル信号とのオアをとる第１のオア回路と、前記第１のオア回路の出力信号をラッチするラッチ回路と、前記ラッチ回路の出力とクロック信号とのアンドをとってイネーブルクロック信号として前記順序回路のイネーブル入力端子に供給するアンド回路とを有することを特徴とする。

また本発明のテスト方法は、所定の論理演算を行なう複数の組み合わせ回路と、前記組み合わせ回路の出力段または入力段に設けられ、前記組み合わせ回路の通常モードとテストモードに応じて前記組み合わせ回路の出力ラインまたは入力ラインの切り換えを行ない、かつ、テストモード時にはテストデータを前記組み合わせ回路に供給するためのシフト動作と前記組み合わせ回路からのテスト結果を取り出すキャプチャ動作とを行なう複数の順序回路と、前記複数の組み合わせ回路のうちの前記順序回路にイネーブル信号を供給するためのイネーブル信号生成用の組み合わせ回路の出力段に設けられ、前記イネーブル信号生成用の組み合わせ回路から出力されたイネーブル信号を前記順序回路のイネーブル入力端子に供給するか否かを制御するクロックイネーブル制御回路とを有する半導体回路装置のテスト方法であって、前記クロックイネーブル制御回路は、テストモード時において、イネーブル信号生成用の組み合わせ回路から出力されるイネーブル信号の代わりに外部から制御される代用イネーブル信号を用いてイネーブルクロック信号を生成し、前記順序回路のイネーブル入力端子に供給することを特徴とする。

本発明の半導体回路装置及びそのテスト方法では、クロックイネーブル制御回路がテストモード時において、イネーブル信号生成用の組み合わせ回路から出力されるイネーブル信号の代わりに代用イネーブル信号を用いてイネーブルクロック信号を生成し、順序回路のイネーブル入力端子に供給することから、テストモード時には、イネーブル信号生成用の組み合わせ回路を用いることなく、代用イネーブル信号を用いるという簡単な構成で、適正なイネーブルクロック信号を生成でき、順次回路を確実にイネーブル状態にしてスキャンテストを行なうことができる。
したがって、クロックラインにイネーブル生成用の組み合わせ回路を設けて電力消費を抑制する回路構成においても、順序回路を用いたスキャンテストを簡易な構成で適正に行なうことができ、回路設計の効率化や生産コストの低減を実現できる効果がある。

本実施の形態では、半導体回路装置のクロックラインにイネーブル信号生成用の組み合わせ回路とクロックイネーブル制御回路を設け、スキャンテスト用のフリップフロップのイネーブル入力端子を制御する構成において、クロックイネーブル制御回路に、イネーブル信号生成用の組み合わせ回路から出力されるイネーブル信号とテストモード時にイネーブル信号の代用となる代用イネーブル信号とのオアをとるオア回路Ａと、このオア回路Ａの出力信号とフリップフロップのテストモード時におけるシフト動作を制御するシフトスキャン信号とのオアをとるオア回路Ｂと、このオア回路Ｂの出力信号をラッチするラッチ回路と、このラッチ回路の出力とクロック信号とのアンドをとってイネーブルクロック信号としてフリップフロップのイネーブル入力端子に供給するアンド回路とを設けたものである。

ここで、代用イネーブル信号にはテストモード時に継続的にアクティブとなる信号を用いることにより、イネーブル信号生成用の組み合わせ回路が複雑な構成を有するために、本来のイネーブル信号がテストモード時に容易に生成できないような構成であっても、容易かつ確実に代用イネーブル信号を用いたスキャンテストを行なうことができる。この結果、テストパターン作成の容易化を実現でき、作業効率を大幅に向上することが可能となる。
また、イネーブル信号生成用の組み合わせ回路の出力段に、このイネーブル信号生成用の組み合わせ回路からテスト結果を取り出すキャプチャ動作を行なうフリップフロップを設けることにより、イネーブル信号生成用の組み合わせ回路の単独のテストを容易に行なうことが可能となる。
さらに、オア回路Ａに入力される代用イネーブル信号を外部制御入力に基づいてオン・オフする直接選択回路を設けることで、代用イネーブル信号を用いないテストを行なうことも可能であり、より多様で詳細なテストを実現できる。

図１は本発明の実施例１によるＬＳＩ回路で用いるクロックイネーブラーの構成を示すブロック図である。なお、本例のＬＳＩ回路の構成は、例えば図４に示したものと同様であるものとし、本例のクロックイネーブラー１０は、例えば図４に示すクロックイネーブラー１５１、１５２、１５３、１５４と同様の部位に設けられているものとする。
図１に示すように、本例のクロックイネーブラー１０は、イネーブル信号を生成する組み合わせ回路２０とスキャンテスト用のフリップフロップ（図１では省略する）との間に設けられており、オア回路１１、１２、ラッチ回路１３、アンド回路１４を有している。

オア回路１１は、組み合わせ回路２０から出力されるイネーブル信号Ｅと、テスト制御端子２１から入力されるテストスキャン信号ＴＳＣＡＮとを入力し、オアをとって出力する第１のオア回路である。テストスキャン信号ＴＳＣＡＮは、テスト期間中は継続してアクティブ（オン）となる代用イネーブル信号であり、オア回路１１の出力は、テスト期間中はオン（＝１）に固定される。
オア回路１２は、オア回路１１から出力されるオア出力信号とシフト動作時のタイミング信号であるシフトスキャン制御信号ＳＥとのオアをとって出力する第２のオア回路である。
ラッチ回路１３は、オア回路１２の出力信号をラッチするものであり、アンド回路１４は、ラッチ回路１３の出力とクロック信号ＣＫとのアンドをとってイネーブルクロック信号ＥＣＫとしてフリップフロップのイネーブル入力端子に供給するものである。

このようなクロックイネーブラー１０では、テスト期間中はテストスキャン信号ＴＳＣＡＮがオンするため、組み合わせ回路２０の状態にかかわらず、フリップフロップをイネーブルにすることができ、適正なテストスキャン動作を実行することが可能となる。したがって、組み合わせ回路２０の構成が複雑である場合でも、比較的簡単なテストパターンで有効なスキャンテストを行なうことができる。
また、通常動作時には、テストスキャン信号ＴＳＣＡＮがオフしているため、組み合わせ回路２０から出力されるイネーブル信号Ｅに基づいてフリップフロップを制御でき、クロックラインを停止させて消費電力を節約する動作を有効に行なうことが可能である。

図２は本発明の実施例２によるＬＳＩ回路で用いるクロックイネーブラーの構成を示すブロック図である。なお、図２において図１と共通の構成については同一符号を付して説明する。また、本例のＬＳＩ回路も例えば図４に示したものと同様の構成を有し、本例のクロックイネーブラー３０も例えば図４に示すクロックイネーブラー１５１、１５２、１５３、１５４と同様の部位に設けられているものとする。
図１に示した実施例１のクロックイネーブラー１０では、イネーブル信号生成用の組み合わせ回路２０のテストを単独で行なうことが困難であったが、本実施例２のクロックイネーブラー３０では、組み合わせ回路２０の出力端子を単独でスキャンテスト用のフリップフロップ４０のデータ入力端子に接続し、このフリップフロップ４０以降のスキャンチェーンに転送する構成とすることで、組み合わせ回路２０の個別のテストをスキャンテストで観測できるようにしたものである。
なお、その他の構成は、図１に示した実施例１と同様であるので説明は量略する。

図３は本発明の実施例３によるＬＳＩ回路で用いるクロックイネーブラーの構成を示すブロック図である。なお、図３において図１と共通の構成については同一符号を付して説明する。また、本例のＬＳＩ回路も例えば図４に示したものと同様の構成を有し、本例のクロックイネーブラー５０も例えば図４に示すクロックイネーブラー１５１、１５２、１５３、１５４と同様の部位に設けられているものとする。
図２に示した実施例２のクロックイネーブラー３０では、イネーブル信号生成用の組み合わせ回路２０のテストを単独で行なうことができるものの、フリップフロップ４０を設ける必要があり、構成の複雑化や配置スペース等の点で不利な面がある。また、テスト中は代用イネーブル信号によって、イネーブル論理を「１」に固定しているため、イネーブル論理を「０」にした状態での動作観測を行なうことができない。

そこで、本実施例３では、代用イネーブル信号であるテストスキャン信号ＴＳＣＡＮ（テスト制御端子２１）を外部制御入力ＣＯＮ（制御端子６１）によって適宜オン・オフすることが可能な直接選択回路としてのアンド回路６０を設け、テストスキャン信号ＴＳＣＡＮと外部制御入力ＣＯＮのアンドをとってオア回路１１に供給するようにしたものである。
これにより、代用イネーブル信号（テストスキャン信号ＴＳＣＡＮ）をオフした状態でのテストが可能となる。例えば、代用イネーブル信号をオン（１固定）してクロックを完全に供給した場合のテストパターンを作成し、その後、代用イネーブル信号をオフ（０固定）にしてテストパターンの作成をインクリメンタルに行なうことで、１固定にした場合に観測不可能になっている通常のクロックイネーブル論理の部分のテストパターンを作成し、故障検出可能個所を大幅に増やすことが可能となる。
なお、その他の構成は、図１に示した実施例１と同様であるので説明は量略する。

本発明の実施例１に係るＬＳＩ回路のクロックイネーブラーの構成を示すブロック図である。 本発明の実施例２に係るＬＳＩ回路のクロックイネーブラーの構成を示すブロック図である。 本発明の実施例３に係るＬＳＩ回路のクロックイネーブラーの構成を示すブロック図である。 従来のフルスキャンテストとクロックライン制御を行なうＬＳＩ回路の構成例を示すブロック図である。 図４に示すＬＳＩ回路に設けられるクロックイネーブラーの構成を示すブロック図である。

符号の説明

１０、３０、５０……クロックイネーブラー、１１、１２……オア回路、１３……ラッチ回路、１４、６０……アンド回路、２０……組み合わせ回路、４０……フリップフロップ。

Claims (7)

1. 所定の論理演算を行なう複数の組み合わせ回路と、
   前記組み合わせ回路の出力段または入力段に設けられ、前記組み合わせ回路の通常モードとテストモードに応じて前記組み合わせ回路の出力ラインまたは入力ラインの切り換えを行ない、かつ、テストモード時にはテストデータを前記組み合わせ回路に供給するためのシフト動作と前記組み合わせ回路からのテスト結果を取り出すキャプチャ動作とを行なう複数の順序回路と、
   前記複数の組み合わせ回路のうちの前記順序回路にイネーブル信号を供給するためのイネーブル信号生成用の組み合わせ回路の出力段に設けられ、前記イネーブル信号生成用の組み合わせ回路から出力されたイネーブル信号を前記順序回路のイネーブル入力端子に供給するか否かを制御するクロックイネーブル制御回路とを有し、
   前記クロックイネーブル制御回路は、
   前記イネーブル信号生成用の組み合わせ回路から出力されるイネーブル信号と外部から制御され前記テストモード時にイネーブル信号の代用となる代用イネーブル信号とのオアをとる第１のオア回路と、
   前記第１のオア回路の出力信号をラッチするラッチ回路と、
   前記ラッチ回路の出力とクロック信号とのアンドをとってイネーブルクロック信号として前記順序回路のイネーブル入力端子に供給するアンド回路と、
   を有することを特徴とする半導体回路装置。
2. 前記第１のオア回路に入力される代用イネーブル信号を外部制御入力に基づいてオン・オフする直接選択回路を有することを特徴とする請求項１記載の半導体回路装置。
3. 前記クロックイネーブル制御回路は、前記第１のオア回路とのラッチ回路との間に前記第１のオア回路の出力信号と前記順序回路のテストモード時におけるシフト動作を制御するシフトスキャン信号とのオアをとる第２のオア回路を有することを特徴とする請求項１記載の半導体回路装置。
4. 前記イネーブル信号生成用の組み合わせ回路と前記クロックイネーブル制御回路の第１のオア回路との間に、前記イネーブル信号生成用の組み合わせ回路からテスト結果を取り出すキャプチャ動作を行なう順序回路を設けたことを特徴とする請求項１記載の半導体回路装置。
5. 所定の論理演算を行なう複数の組み合わせ回路と、
   前記組み合わせ回路の出力段または入力段に設けられ、前記組み合わせ回路の通常モードとテストモードに応じて前記組み合わせ回路の出力ラインまたは入力ラインの切り換えを行ない、かつ、テストモード時にはテストデータを前記組み合わせ回路に供給するためのシフト動作と前記組み合わせ回路からのテスト結果を取り出すキャプチャ動作とを行なう複数の順序回路と、
   前記複数の組み合わせ回路のうちの前記順序回路にイネーブル信号を供給するためのイネーブル信号生成用の組み合わせ回路の出力段に設けられ、前記イネーブル信号生成用の組み合わせ回路から出力されたイネーブル信号を前記順序回路のイネーブル入力端子に供給するか否かを制御するクロックイネーブル制御回路とを有する半導体回路装置のテスト方法であって、
   前記クロックイネーブル制御回路は、テストモード時において、イネーブル信号生成用の組み合わせ回路から出力されるイネーブル信号の代わりに外部から制御される代用イネーブル信号を用いてイネーブルクロック信号を生成し、前記順序回路のイネーブル入力端子に供給する、
   ことを特徴とする半導体回路装置のテスト方法。
6. 前記イネーブル信号生成用の組み合わせ回路から個別にテスト結果を取り出すキャプチャ動作を行なうことを特徴とする請求項５記載の半導体回路装置のテスト方法。
7. 前記代用イネーブル信号を外部制御入力に基づいてオン・オフし、前記代用イネーブル信号を用いた第１のテスト動作と、前記イネーブル信号生成用の組み合わせ回路によるイネーブル信号及び前記順序回路のテストモード時におけるシフト動作を制御するシフトスキャン信号とのオア信号を用いた第２のテスト動作とを選択してテストを行なうことを特徴とする請求項５記載の半導体回路装置のテスト方法。

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