JP2010139322A - 半導体集積回路およびその半導体集積回路のテスト方法 - Google Patents

Abstract

【課題】スキャンテストにおけるキャプチャ期間のサイクル数を削減する。
【解決手段】スキャンパスフリップフロップを有する論理回路（６５）と、スキャンパステストを実行するテスト回路（７０）とを具備する半導体集積回路を構成する。テスト回路（７０）は、クロック制御回路（８０）と、スキャンイネーブル制御信号生成回路（１３）とを備える。スキャンイネーブル制御信号生成回路（１３）は、クロック制御回路（８０）（８０ａ）から出力されるクロックオン情報信号を受けて、他のクロック制御回路（８０）（８０ｂ）にスキャンイネーブル制御信号を供給する。他のクロック制御回路（８０）（８０ｂ）は、スキャンイネーブル制御信号に基づいて、スキャンイネーブル信号の値を特定する。このとき、スキャンパスフリップフロップは、スキャンイネーブル信号の値に従って、データ出力端子（６４）から固定値を出力する。
【選択図】図３

Description

本発明は、半導体集積回路およびその半導体集積回路のテスト方法に関する。

システムＬＳＩは、ロジックコア、メモリコア、アナログコア等が搭載された大規模回路である。システムＬＳＩに対し、機能テストを適切に実行し、十分なテスト品質を確保することが要求されている。近年のシステムＬＳＩにおいては、微細化や高機能化に伴って、搭載コア数の増加および回路規模の増大がいちじるしく、そのため、テスト時間の増加が問題となっている。このような問題に対応し、テストを容易化する技術が知られている（例えば、特許文献１参照。）。特許文献１（特開２００３−３４４５０４号公報）には、出力端子Ｑとは別に出力端子ＳＯを設け、論理回路向けと次段のスキャンフリップフロップ回路向けとで別々の出力端子を使用するスキャンフリップフロップ回路が開示されている。そのスキャンフリップフロップ回路において、次段のスキャンフリップフロップ回路向けの出力端子ＳＯは、通常動作時に出力が固定される。特許文献１に記載の技術では、このような構成・動作によって、通常動作時の高速動作および低消費電力化を達成している。

近年では、ＬＳＩ製造プロセスの微細化に伴い、単一縮退故障を対象とした従来のテストでは検出出来ない故障が多く発生している。これらは、ブリッジ故障や、遅延故障を対象としたテストでのみ検出できる。このため、高品質なテストを実現するためには、これらの複数の故障を対象とした、非常に多くのテストパタンが要求されるようになった。このようなテストパタンの増大は、テストコストの上昇を引き起こすことになり、コストを抑えるために、テストタイムの削減が盛んに行われてきている。

テストタイム削減方法の代表例としては、テスト速度の高速化や、ＬＳＩのできるだけ多くの場所を同時にテストするという方法がある。多くの場所を同時に動作させると、テスト時の瞬間的な消費電力（ピーク消費電力）がきわめて大きくなるおそれがある。特に、きわめて多数かつ多種類の回路を１チップ内に収納したシステムＬＳＩのような半導体集積回路では、テスト時のピーク消費電力が非常に大きくなることがある。

一般的に、デバイスの実使用時における消費電力についての電源設計は行なわれるが、テスト時のピーク電力の上昇を見込んだ電源設計は行なわれていない。実使用時には、半導体集積回路の内部の回路が、テスト時のように同時に動作することはほとんどあり得ない。したがって、実使用時のピーク電力値は、一般にはそれほど大きくはない。その結果、このようなテスト時のピークの消費電力を見込んでいない半導体集積回路は、スキャンテスト時に正常に動作しないか、あるいは、ダメージを受けることがある。そのため、スキャンテスト時のピーク消費電力の低減を図る技術が知られている（例えば、特許文献２参照。）。特許文献２（特開２００１−５９８５６号公報）には、テスターの使用時間の増大を抑制しつつ、半導体集積回路のスキャンテストを行なう際に、各回路が動作するタイミングを分散させる手段を講ずる技術が記載されている。

図１は、特許文献２に記載のシステムＬＳＩの構成を示す回路図である。特許文献２に記載の技術において、そのシステムＬＳＩには、複数のフリップフロップ回路（フリップフロップ回路１１１Ａ〜フリップフロップ回路１１１Ｆ）と、組み合わせ回路１１０とが備えられている。図１を参照すると、組み合わせ回路１１０の内部は、３つのグループ（第１グループＸ、第２グループＹ、第３グループＺ）に分けられている。図２は、特許文献２に記載のシステムＬＳＩにおける、テストモードの変化を示す図である。図２を参照すると、グループ分けした各グループ（第１グループＸ、第２グループＹ、第３グループＺ）に対応するフリップフロップ回路ごとに、タイミングをずらせてＱ端子の出力を固定していく。フリップフロップ回路のＱ端子を固定した状態でシフトモードの動作を行なった後、シフトモードの動作が終了すると、グループ分けした各グループ（第１グループＸ、第２グループＹ、第３グループＺ）に対応するフリップフロップ回路ごとに、ホールド解除とキャプチャ動作とを行なう。１つのクロックのＨレベルのときにホールド解除を行ない、そのクロックのＬレベルのときにキャプチャ動作を行なうか、各グループ（第１グループＸ、第２グループＹ、第３グループＺ）の順にホールド解除を行なってから各グループ（第１グループＸ、第２グループＹ、第３グループＺ）の順にデータ信号Ｄを取り込むキャプチャ動作を行なう。

この従来例のスキャンテスト方法によると、シフトモード動作に移行する前に、組み合わせ回路１１０内の状態をホールドしているので、シフトモード動作のときに各フリップフロップ回路１１１Ａ〜１１１Ｆに送られるスキャンテスト信号ＤＴがシフトされていく度に組み合わせ回路１１０内の各要素が同時に変化することに起因する消費電力の上昇を抑制することができる。しかも、組み合わせ回路１１０内を複数のグループに分けて、ホールド解除を複数のグループごとに行なったあと、再びホールドを行なってからキャプチャ動作を行なっている。このような構成・動作によって、特許文献２のシステムＬＳＩは、シフト動作時に論理回路内がスキャンテスト信号に応じて変化することに起因するピークの消費電力の増大を抑制することができ、さらに、ホールド動作、ホールド解除動作、キャプチャ動作などにおけるピークの消費電力を低減することができる。

特開２００３−３４４５０４号公報 特開２００１−５９８５６号公報

従来のシステムＬＳＩにおけるテスト方法では、組み合わせ回路内を複数のグループに分けて、ホールド解除を複数のグループ毎に行った後、再びホールド動作を行ってからキャプチャ動作を行っている。そのため、グループ毎に行うホールド解除とホールド動作を行うサイクルがキャプチャ期間で必要となる。更に、ホールド解除動作において、テストパタンの内容を考慮していないため、テストパタンによっては解除する必要が無いグループについても常に解除することになる。従って、キャプチャ動作を行う期間に要するサイクル数が増えることから、スキャンテストのテスト時間が増大するという問題がある。

以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

上記の課題を解決するために、スキャンパスを構成する複数のスキャンパスフリップフロップを有する論理回路（６５）と、前記スキャンパスに対応してスキャンパステストを実行するテスト回路（７０）とを具備する半導体集積回路を構成する。ここで、前記テスト回路（７０）は、前記スキャンパスフリップフロップに供給するスキャンクロックを制御するクロック制御回路（８０）と、スキャンイネーブル信号を制御するためのスキャンイネーブル制御信号を供給するスキャンイネーブル制御信号生成回路（１３）とを備えることが好ましい。そして、前記スキャンイネーブル制御信号生成回路（１３）は、前記クロック制御回路（８０）（８０ａ）から出力されるクロックオン情報信号を受けて、他のクロック制御回路（８０）（８０ｂ）に供給するスキャンイネーブル制御信号を生成する。また、前記他のクロック制御回路（８０）（８０ｂ）は、前記スキャンイネーブル制御信号に基づいて、前記スキャンイネーブル信号の値を特定する。ここにおいて、前記スキャンパスフリップフロップは、前記スキャンクロックと前記スキャンイネーブル信号とを受け、前記スキャンイネーブル信号の値に従って、データ出力端子（６４）から固定値を出力する。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、スキャンテストにおけるキャプチャ期間のサイクル数削減が実現できるという効果がある。

以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施形態において、同様の構成を有する複数の機能ブロックを区別する場合、参照符号の後に、アルファベットから選択される文字を用いた枝符号を付すものとする。

図３は、本実施形態の半導体集積回路１の構成を例示するブロック図である。半導体集積回路１は、論理回路６５と、ＴＥＳＴ回路７０を備えている。そのＴＥＳＴ回路７０は、複数のクロック制御回路（第１クロック制御回路８０ａ〜第４クロック制御回路８０ｄ）と、スキャンイネーブル制御信号生成回路１３を含んでいる。なお、以下の実施形態においては、その複数のクロック制御回路（第１クロック制御回路８０ａ〜第４クロック制御回路８０ｄ）を区別することなくクロック制御回路８０と記載する場合もある。また、ＴＥＳＴ回路７０において、クロック制御回路８０の数に制限は無い。ここでは、本願発明に対する理解を容易にするために、第１クロック制御回路８０ａ〜第４クロック制御回路８０ｄを備えたＴＥＳＴ回路７０を例示する。

図３を参照すると、論理回路６５は、クロック系統毎のクロック制御回路８０（第１クロック制御回路８０ａ〜第２クロック制御回路８０ｂ）から供給されるクロック出力信号６（第１クロック出力信号６ａ〜第４クロック出力信号６ｄ）と、スキャンイネーブル信号７（第１スキャンイネーブル信号７ａ〜第４スキャンイネーブル信号７ｄ）が入力され、データ出力信号１４を出力する。

第１クロック制御回路８０ａ、第２クロック制御回路８０ｂ、第３クロック制御回路８０ｃおよび第４クロック制御回路８０ｄは、論理回路６５と、クロック系統毎に、クロック端子と論理回路６５との間に挿入されている。第１クロック制御回路８０ａには、スキャンテスト時のクロックである第１スキャンクロック信号ＣＬＫ１（以降、スキャンクロック信号と記載する場合も有る）と、通常モード時のクロックである第１通常クロック信号ＲＣＬＫ１（以降、通常クロック信号と記載する場合も有る）と、スキャンイネーブル入力信号３と、テストモード信号４と、スキャンイン信号５が入力されている。また、第１クロック出力信号６ａと、第１スキャンイネーブル信号７ａと、第１クロックオン情報信号８ａと、第１スキャンアウト信号９ａが第１クロック制御回路８０ａから出力されている。

第２クロック制御回路８０ｂには、第１クロック制御回路８０ａから出力される第１スキャンアウト信号９ａが供給される。また、第２スキャンクロック信号ＣＬＫ２、第２通常クロック信号ＲＣＬＫ２、スキャンイネーブル入力信号３およびテストモード信号４が第２クロック制御回路８０ｂに供給されている。第２クロック制御回路８０ｂからは、第２クロック出力信号６ｂ、第２スキャンイネーブル信号７ｂ、第２クロックオン情報信号８ｂおよび第２スキャンアウト信号９ｂが出力されている。

同様に、第３クロック制御回路８０ｃには、第２クロック制御回路８０ｂから出力される第２スキャンアウト信号９ｂが供給される。また、第３スキャンクロック信号ＣＬＫ３、第３通常クロック信号ＲＣＬＫ３、スキャンイネーブル入力信号３およびテストモード信号４が第３クロック制御回路８０ｃに供給されている。第３クロック制御回路８０ｃからは、第３クロック出力信号６ｃ、第３スキャンイネーブル信号７ｃ、第３クロックオン情報信号８ｃおよび第３スキャンアウト信号９ｃが出力されている。

また、第４クロック制御回路８０ｄには、第３クロック制御回路８０ｃから出力される第３スキャンアウト信号９ｃが供給される。また、第４スキャンクロック信号ＣＬＫ４、第４通常クロック信号ＲＣＬＫ４、スキャンイネーブル入力信号３およびテストモード信号４が第４クロック制御回路８０ｄに供給されている。第４クロック制御回路８０ｄからは、第４クロック出力信号６ｄ、第４スキャンイネーブル信号７ｄ、第４クロックオン情報信号８ｄおよび第４スキャンアウト信号９ｄが出力されている。

第１クロック制御回路８０ａから出力される第１クロックオン情報信号８ａ、第２クロック制御回路８０ｂから出力される第２クロックオン情報信号８ｂ、第３クロック制御回路８０ｃから出力される第３クロックオン情報信号８ｃおよび第４クロック制御回路８０ｄから出力される第４クロックオン情報信号８ｄは、スキャンイネーブル制御信号生成回路１３に供給される。スキャンイネーブル制御信号生成回路１３は、第１クロックオン情報信号８ａ、第２クロックオン情報信号８ｂ、第３クロックオン情報信号８ｃおよび第４クロックオン情報信号８ｄ基づいて、第１スキャンイネーブル制御信号１２ａ、第２スキャンイネーブル制御信号１２ｂ、第３スキャンイネーブル制御信号１２ｃおよび第４スキャンイネーブル制御信号１２ｄを出力する。

図４は、論理回路６５の構成を例示するブロック図である。論理回路６５は、第１フリップフロップ群３４と、第２フリップフロップ群３５と、第３フリップフロップ群３６と、第４フリップフロップ群３７と、第５フリップフロップ群３８とを備えている。また、論理回路６５は、第１組み合わせ回路３９と、第２組み合わせ回路４０と、第３組み合わせ回路４１と、第４組み合わせ回路４２とを備えている。

第１フリップフロップ群３４は、第１スキャンクロック信号ＣＬＫ１で動作する。第２フリップフロップ群３５と第３フリップフロップ群３６は、第２スキャンクロック信号ＣＬＫ２で動作する。第４フリップフロップ群３７は、第３スキャンクロック信号ＣＬＫ３で動作する。第５フリップフロップ群３８は、第４スキャンクロック信号ＣＬＫ４で動作する。第１組み合わせ回路３９は、第１フリップフロップ群３４と、第２フリップフロップ群３５の間に配置されている。第２組み合わせ回路４０は、第２フリップフロップ群３５と、第３フリップフロップ群３６の間に配置されている。第３組み合わせ回路４１、第３フリップフロップ群３６と第４フリップフロップ群３７の間に配置されている。第４組み合わせ回路４２は、第４フリップフロップ群３７と第５フリップフロップ群３８の間に配置されている。

図５は、論理回路６５の内部に配置されるスキャンフリップフロップの構成を例示するブロック図である。そのスキャンフリップフロップは、データ出力端子６４を備え、そのデータ出力端子６４は、スキャンイネーブル信号７によって、出力が固定される。

図６は、第１クロック制御回路８０ａの構成を例示するブロック図である。第１クロック制御回路８０ａは、フリップフロップ１７とレベルラッチ１５とＡＮＤ回路１６、ＯＲ回路１８、ＯＲ回路１９とマルチプレクサ６６とを備えている。ＯＲ回路１９は、第１スキャンイネーブル制御信号１２ａとスキャンイネーブル入力信号３とに応答して、第１スキャンイネーブル信号７ａを出力する。フリップフロップ１７は、スキャンイネーブル入力信号３とスキャンイン信号５とを受け、それらに基づいて第１クロックオン情報信号８ａと第１スキャンアウト信号９ａを出力する。なお、フリップフロップ１７のクロック端子には、第１スキャンクロック信号ＣＬＫ１が供給される。また、第２クロック制御回路８０ｂ、第３クロック制御回路８０ｃおよび第４クロック制御回路８０ｄには、スキャンイン信号５の代わりに第１スキャンアウト信号９ａ、第２スキャンアウト信号９ｂおよび第３スキャンアウト信号９ｃがそれぞれ入力される。第２クロック制御回路８０ｂ、第３クロック制御回路８０ｃおよび第４クロック制御回路８０ｄにおける、それ以外の構成は、第１クロック制御回路８０ａと同様である。

第２クロック制御回路８０ｂは、第２スキャンクロック信号ＣＬＫ２および第２通常クロック信号ＲＣＬＫ２を受け、それらに基づいて第２クロックオン情報信号８ｂおよび第２スキャンアウト信号９ｂを出力する。第３クロック制御回路８０ｃは、第３スキャンクロック信号ＣＬＫ３および第３通常クロック信号ＲＣＬＫ３を受け、それらに基づいて第３クロックオン情報信号８ｃと第３スキャンアウト信号９ｃを出力する。第４クロック制御回路８０ｄは、第４スキャンクロック信号ＣＬＫ４および第４通常クロック信号ＲＣＬＫ４を受け、それらに基づいて第４クロックオン情報信号８ｄと第４スキャンアウト信号９ｄを出力する。

図６に示されているように、テストモード信号４がＬｏｗレベルで、第１通常クロック信号ＲＣＬＫ１が第１クロック出力信号６ａへ出力され、テストモード信号４がＨｉｇｈレベルで、第１スキャンクロック信号ＣＬＫ１が、レベルラッチ１５の値と、ＡＮＤ回路１６を通して第１クロック出力信号６ａへ出力される。スキャンイネーブル入力信号３がＨｉｇｈレベルの場合は、レベルラッチ１５には、Ｈｉｇｈレベルが入力され、スキャンイネーブル入力信号３がＬｏｗレベルの場合は、フリップフロップ１７の出力が、レベルラッチ１５に入力される。フリップフロップ１７の出力は、第１クロックオン情報信号８ａにも出力される。第１スキャンイネーブル信号７ａには、第１スキャンイネーブル制御信号１２ａと、スキャンイネーブル入力信号３がＯＲ回路１９で処理された値を出力するという機能を実現している。

図７は、本実施形態におけるテストパタン生成ツールの構成を例示するブロック図である。テストパタン生成ツールは、回路追加部２８と、テストパタン自動生成部３０とを備えている。回路追加部２８は、クロック制御回路情報２７と、スキャンイネーブル制御信号生成回路情報２６と、論理回路情報２０とを受け、制御回路追加後回路情報２９を出力する。テストパタン自動生成部３０は、回路追加部２８から出力された制御回路追加後回路情報２９を受け取り、その制御回路追加後回路情報２９に基づいてテストパタン３１を作成する。

図８は、本実施形態のスキャンイネーブル制御信号生成回路作成ツールの構成を例示するブロック図である。スキャンイネーブル制御信号生成回路作成ツールは、クロックグループ作成部２２と、クロック関係作成部２４と、スキャンイネーブル制御信号生成回路作成部２５とを備えている。クロックグループ作成部２２は、論理回路情報２０を受けとり、その論理回路情報２０に基づいてクロックグループ情報２１を作成する。クロック関係作成部２４は、その論理回路情報２０を受けとり、論理回路情報２０に基づいて、クロック関係情報２３を作成する。スキャンイネーブル制御信号生成回路作成部２５は、クロックグループ情報２１と、クロック関係情報２３とを受け取り、それらに基づいて、当該パタンで利用するクロック系統を表すスキャンイネーブル制御信号生成回路情報２６を作成する。

図８に示されているように、クロックグループ情報２１には、テストパタンの中で、同時にクロックがオンしてもよい組み合わせが格納される。クロック関係情報２３には、クロック系統毎に、当該クロック系統の論理回路６５をテストする際に必要なクロック系統名が格納される。また、スキャンイネーブル制御信号生成回路において、入力信号は、クロックの値を示し、Ｈｉｇｈレベルでクロック印加、Ｌｏｗレベルでクロックが印加されないことを意味する。クロックが一つだけＨｉｇｈレベルとなるような全てクロック系統のケースと、クロックグループ情報２１内のクロックが全てＨｉｇｈレベルで、他はＬｏｗレベルとなるケースである。また、スキャンイネーブル制御信号生成回路の出力信号は、クロックに対応している。スキャンイネーブル制御信号生成回路は、入力信号がＨｉｇｈレベルであるクロックについて、クロック関係情報２３に従って、関連があるクロックに対応するスキャンイネーブル制御信号１２をすべてＬｏｗレベルとして出力する。

図９は、本実施形態のテストパタン生成ツールで実行されるテストパタン生成処理の手順を例示するフローチャートである。テストパターン生成ツールは、事前処理として論理回路情報２０の読み出しを実行する。ステップＳ１において、その論理回路情報２０に基づいて、同じパタンで同時に印加しても良いクロックの組み合わせを抽出する処理（クロックグループ作成処理）を実行する。次に、ステップＳ２において、入力した論理回路情報２０から、クロック信号に基づき、テストパターン生成に必要な論理回路６５の接続関係を抽出する処理（クロック関係抽出処理）を実行する。

次に、ステップＳ４において、抽出したクロック関係情報２３、クロックグループ情報２１から制御回路を作成する制御回路作成処理を実行する。その制御回路作成処理において、テストパターン生成ツールは、クロックグループ内の同じクロックグループに属するクロック群が、Ｈｉｇｈレベルとなる組み合わせ、クロックひとつずつがＨｉｇｈレベルとなる組み合わせを、入力信号の組み合わせとし、それぞれの組み合わせに対して、Ｈｉｇｈレベルとなっているクロックに関係のあるクロックをクロック関係情報２３より検索し、当該クロックに対応する第１スキャンイネーブル制御信号１２ａをＨｉｇｈレベルとするスキャンイネーブル制御信号生成回路情報２６を作成する。

つづいて、ステップＳ５において、テストパターン生成ツールは、クロック制御回路情報２７と、スキャンイネーブル制御信号生成回路情報２６を、論理回路６５に付加する（回路に追加する）回路追加処理を実行して、制御回路追加後回路情報２９を出力する。ステップＳ６において、その回路追加処理の実行結果である制御回路追加後回路情報２９を用いて、テストパターン自動生成処理を実行し、テストパターン３１を作成する。

図１０は、クロックグループ作成処理の詳細な手順を例示するフローチャートである。テストパターン生成ツールは、回路に存在する全てのクロックにおいて、そのクロックのクロックグループが存在するか否かの判断を行う。その判断の結果、そのクロックのクロックグループがなければ、新しいグループを作成する。そのクロックのクロックグループがあれば、そのグループに入れてよいかを、タイミングアナライザツールなどのパス解析機能を使って確認し、パスが存在する場合は、着目しているクロックグループに入れずに、新しいグループを作成する。パスが存在しない場合は、着目しているクロックグループとクロックは同時に印加してもクロックスキューによるミスラッチの問題はおきないため、同じクロックグループとして扱う。テストパターン生成ツールは、この処理を全クロック分実施する。

クロックグループ作成処理では、クロックグループファイルが作成される。本実施形態においては、上述のフローチャートのステップＳ１によって、第１スキャンクロック信号ＣＬＫ１と第４スキャンクロック信号ＣＬＫ４あるいは、第１スキャンクロック信号ＣＬＫ１と第３スキャンクロック信号ＣＬＫ３がクロックグループとして認識されるものとする。

図１１は、クロック関係抽出処理の詳細な手順を例示するフローチャートである。図１１に示されているように、ステップＳ３において、テストパターン生成ツールは、回路に存在する全てのフリップフロップについて、クロック探索処理を行う。テストパターン生成ツールは、そのクロック探索処理によって、着目しているフリップフロップを終点とするパスの始点のフリップフロップのクロックを、お互いが関連あるものとしてクロックグループ情報記憶部３２に記憶させる。

図１２は、クロック探索処理の詳細な手順を例示するフローチャートである。ステップＳ１０において、着目しているフリップフロップのクロック端子からバックトレースして、クロック名を抽出する。このとき、着目しているクロック信号名をクロック名４３としてクロック関係情報記憶部３３に記憶させる。つづいて、ステップＳ１１において、フリップフロップのデータ入力端子のファンインコーンを抽出する。ステップＳ１２において、当該フリップフロップを終点とするパスについて、当該パスの始点にあたるフリップフロップを全て抽出し、抽出したフリップフロップに入力されているクロック信号名を抽出する。このとき、抽出したファンインコーンのフリップフロップのクロック信号名を、着目しているクロック名４３の関連クロックドメイン名４４として、クロック関係情報記憶部３３に記憶させる。

図１３は、本実施形態で利用可能なクロック関係情報２３の構成を例示するテーブルである。クロック関係情報２３は、クロック名４３と関連クロックドメイン名４４とを、対比可能なように保持している。クロック関係抽出処理（ステップＳ２）において、各クロックで動作するフリップフロップのファンインコーンの回路に存在するフリップフロップのクロックを抽出する。第１スキャンクロック信号ＣＬＫ１は、関連するものがなく、第２スキャンクロック信号ＣＬＫ２は第１スキャンクロック信号ＣＬＫ１と関係があり、第３スキャンクロック信号ＣＬＫ３は第２スキャンクロック信号ＣＬＫ２と関係があり、第４スキャンクロック信号ＣＬＫ４は第３スキャンクロック信号ＣＬＫ３と関係がある。これは、第１組み合わせ回路３９の領域のテストをする際には、第１スキャンクロック信号ＣＬＫ１で動作する第１フリップフロップ群３４の値と第２スキャンクロック信号ＣＬＫ２で動作する第２フリップフロップ群３５の値を利用してテストすることを表している。

テストパターンで利用されるクロックの組み合わせに対して、クロック関係情報２３を利用して、クロックに対応する第１スキャンイネーブル制御信号１２ａ、第２スキャンイネーブル制御信号１２ｂ、第３スキャンイネーブル制御信号１２ｃがＨｉｇｈレベルとなるような、スキャンイネーブル制御信号生成回路１３が作成される。また、上述の図３に例示した回路の場合は、テストパターン生成ツールが利用するクロックの組み合わせは、クロックグループである第１スキャンクロック信号ＣＬＫ１と第４スキャンクロック信号ＣＬＫ４、あるいは、第１スキャンクロック信号ＣＬＫ１と第３スキャンクロック信号ＣＬＫ３及び、第１スキャンクロック信号ＣＬＫ１、第２スキャンクロック信号ＣＬＫ２、第３スキャンクロック信号ＣＬＫ３、第４スキャンクロック信号ＣＬＫ４がそれぞれ一つだけＨｉｇｈレベルとなる組み合わせである。この入力組み合わせに対して、クロック関係情報２３に従って、対応するイネーブル信号をＨｉｇｈレベルにするスキャンイネーブル制御信号生成回路１３を作成する。

図１４は、本実施形態で利用可能なスキャンイネーブル制御信号生成回路１３の動作に対応した真理値表である。各行はテストパターンのクロック印加の組み合わせに対応している。第５列５５は、第１スキャンクロック信号ＣＬＫ１のクロックオン情報である第１クロックオン情報ＣＬＫＯＮ１を例示している。同様に、第６列５６は、第２スキャンクロック信号ＣＬＫ２のクロックオン情報である第２クロックオン情報ＣＬＫＯＮ２を例示し、第７列５７は、第３スキャンクロック信号ＣＬＫ３のクロックオン情報である第３クロックオン情報ＣＬＫＯＮ３を例示し、第８列５８は、第４スキャンクロック信号ＣＬＫ４のクロックオン情報である第４クロックオン情報ＣＬＫＯＮ４を例示している。

また、第１列５１は、第１スキャンクロック信号ＣＬＫ１に対応するクロック制御回路（第１クロック制御回路８０ａ）に入力される第１スキャンイネーブル制御信号１２ａの状態を表している。同様に、第２列５２は第２スキャンクロック信号ＣＬＫ２に対応するクロック制御回路（第２クロック制御回路８０ｂ）に入力される第２スキャンイネーブル制御信号１２ｂの状態を表し、第３列５３は、第３スキャンクロック信号ＣＬＫ３に対応するクロック制御回路（第３クロック制御回路８０ｃ）に入力される第３スキャンイネーブル制御信号１２ｃの状態を表し、第４列５４は、第４スキャンクロック信号ＣＬＫ４に対応するクロック制御回路（第４クロック制御回路８０ｄ）に入力される第４スキャンイネーブル制御信号１２ｄの状態を表している。

ここで第１行４５は、第１スキャンクロック信号ＣＬＫ１と第４スキャンクロック信号ＣＬＫ４が印加される場合のテストパターンのクロック組み合わせを表している。上述のクロック関係情報２３を参照すると、第１スキャンクロック信号ＣＬＫ１には、関連クロックドメイン名４４として第１スキャンクロック信号ＣＬＫ１が関連付けられている。また、第４スキャンクロック信号ＣＬＫ４には、関連クロックドメイン名４４として第４スキャンクロック信号ＣＬＫ４と第３スキャンクロック信号ＣＬＫ３とが関連付けられている。図１４の第１行４５を参照すると、この場合に、第３列５３には”０”が記載され、第２列５２には、半導体集積回路１が記載されている。

スキャンイネーブル制御信号生成回路１３は、このテーブルから得られる情報に基づいて、第３スキャンイネーブル制御信号１２ｃを制御しないとともに、第２スキャンイネーブル制御信号１２ｂを制御する。同様に、第２行４６は、第１スキャンクロック信号ＣＬＫ１と第３スキャンクロック信号ＣＬＫ３が印加される場合のテストパターンを表している。上述のクロック関係情報２３を参照すると、第４列５４のみ、”１”が記載されている。スキャンイネーブル制御信号生成回路１３は、この情報に従って、第４スキャンイネーブル制御信号１２ｄを制御する。また、第３行４７〜第６行５０は、各クロックが１つのみ印加されるケースを示しており、それぞれにおいて、上述のクロック関係情報２３を参照して、第１スキャンイネーブル制御信号１２ａ、第２スキャンイネーブル制御信号１２ｂ、第３スキャンイネーブル制御信号１２ｃの値が決定されている。ＴＥＳＴ回路７０は、このように動作するスキャンイネーブル制御信号生成回路１３と、第１クロック制御回路８０ａ、第２クロック制御回路８０ｂ、第３クロック制御回路８０ｃおよび第４クロック制御回路８０ｄを備えている。

図１５は、ＴＥＳＴ回路７０と論理回路６５との接続を例示する回路図である。本実施形態のテストを実行する場合、この図１５の回路構成に対して、テストパターン自動生成ツールでパタンを作成すればよい。

図１６は、図１５の回路に対して、本実施形態のテストパターン作成方法を適用したときのスキャンパタンの構成を例示する図である。図１６に示されているように、以下の説明においては、第１スキャンパタン５９、第２スキャンパタン６０、第３スキャンパタン６１が生成され、それらのパタンを利用したテストで、どのようにテストタイムの削減が実現されるかを説明する。

テストパターン自動生成ツールは、お互いに接続関係がないクロックを同時に印加し、一つのスキャンパタンでより多くの回路がテスト可能なパタンを作成する。また、クロック信号の途中に何らかの論理回路が存在する場合は、クロック信号が通過できるような値に、論理回路の状態を設定する。

上述のクロック制御回路の場合、クロックを印加する必要がある場合は、クロック制御回路内部のフリップフロップ１７の値に、Ｈｉｇｈレベルをシフトインするようなパタンを作成する。クロックを印加する必要が無い場合は、フリップフロップ１７の値は、ドントケアとなる。あらかじめ、ドントケアビットは、Ｌｏｗレベルで埋めるように、テストパターン自動生成ツールに指示し、Ｌｏｗレベルとなるようにしておくことが好ましい。

作成されたパタンは、クロック制御回路から出力されたスキャンイネーブル入力信号３によって、論理回路６５の内部のスキャンフリップフロップのデータ出力端子６４が制御される。そして、スキャンシフトからキャプチャ動作に移る際、現在のパタンで利用する回路領域のみを有効とする。また、利用しない領域についてはシフト時に固定した状態を保持し、スイッチングを抑制することができる。

第１スキャンパタン５９で利用する値は、スキャンイン端子から順次スキャンチェーンにロードされる。この時、第１スキャンパタン５９では、第１スキャンクロック信号ＣＬＫ１と第４スキャンクロック信号ＣＬＫ４を利用してテストを行うため、スキャンシフトの最終サイクルにおいては、第１スキャンクロック信号ＣＬＫ１用の第１クロック制御回路８０ａと、第４スキャンクロック信号ＣＬＫ４の第４クロック制御回路８０ｄの内部のフリップフロップ１７をＨｉｇｈレベルにするような値がロードされる。

次に、これらの値を使って、ＴＥＳＴ回路７０の内部のスキャンイネーブル制御信号生成回路１３で、スキャンイネーブル制御信号１２が生成される。第１スキャンパタン５９では、第１スキャンクロック信号ＣＬＫ１と第４スキャンクロック信号ＣＬＫ４がＨｉｇｈレベルになっていることから、第１スキャンイネーブル制御信号１２ａ、第３スキャンイネーブル制御信号１２ｃ、第４スキャンイネーブル制御信号１２ｄがＬｏｗレベル、第２スキャンイネーブル制御信号１２ｂがＨｉｇｈレベルとなる。

つづいて、キャプチャサイクルにおいて、スキャンイネーブル入力信号３がＨｉｇｈレベル（シフトモード）からＬｏｗレベル（キャプチャモード）へ変化する。第２クロック制御回路８０ｂから、スキャンシフトの最終サイクルで第１スキャンイネーブル制御信号１２ａ、第３スキャンイネーブル制御信号１２ｃ、第４スキャンイネーブル制御信号１２ｄがＬｏｗレベル、第２スキャンイネーブル制御信号１２ｂがＨｉｇｈレベルとなっていることから、スキャンイネーブル入力信号３がＬｏｗレベルに変化したとしても、第２クロック制御回路８０ｂの第２スキャンイネーブル信号７ｂからはＨｉｇｈレベルが出力され、第２組み合わせ回路４０と第３組み合わせ回路４１の組み合わせ回路については、スキャンシフト時と同様に、スキャンフリップフロップのデータ出力端子６４はＨｉｇｈレベルに固定されたままである。そのため、第２組み合わせ回路４０、第３組み合わせ回路４１のスイッチングは抑制される。

第１スキャンパタン５９のキャプチャ動作が終了すると、スキャンイネーブル入力信号３がＬｏｗレベルからＨｉｇｈレベルへ変化し、論理回路６５中の全てのスキャンフリップフロップのデータ出力が、Ｈｉｇｈレベル固定の状態となる。この状態で第２スキャンパタン６０をシフトインし論理回路６５のスキャンフリップフロップへロードする。

第２スキャンパタン６０では、第３スキャンクロック信号ＣＬＫ３を印加して、第３組み合わせ回路４１の領域のテストを行う。このため、スキャンシフトの最終サイクルにおいては、第３スキャンクロック信号ＣＬＫ３用の第３クロック制御回路８０ｃのフリップフロップ１７をＨｉｇｈレベルにするような値がロードされる。次に、これらの値を使って、スキャンイネーブル制御信号生成回路１３で、スキャンイネーブル制御信号が生成される。第２スキャンパタン６０では、第３スキャンクロック信号ＣＬＫ３がＨｉｇｈレベルになっていることから、第２スキャンイネーブル制御信号１２ｂ、第３スキャンイネーブル制御信号１２ｃがＬｏｗレベル、第１スキャンイネーブル制御信号１２ａ、１２ｄがＨｉｇｈレベルとなる。キャプチャサイクルにおいて、スキャンイネーブル入力信号３がＨｉｇｈレベル（シフトモード）からＬｏｗレベル（キャプチャモード）へ変化する。

この場合、第１スキャンイネーブル制御信号１２ａが入力されている第１クロック制御回路８０ａの第１スキャンイネーブル信号７ａと、第４スキャンイネーブル制御信号１２ｄが入力されている第４クロック制御回路８０ｄの第４スキャンイネーブル信号７ｄとは、スキャンイネーブル入力信号３がＬｏｗレベルに変化したとしても、Ｈｉｇｈレベルが出力される。第１組み合わせ回路３９の組み合わせ回路については、スキャンシフト時と同様に、スキャンフリップフロップのデータ出力端子６４はＨｉｇｈレベルに固定されたままであり、第１組み合わせ回路３９の組み合わせ回路はスイッチングしない。

図１７は、第１スキャンパタン５９と第２スキャンパタン６０のタイミングチャートである。第１スキャンパタン５９では、スキャンシフトの最終クロックで、第１スキャンイネーブル信号７ａ、第３スキャンイネーブル信号７ｃ、第４スキャンイネーブル信号７ｄの値がＬｏｗレベルに変化する。スキャンイネーブル入力信号３が有効な状態となり、第２スキャンイネーブル信号７ｂのみ、シフト時と同様のＨｉｇｈレベルであり、スキャンイネーブル入力信号３の値に関わらずＨｉｇｈレベルとなり、スキャンイネーブル信号７ｂが接続されるフリップフロップのファンアウトコーンのスイッチングは抑制される。

第２スキャンパタン６０では、同様に、第１スキャンイネーブル信号７ａと第４スキャンイネーブル信号７ｄがキャプチャ時もＨｉｇｈレベルで固定であり、その信号が供給されるフリップフロップのファンアウトコーンのスイッチングが抑制される。このように、ピーク消費電力低減を実現するテストパターン生成の分野において、本実施形態の半導体集積回路およびそのテストパターン設計方法は、スキャンフリップフロップのデータ出力端子を固定にしているスキャンシフト動作から、キャプチャ動作に変化する際に、テストパターン毎に、パタンで利用するクロック系統の論理回路内に含まれるスキャンフリップフロップのデータ出力端子をホールド解除し、利用しないクロック系統の論理回路のデータ出力端子については、シフト時に固定した状態を保持することができる。これにより、スキャンテストにおけるキャプチャ期間のサイクル数削減が実現できるという効果を得られる。

以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

図１は、従来のシステムＬＳＩの構成を示す回路図である。 図２は、従来のシステムＬＳＩにおける、テストモードの変化を示す図である。 図３は、本実施形態の半導体集積回路１の構成を例示するブロック図である。 図４は、論理回路６５の構成を例示するブロック図である。 図５は、論理回路６５の内部に配置されるスキャンフリップフロップの構成を例示するブロック図である。 図６は、第１クロック制御回路８０ａの構成を例示するブロック図である。 図７は、本実施形態におけるテストパターン生成ツールの構成を例示するブロック図である。 図８は、本実施形態のスキャンイネーブル制御信号生成回路作成ツールの構成を例示するブロック図である。 図９は、本実施形態のテストパターン生成ツールで実行されるテストパターン生成処理の手順を例示するフローチャートである。 図１０は、クロックグループ作成処理の詳細な手順を例示するフローチャートである。 図１１は、クロック関係抽出処理の詳細な手順を例示するフローチャートである。 図１２は、クロック探索処理の詳細な手順を例示するフローチャートである。 図１３は、本実施形態で利用可能なクロック関係情報２３の構成を例示するテーブルである。 図１４は、本実施形態で利用可能なスキャンイネーブル制御信号生成回路１３の動作に対応した真理値表である。 図１５は、ＴＥＳＴ回路７０と論理回路６５との接続を例示する回路図である。 図１６は、本実施形態のテストパターン作成方法を適用したときのスキャンパタンの構成を例示する図である。 図１７は、第１スキャンパタン５９と第２スキャンパタン６０のタイミングチャートである。

符号の説明

１…半導体集積回路
３…スキャンイネーブル入力信号
４…テストモード信号
５…スキャンイン信号
６…クロック出力信号
６ａ…第１クロック出力信号
６ｂ…第２クロック出力信号
６ｃ…第３クロック出力信号
６ｄ…第４クロック出力信号
７…スキャンイネーブル信号
７ａ…第１スキャンイネーブル信号
７ｂ…第２スキャンイネーブル信号
７ｃ…第３スキャンイネーブル信号
７ｄ…第４スキャンイネーブル信号
８…クロックオン情報信号
８ａ…第１クロックオン情報信号
８ｂ…第２クロックオン情報信号
８ｃ…第３クロックオン情報信号
８ｄ…第４クロックオン情報信号
９…スキャンアウト信号
９ａ…第１スキャンアウト信号
９ｂ…第２スキャンアウト信号
９ｃ…第３スキャンアウト信号
９ｄ…第４スキャンアウト信号
１２…スキャンイネーブル制御信号
１２ａ…第１スキャンイネーブル制御信号
１２ｂ…第２スキャンイネーブル制御信号
１２ｃ…第３スキャンイネーブル制御信号
１２ｄ…第４スキャンイネーブル制御信号
１３…スキャンイネーブル制御信号生成回路
１４…データ出力信号
１５…レベルラッチ
１６…ＡＮＤ回路
１７…フリップフロップ
１８…ＯＲ回路
１９…ＯＲ回路
２０…論理回路情報
２１…クロックグループ情報
２２…クロックグループ作成部
２３…クロック関係情報
２４…クロック関係作成部
２５…スキャンイネーブル制御信号生成回路作成部
２６…スキャンイネーブル制御信号生成回路情報
２７…クロック制御回路情報
２８…回路追加部
２９…制御回路追加後回路情報
３０…テストパターン自動生成部
３１…テストパターン
３２…クロックグループ情報記憶部
３３…クロック関係情報記憶部
３４…第１フリップフロップ群
３５…第２フリップフロップ群
３６…第３フリップフロップ群
３７…第４フリップフロップ群
３８…第５フリップフロップ群
３９…第１組み合わせ回路
４０…第２組み合わせ回路
４１…第３組み合わせ回路
４２…第４組み合わせ回路
４３…クロック名
４４…関連クロックドメイン名
４５…第１行
４６…第２行
４７…第３行
４８…第４行
４９…第５行
５０…第６行
５１…第１列
５２…第２列
５３…第３列
５４…第４列
５５…第５列
５６…第６列
５７…第７列
５８…第８列
５９…第１スキャンパタン
６０…第２スキャンパタン
６１…第３スキャンパタン
６４…データ出力端子
６５…論理回路
６６…マルチプレクサ
７０…ＴＥＳＴ回路
７０ａ…ＴＥＳＴ回路
８０…クロック制御回路
８０ａ…第１クロック制御回路
８０ｂ…第２クロック制御回路
８０ｃ…第３クロック制御回路
８０ｄ…第４クロック制御回路
ＣＬＫ１…第１スキャンクロック信号
ＣＬＫ２…第２スキャンクロック信号
ＣＬＫ３…第３スキャンクロック信号
ＣＬＫ４…第４スキャンクロック信号
ＣＬＫＯＮ１…第１クロックオン情報
ＣＬＫＯＮ２…第２クロックオン情報
ＣＬＫＯＮ３…第３クロックオン情報
ＣＬＫＯＮ４…第４クロックオン情報
ＲＣＬＫ１…第１通常クロック信号
ＲＣＬＫ２…第２通常クロック信号
ＲＣＬＫ３…第３通常クロック信号
ＲＣＬＫ４…第４通常クロック信号
Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６…ステップ
１１０…組み合わせ回路
１１１Ａ…フリップフロップ回路
１１１Ｂ…フリップフロップ回路
１１１Ｃ…フリップフロップ回路
１１１Ｄ…フリップフロップ回路
１１１Ｅ…フリップフロップ回路
１１１Ｆ…フリップフロップ回路
Ｘ…第１グループ
Ｙ…第２グループ
Ｚ…第３グループ

Claims (10)

1. スキャンパスを構成する複数のスキャンパスフリップフロップを有する論理回路と、
   前記スキャンパスに対応してスキャンパステストを実行するテスト回路と
   を具備し、
   前記テスト回路は、
   前記スキャンパスフリップフロップに供給するスキャンクロックを制御するクロック制御回路と、
   スキャンイネーブル信号を制御するためのスキャンイネーブル制御信号を供給するスキャンイネーブル制御信号生成回路と
   を備え、
   前記スキャンイネーブル制御信号生成回路は、
   前記クロック制御回路から出力されるクロックオン情報信号を受けて、他のクロック制御回路に供給するスキャンイネーブル制御信号を生成し、
   前記他のクロック制御回路は、
   前記スキャンイネーブル制御信号に基づいて、前記スキャンイネーブル信号の値を特定し、
   前記スキャンパスフリップフロップは、
   前記スキャンクロックと前記スキャンイネーブル信号とを受け、前記スキャンイネーブル信号の値に従って、データ出力端子から固定値を出力する
   半導体集積回路。
2. 請求項１に記載の半導体集積回路において、
   前記クロック制御回路は、
   フリップフロップとレベルラッチとＡＮＤ回路とを有するクロックゲーティング回路を含み、
   前記クロックゲーティング回路は、
   スキャンシフト動作に応答して出力信号のレベルを可変的に設定し、その設定した値を前記クロックオン情報信号として前記スキャンイネーブル制御信号生成回路に出力する
   半導体集積回路。
3. 請求項２に記載の半導体集積回路において、
   前記スキャンイネーブル制御信号生成回路は、
   特定のスキャンクロックを抽出し、前記特定のスキャンクロックに関連する他のスキャンクロックを非活性化させるスキャンイネーブル制御信号を出力する
   半導体集積回路。
4. 半導体集積回路に含まれる論理回路の構成を示す論理回路情報を読み出す論理回路情報読み出しステップと、
   前記論理回路情報に基づいて、前記半導体集積回路のテストパターンを生成するテストパターン生成ステップと
   を具備し、
   前記テストパターン生成ステップは、
   （ａ）前記論理回路に対するスキャンテストを実行するテスト回路を示すテスト回路情報を生成するステップと、
   （ｂ）前記テスト回路情報に基づいて前記テストパターンを自動的に生成するステップと
   を備え、
   前記（ａ）ステップは、
   前記論理回路に供給するスキャンクロックを制御するクロック制御回路を示すクロック制御回路情報を読み出すステップと、
   スキャンイネーブル信号を制御するためのスキャンイネーブル制御信号を生成し、前記スキャンイネーブル制御信号を前記クロック制御回路に供給するスキャンイネーブル制御信号生成回路を示すスキャンイネーブル制御信号生成回路情報を読み出すステップと、
   前記クロック制御回路情報と前記スキャンイネーブル制御信号生成回路情報とに基づいて前記テスト回路情報を生成するステップと
   を含む
   テストパターン生成方法。
5. 請求項４に記載のテストパターン生成方法において、
   前記（ｂ）ステップは、
   互いに独立な複数のスキャンクロックを同時に印加するようなパタンを、前記テストパターンとするステップと、
   スキャンクロックが通る経路の途中に特定の論理回路が存在する場合に、前記スキャンクロックが通過できるような値に、前記特定の論理回路の状態を設定するステップと
   を含む
   テストパターン生成方法。
6. 半導体集積回路のテストパターンを生成するテストパターン生成ステップと、
   前記テストパターンを用いて前記半導体集積回路のスキャンテストを実行するテストステップと
   を具備し、
   前記テストパターン生成ステップは、
   （ａ）前記半導体集積回路を構成する論理回路に対するスキャンテストを実行するテスト回路を示すテスト回路情報を生成するステップと、
   （ｂ）前記テスト回路情報に基づいて前記テストパターンを自動的に生成するステップと
   を備え、
   前記テストステップは、
   （ｃ）前記論理回路に供給するスキャンクロックを制御するクロック制御回路からクロックオン情報信号を出力するステップと、
   （ｄ）前記クロックオン情報を受けて、他のクロック制御回路に供給するスキャンイネーブル制御信号を生成するステップと、
   （ｅ）前記スキャンイネーブル制御信号に基づいて、前記他のクロック制御回路のスキャンイネーブル信号の値を特定するステップと、
   （ｆ）前記論理回路に含まれるスキャンパスフリップフロップが、前記スキャンクロックと前記スキャンイネーブル信号とを受け、前記スキャンイネーブル信号の値に従って、データ出力端子から固定値を出力するステップと
   を備える
   半導体集積回路のテスト方法。
7. 請求項６に記載の半導体集積回路のテスト方法において、
   前記（ａ）ステップは、
   前記クロック制御回路を示すクロック制御回路情報を読み出すステップと、
   スキャンイネーブル信号を制御するためのスキャンイネーブル制御信号を生成し、前記スキャンイネーブル制御信号を前記クロック制御回路に供給するスキャンイネーブル制御信号生成回路を示すスキャンイネーブル制御信号生成回路情報を読み出すステップと、
   前記クロック制御回路情報と前記スキャンイネーブル制御信号生成回路情報とに基づいて前記テスト回路情報を生成するステップと
   を含む
   半導体集積回路のテスト方法。
8. 請求項７に記載の半導体集積回路のテスト方法において、
   前記（ｂ）ステップは、
   互いに独立な複数のスキャンクロックを同時に印加するようなパタンを、前記テストパターンとするステップと、
   スキャンクロックが通る経路の途中に特定の論理回路が存在する場合に、前記スキャンクロックが通過できるような値に、前記特定の論理回路の状態を設定するステップと
   を含む
   半導体集積回路のテスト方法。
9. 半導体集積回路に含まれる論理回路の構成を示す論理回路情報を読み出す論理回路情報読み出しステップと、
   スキャンパステストを実行するテスト回路の構成を示すテスト回路情報を生成するテスト回路情報生成ステップと
   を具備し、
   テスト回路情報生成ステップは、
   （ａ）前記スキャンパステストに使用されるスキャンクロックを制御するクロック制御回路を示すクロック制御回路情報を読み出すステップと、
   （ｂ）前記クロック制御回路に供給されるスキャンイネーブル信号を制御するスキャンイネーブル制御信号を生成するスキャンイネーブル制御信号生成回路を示すスキャンイネーブル制御信号生成回路情報を生成するステップと、
   を備え、
   前記（ｂ）ステップは、
   前記論理回路情報に基づいて、同じパタンで同時に印加しても良いスキャンクロックの組み合わせを抽出してクロックグループ情報を生成するクロックグループ情報生成ステップと、
   前記論理回路情報に基づいて、テストパターンの生成に必要な前記論理回路の接続関係を抽出してクロック関係情報を生成するクロック関係情報生成ステップと、
   前記クロックグループ情報と前記クロック関係情報とに基づいて、前記スキャンイネーブル制御信号生成回路情報を生成する制御回路作成ステップと
   を含む
   半導体集積回路の設計方法。
10. 請求項９に記載の半導体集積回路の設計方法において、
    前記制御回路作成ステップは、
    特定のスキャンクロックを抽出し、前記特定のスキャンクロックに関連する他のスキャンクックを、関連スキャンクロックとして前記クロック関係情報から抽出するステップと、
    前記関連スキャンクロックを非活性化させるスキャンイネーブル制御信号を出力するように、前記スキャンイネーブル制御信号生成回路情報を生成するステップと
    を含む
    半導体集積回路の設計方法。

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