WO2006106626A1 - 半導体論理回路装置のテスト方法及びテストプログラム - Google Patents

半導体論理回路装置のテスト方法及びテストプログラム Download PDF

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Xiaoqing Wen
Seiji Kajihara
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Kyushu Institute Of Technology
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    • G01R31/318502—Test of Combinational circuits

Definitions

  • the present invention relates to a test method and a test program for a semiconductor logic circuit device.
  • a semiconductor logic circuit device is shipped through three stages of design, manufacturing, and testing.
  • the test means that a test vector is applied to the manufactured semiconductor logic circuit device, the test response is observed from the semiconductor logic circuit device, and the test response is compared with the expected test response. Make a decision.
  • the yield rate is called yield, and yield greatly affects the quality, reliability, and manufacturing cost of semiconductor logic circuit devices.
  • a semiconductor logic circuit device (mainly a sequential circuit) is a combination part that also has logic element power such as an AND gate, a NAND gate, an OR gate, and a NOR gate. And a flip-flop for storing the internal state of the circuit.
  • the combination part is the external input line (PI), the pseudo external input line (PPI) that is the output line of the flip-flop, the external output line (PO), and the pseudo external output line (PPO) that is the input line of the flip-flop.
  • PI external input line
  • PPI pseudo external input line
  • PO external output line
  • PPO pseudo external output line
  • the input to the combination part consists of those given directly from the external input line and those given via the pseudo external input line.
  • the output from the combination part consists of what appears directly on the external output line and what appears on the pseudo external output line.
  • the external input line and the pseudo external input line force of the combination part are applied.
  • the required test vector is applied, and the external output line and the pseudo external output line force of the combination part are tested. Need to be observed.
  • One test vector consists of bits corresponding to external input lines and pseudo external input lines.
  • One test response consists of bits corresponding to the external output line and pseudo external output line.
  • Scan design is a main method for solving the problems of controllability and observability in the test of the combination part. Scan design is the replacement of flip-flops with scan flip-flops and using them to form one or more scan chains. The operation of the scan flip-flop is controlled by the scan enable (SE) signal.
  • SE scan enable
  • the scan enable signal (SE) when the scan enable signal (SE) has a logical value of 0, it operates in the same way as a normal flip-flop. As a result, when a clock pulse is applied, the output value of the scan flip-flop is the combined partial force value. Updated.
  • the scan enable signal (SE) when the scan enable signal (SE) is logical 1, it forms one shift register with other scan flip-flops in the same scan chain. As a result, when a clock pulse is applied, externally, As new values are shifted into the scan flip-flops, the values present in the scan flip-flops are shifted out.
  • scan flip-flops in the same scan chain share the same scan enable (SE) signal, but the scan enable (SE) signals in different scan chains may be the same or different.
  • the test of the thread-joining portion of the scan-designed semiconductor logic circuit device is performed by repeating the shift operation and the capture operation.
  • the shift operation is performed in a shift mode in which the scan enable (SE) signal is set to a logical value “1”.
  • shift mode one or more clock pulses are applied, which results in one or more new values from the outside being shifted into the scan flip-flops in the scan chain.
  • one or more values that existed in the scan flip-flop in the scan chain are shifted out.
  • the capture operation is performed in a capture mode in which the scan enable (SE) signal is set to logic 0. In the capture mode, all the scan flip-flops in one scan chain are given one clock pulse at the same time. As a result, the values of the pseudo external output lines in the combination part are all set to the scan flip-flops. Is taken in.
  • the shift operation is used for applying a test vector to a combination part via a pseudo external input line and observing a combination partial force test response via a pseudo external output line.
  • the capture operation converts the test response of the combination part to the scan flip-flop. Used to capture. By repeating the shift operation and the capture operation for all test vectors, the combination part can be tested. Such a test method is called a scan test method.
  • the test vector is applied to the combination part directly from an external input and by a shift operation.
  • Any logical value can be set in any scan flip-flop by the shift operation, which solves the problem of controllability of the pseudo external input line.
  • the observation of the combined partial force test response has a part that is performed directly from an external output and a part that is performed by a shift operation. Since the output value of any scan flip-flop can be observed by the shift operation, the problem of observability of the pseudo-outlet input line is solved.
  • an automatic test pattern generation (ATPG) program it is sufficient to obtain test vectors and expected test responses for the combined parts using an automatic test pattern generation (ATPG) program.
  • the power consumption during testing is much greater than during normal operation.
  • the semiconductor logic circuit device is composed of a CMOS circuit
  • the power consumption includes static power consumption due to leakage current and dynamic power consumption due to switching operations of logic gates and flip-flops.
  • the latter dynamic power consumption includes shift power consumption during a shift operation and capture power consumption during a capture operation.
  • the number of clock pulses given during a shift operation is generally large.
  • the shift power consumption increases, and excessive heat generation may occur.
  • the semiconductor logic circuit device may be damaged.
  • the number of clock pulses required for capture operation is generally one per scan chain. Therefore, heat generation due to capture power consumption is not a problem.
  • the capture mode when the test response of the combination part appearing on the pseudo external output line is taken into the scan flip-flop, the test If the response value differs from the current value of the scan flip-flop, the output value of the corresponding scan flip-flop changes. If the number of output change scan flip-flops is large, the power supply voltage temporarily decreases due to the switching operation of the logic gate and the scan flip-flop. This phenomenon is also called IR (I: current, R: resistance) drop phenomenon.
  • the circuit may malfunction due to the IR drop phenomenon, and an incorrect test response value may be captured in the scan flip-flop.
  • a semiconductor logic circuit device that can normally operate normally is erroneously tested as a defective product during testing.
  • the yield decreases.
  • the semiconductor logic circuit device becomes very large, ultraminiaturized, and has a low power supply voltage, the yield drop due to an erroneous test is remarkable. Therefore, it is necessary to reduce capture power consumption.
  • a test cube that is an input vector having unspecified bits (hereinafter also referred to as X bits) often appears in the process of generating a test vector by an ATPG program. If a set of test vectors without X bits is given, some bits of some test vectors can be converted to X bits without changing the failure detection rate of the set. In other words, a test cube can be obtained by an X-bit extraction program.
  • the reason for the existence of the test cube is often sufficient to set the logical values required for some bits in the external input line and pseudo external input line in order to detect one target fault in the combination part. Because. Setting the remaining bits to 0 or 1 does not affect the detection of the target fault, so such a bit becomes an X bit for the target fault.
  • Test cubes with X bits do not have X bits! /, Generate test vectors It is an intermediate that appears in the process. For this reason, it is necessary to embed a logical value (0 or 1) in the X bit of the test cube in some way, and there are algorithm embedding method, merge embedding method, and random embedding method.
  • a logical value (0 or 1) optimum for the purpose in the X bit in the test cube is determined by the algorithm and embedded.
  • Such algorithms are often implemented in ATPG programs.
  • the algorithm embedding method is used for the operation of reducing the total number of test vectors, which is called dynamic compression (Ref: Non-Patent Documents 1 and 2), or the operation of reducing shift power consumption (Ref: Non-Patent Document 3).
  • the random embedding method 0 or 1 is randomly embedded in the X bit in the test cube. This random embedding method is often applied to X bits remaining after the algorithm embedding method or the merge embedding method. This random embedding method is also used for the operation of reducing the total number of test vectors called dynamic compression (Reference: Non-Patent Document 6) or the operation of reducing shift power consumption (Reference: Non-Patent Document 7).
  • Non-Patent Document 2 X. Lin, J. Rajski, I. Pomeranz, SM Reddy, "On Static Test Compaction and Test Pattern Ordering for Scan Designs", Proc. Intl. Test Conf., Pp. 1088-1097, 2001 .
  • Non-Patent Document 3 S. Kajihara, K. Isnida, and K. Miyase, "Test Vector Modification for Power Reduction during Scan Testing, Proc. VLSI Test Symp., Pp. 160-165, 2002.
  • Patent Document 4 M. Abramovici, M. Breuer, and A. Friedman, Digital Systems Testing and Testable Design, Computer Science Press, 1990.
  • Non-Patent Document 5 R. Sankaralingam, R. Oruganti, and N. Touba, 'Static Compaction Techniques to Control Scan Vector Power Dissipation ", Proc. VLSI Test Symp., Pp. 3 5-40, 2000.
  • Patent Literature 6 M. Abramovici, M. Breuer, and A. Friedman, Digital Systems Testing and Testable Design, Computer Science Press, 1990.
  • Non-Patent Document 7 R. Sankaralingam, R. Oruganti, and N. Touba, 'Static Compaction Techniques to Control Scan Vector Power Dissipation ", Proc. VLSI Test Symp., Pp. 3 5-40, 2000.
  • the algorithm embedding method, merge embedding method, and random embedding method for embedding 0 or 1 in the X bit of the test cube described above are aimed at reducing the total number of test vectors or reducing the shift power consumption. There is a problem that a false test due to an increase in capture power consumption cannot be avoided, and as a result, the yield of the semiconductor logic circuit device decreases.
  • an object of the present invention is to reduce the number of output change scan flip-flops during capture operation, thereby reducing capture power consumption and, as a result, a test method and test for a semiconductor logic circuit device that avoids erroneous tests. To provide a program. Means for solving the problem
  • the present invention provides an external input line, a pseudo external input line, a combination part having an external output line and a pseudo external output line, and a pseudo external output line and a pseudo external input line.
  • a test method of a semiconductor logic circuit device comprising scan flip-flops forming a scan chain connected between them, the logic of corresponding bits of a pseudo external input line and a pseudo external output line for one test cube
  • the test cube containing the X bit is converted to a test vector that does not contain the X bit.
  • FIG. 1 is a block circuit diagram showing an embodiment of a semiconductor logic circuit device according to the present invention.
  • FIG. 2 is a flowchart of processing for converting a test cube including X bits into a test vector not including X bits for the test of the semiconductor logic circuit device of FIG.
  • FIG. 3 is a table showing the case type of step 202 in FIG.
  • FIG. 4 is a diagram showing a case type of step 202 in FIG. 2.
  • FIG. 5 is a diagram for explaining step 205 in FIG. 2.
  • FIG. 6 is a diagram for explaining steps 207 and 209 in FIG. 2.
  • FIG. 7 is a table explaining bit pair types in step 210 of FIG.
  • FIG. 8 is a diagram illustrating steps 216 and 218 in FIG. 2.
  • FIG. 1 is a block circuit diagram showing an embodiment of a semiconductor logic circuit device according to the present invention.
  • the semiconductor logic circuit device of FIG. 1 includes an AND (AND) gate, an OR (OR) gate, and a NAND (N It consists of a combination part 11 composed of logic elements such as AND) gates and NOR gates, and scan flip-flops 12-1, 1, 2, 2,.
  • the combination portion 11 includes an external input line PI, a scan flip-flop 12—1, 12-2,..., 1 2—n output lines of a pseudo external input line PPI, an external output line PO, and a scan Flip-flops 12—1, 12-2,..., 12—n have pseudo external output lines PPO which are input lines.
  • the number of bits of the external input line PI and the number of bits of the external output line PO are not necessarily the same.
  • the number of bits of the pseudo external input line PPI and the number of bits of the pseudo external output line PPO are always the same.
  • each scan flip-flop 12—1, 12-2,..., 12—n the first input (lower input) terminal is used for the shift mode, while the second input (upper input) ) Terminal is used for capture mode.
  • the first input terminals of the scan flip-flops 12-1, 12-2,..., 12-n are selected when the scan enable (SE) signal has a logical value of 1, while the second The input terminal is selected when the scan enable (SE) signal is a logical 0.
  • the first input terminal of the scan flip-flop 12-1 is connected to the scan-in terminal SI
  • the output terminal of the scan flip-flop 12-n is connected to the scan-out terminal SO.
  • the present invention is not limited to the case where there is only one scan chain, but can also be applied to cases where there are multiple scan chains.
  • the SE signal is set to a logical value 1, and as a result, the scan flip-flops 12-1, 1, 2, 2,. Read. Therefore, the scan-in terminal SI, the scan flip-flop 12—1, the scan flip-flop 12—2,..., The scan flip-flop 12—n and the scan-out terminal SO are connected, and the scan-in terminal SI and the scan-out terminal SO are connected.
  • the scan chain SC is established during At this time, the scan flip-flops 12—1, 12-2,..., 12—n operate as shift registers by the clock pulse of the clock CLK, and the test response corresponding to the new test vector shiftin and the previous test vector. Is shifted out.
  • test cube is generated by the ATPG program or X-bit extraction program.
  • the test cube is an input vector corresponding to the external input line PI and the pseudo external input line PPI and includes X bits.
  • the external output line PO and the pseudo external output line PPO of the test cube also include the X bit.
  • the routine in Figure 2 converts a test cube containing X bits into a test vector containing X bits.
  • step 201 a test cube including X bits obtained by an ATPG program or an X bit extraction program is provided.
  • step 202 the case type is determined.
  • Case type 1 As shown in Fig. 4 (A), the X-bit does not exist in the pseudo external input line PPI and pseudo external output line PPO.
  • Case type 2 As shown in Fig. 4B, at least one X bit exists in the pseudo external input line PPI and no X bit exists in the pseudo external output line PPO.
  • Case type 3 As shown in Fig. 4 (C), there is no X bit in the pseudo external input line PPI and there is at least one X bit in the pseudo external output line PPO.
  • Case type 4 As shown in FIG. 4D, the pseudo external input line PPI has at least one X bit and the pseudo external output line PPO has at least one X bit.
  • step 203 For case type 1, proceed to step 203.
  • step 203 the number of output change scan flip-flops cannot be reduced, but since it is a test cube, there is always an X bit on the external input line PI as shown in FIG. As a result, the external output line PO There may also be X bits.
  • step 203 0 or 1 is embedded in all X bits of the external input line PI for the purpose of reducing the number of test vectors and shift power consumption. As a result, in step 204, a test vector not including X is obtained.
  • step 205 the process proceeds to step 205, and the logical values of the bits of the pseudo external output line PPO respectively corresponding to all the X bits of the pseudo external input line PPI are assigned.
  • the logical value 0 of the bit e of the pseudo external output line PPO corresponding to the X bit a of the pseudo external input line PPI is assigned, and it corresponds to the X bit c of the pseudo external input line PPI.
  • the process proceeds to step 206, and the target X bit is selected.
  • this first justification operation first, it is determined whether the number of X-bit powers of the pseudo external output line PPO is two or more. If there is only one X bit, that X bit is the target X bit. If there are two or more X bits, first select which X bit is to be processed, and select the selected X bit as the target X bit. In general, X bits are selected in descending order of success rate of processing of the first justification operation in the next step 207.
  • step 207 a first justification operation is performed. That is, as shown in (A) of Fig. 6, the X bit in the test cube so that the logical value V (for example, 0) of the bit of the pseudo external input line PPI corresponding to the target X bit appears in the target X bit. If the assignment is successful as a result, the process proceeds to step 219 via step 208.
  • step 208 the process proceeds from step 208 to step 209 to perform the second justification operation. That is, as shown in (B) of FIG. 6, the X bit in the test cube is such that a logical value P (for example, 1) opposite to the logical value V appears in the target X bit. The process of assigning necessary logical values to the target is performed. Then go to step 219.
  • P for example, 1
  • FIG. 6 will be briefly described.
  • the X bit g of the pseudo external output line PPO is the target X bit.
  • the X bit in the test cube is such that the logical value 1 of c on the pseudo external input line PPI corresponding to the target X bit g appears in the target X bit g.
  • a logical value of 1 should be determined for a.
  • the logical value 1 is assigned to the X bit a in the test cube.
  • the second justification operation ((B) in FIG.
  • the opposite value 0 of the logical value 1 of c of the pseudo external input line PPI corresponding to the target X bit g appears in the target X bit g.
  • a logical value of 0 should be determined for X bit a in the test cube.
  • the logical value 0 is assigned to the X bit a in the test cube.
  • step 210 pay attention to each bit pair (ppi, ppo) of the pseudo external input line PPI and the pseudo external output line PPO, as shown in FIG. Determine type A, B, C, D.
  • Type A ppi, ppo !, shift is not X bit! /, State,
  • Type B ppi is X bit and ppo is X bit !, state,
  • Type C ppi is not X bit and ppo is X bit
  • Type D ppi and ppo are X bits
  • step 211 it is determined whether or not the type B bit pair number power is SO.
  • step 212 it is determined whether or not the number of type C bit pairs is zero.
  • the process proceeds to step 205, the assignment operation is performed for all of the type B bit pairs, and then the process proceeds to step 219.
  • step 213 one of the type C bit pairs is selected as the target bit pair and the first justification operation of step 207 is performed for it. If the first justification operation fails, the process proceeds from step 208 to step 209 to perform the second justification operation. Then go to step 219. If there is neither a type B bit pair nor a type C bit pair, the process proceeds to steps 214-218.
  • step 214 it is determined whether or not the number of bit pairs of type D. As a result, If there is no type B or type C bit pair and only a type D bit pair is present, go to step 215.
  • step 215 first, one of the type D bit pairs is selected as the target bit pair.
  • a bit pair that is likely to succeed in the first allocation Z justification operation in the next step 216 is selected as the target bit pair.
  • a first allocation Z justification operation including a sub 1 operation and a sub 2 operation is performed.
  • the logical value V for example, 0
  • the opposite logical value P for example, 1
  • the sub 2 operation assign a logical value V to the X bit ppi in the pseudo external input line of the target bit pair, and make the logical value V appear in the X bit ppo in the pseudo external output line of the target bit pair.
  • This sub 1 operation may fail because the required logical value cannot be set. If this sub 1 operation fails, the above processing is replaced from the logical value V to the logical value P, and the sub 2 operation is performed.
  • step 217 If the first allocation Z justification operation, such as the above-mentioned sub 1 operation and sub 2 operation, fails, the process proceeds from step 217 to step 218, and the second allocation consisting of sub 3 operation and sub 4 operation / Perform justification operation.
  • the logical value V is assigned to the X bit ppi in the pseudo external input line of the target bit vector, and the X in the pseudo external output line of the target bit pair is set. Determine the logical value required for the X bit of the test cube so that the logical value P appears in bit ppo.
  • the logical value P is assigned to the X bit ppi in the pseudo external input line of the target bit pair in the sub 4 operation, and the X bit in the pseudo external output line of the target bit pair.
  • the logical value required for the X bit of the test cube is determined so that the logical value V appears in ppo.
  • step 219 a logical simulation is performed to determine a logical value for some or all of the X bits existing in the external output line PO and the pseudo external output line PPO. Then return to step 202.
  • FIG. 2 described above is stored in a storage medium as a program.
  • the storage medium is a non-volatile memory such as ROM, it is incorporated in advance, and if the storage medium is a volatile memory such as RAM, data is written as necessary.

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Description

明 細 書
半導体論理回路装置のテスト方法及びテストプログラム
技術分野
[0001] 本発明は半導体論理回路装置のテスト方法及びテストプログラムに関する。
背景技術
[0002] 半導体論理回路装置は、設計、製造、テストの三段階を経て出荷される。ここで、テ ストとは、製造された半導体論理回路装置に対してテストベクトルを印加し、半導体論 理回路装置よりテスト応答を観測し、それを期待テスト応答と比較して良品、不良品 の判別を行う。その良品率を歩留りと呼び、歩留りは半導体論理回路装置の品質、 信頼性及び製造コストを大きく左右する。
[0003] 一般に、半導体論理回路装置 (主に順序回路）は、アンド (AND)ゲート、ナンド (N AND)ゲート、オア (OR)ゲート、ノア (NOR)ゲート等の論理素子力もなる組合せ部 分と、回路の内部状態を記憶するフリップフロップとよりなる。この場合、組合せ部分 は、外部入力線 (PI)、フリップフロップの出力線である擬似外部入力線 (PPI)、外部 出力線 (PO)、フリップフロップの入力線である擬似外部出力線 (PPO)を有する。組 合せ部分への入力は、外部入力線より直接与えられるものと、擬似外部入力線を介 して与えられるものからなる。また、組合せ部分からの出力は、外部出力線に直接現 れるものと、擬似外部出力線に現れるものからなる。
[0004] 半導体論理回路装置の組合せ部分をテストするために、組合せ部分の外部入力 線と擬似外部入力線力 所要のテストベクトルを印加し、組合せ部分の外部出力線と 擬似外部出力線力 テスト応答を観測する必要がある。 1つのテストベクトルは、外部 入力線と擬似外部入力線に対応するビットからなる。また、 1つのテスト応答は、外部 出力線と擬似外部出力線に対応するビットからなる。
[0005] しかし、半導体論理回路装置のフリップフロップの出力線 (擬似外部入力線)と入力 線 (擬似外部出力線)は一般に外部より直接アクセスできない。従って、組合せ部分 をテストするためには、擬似外部入力線の可制御性及び擬似外部出力線の可観測 '性に問題がある。 [0006] 上述の組合せ部分のテストにおける可制御性及び可観測性の問題を解決する主 な手法として、スキャン設計がある。スキャン設計とは、フリップフロップをスキャンフリ ップフ口ップに置き換えた上で、それらを用いて 1本または複数本のスキャンチェーン を形成することである。スキャンフリップフロップの動作はスキャンィネーブル (SE)信 号で制御される。例えば、スキャンィネーブル信号（SE)が論理値 0のとき、通常のフ リップフロップと同じ動作をし、この結果、クロックパルスが与えられると、組合せ部分 力 の値でスキャンフリップフロップの出力値が更新される。他方、スキャンイネーブ ル信号（SE)が論理値 1のとき、同じスキャンチェーンにある他のスキャンフリップフロ ップと 1つのシフトレジスタを形成し、この結果、クロックパルスが与えられると、外部か ら新しい値がスキャンフリップフロップにシフトインされると同時に、スキャンフリップフ 口ップに存在していた値が外部へシフトアウトされる。一般に、同じスキャンチェーン にあるスキャンフリップフロップは同一のスキャンィネーブル（SE)信号を共有するが 、異なるスキャンチェーンのスキャンィネーブル（SE)信号は同一の場合もあれば異 なる場合ちある。
[0007] スキャン設計された半導体論理回路装置の糸且合せ部分のテストはシフト動作とキヤ プチヤ動作を繰り返すことによって行われる。シフト動作は、スキャンィネーブル（SE) 信号が論理値 1にされているシフトモードで行われる。シフトモードにおいては、 1つ または複数のクロックパルスが与えられ、この結果、外部から 1つまたは複数の新しい 値がスキャンチェーン内のスキャンフリップフロップにシフトインされる。また、それと同 時に、そのスキャンチェーン内のスキャンフリップフロップに存在していた 1つまたは 複数の値が外部へシフトアウトされる。キヤプチャ動作は、スキャンィネーブル（SE) 信号が論理値 0にされて ヽるキヤプチャモードで行われる。キヤプチャモードにお ヽ ては、 1つのスキャンチェーンにあるすベてのスキャンフリップフロップに同時に 1つの クロックパルスが与えられ、この結果、組合せ部分の擬似外部出力線の値がすべて のスキャンフリップフロップに取り込まれる。
[0008] シフト動作は、擬似外部入力線を介して組合せ部分へテストベクトルを印加するた めと、擬似外部出力線を介して組合せ部分力 テスト応答を観測するために用いら れる。また、キヤプチャ動作は、組合せ部分のテスト応答をスキャンフリップフロップに 取り込むために用いられる。すべてのテストベクトルに対して、シフト動作とキヤプチャ 動作を繰り返すことによって、組合せ部分をテストすることができる。このようなテスト 方式はスキャンテスト方式と 、う。
[0009] スキャンテスト方式では、組合せ部分へのテストベクトルの印加は、外部入力から直 接行われる部分と、シフト操作によって行われる部分とがある。シフト操作によって、 任意の論理値を任意のスキャンフリップフロップに設定することができるので、擬似外 部入力線の可制御性の問題が解決される。組合せ部分力 のテスト応答の観測は、 外部出力から直接行われる部分と、シフト操作によって行われる部分とがある。シフト 操作によって、任意のスキャンフリップフロップの出力値を観測することができるため、 擬似出部入力線の可観測性の問題が解決される。このように、スキャンテスト方式に お!ヽては、組合せ部分に対して自動テストパターン生成 (ATPG)プログラムを用い てテストベクトル及び期待テスト応答を求めるだけで十分である。
[0010] 上述のスキャンテスト方式が有効性を有しているにもかかわらず、通常動作時よりテ スト時の消費電力が非常に大きいという問題点が存在する。たとえば、半導体論理回 路装置が CMOS回路で構成されていれば、消費電力としては、漏れ電流による静的 消費電力と、論理ゲートやフリップフロップのスイッチング動作による動的消費電力と がある。さらに、後者の動的消費電力は、シフト操作時におけるシフト消費電力と、キ ャプチヤ動作時におけるキヤプチャ消費電力とがある。
[0011] 1つのテストベクトルに対して、シフト操作時の与えられるクロックパルスの数は一般 に多い。例えば、あるスキャンチェーン内のすべてのスキャンフリップフロップに新し い値を設定するために、最大の場合にスキャンフリップフロップ個数分のクロックパル スを与える必要がある。このため、シフト消費電力が大きくなり、過度な発熱を引き起 こすことがある。それによつて、半導体論理回路装置を損壊する恐れがある。シフト消 費電力の低減手法が盛んに研究されている。
[0012] 一方、 1つのテストベクトルに対して、キヤプチャ動作時の必要なクロックパルスの数 は一般に 1つのスキャンチェーンにっき 1つである。そのため、キヤプチャ消費電力に よる発熱は問題にならない。しかし、キヤプチャモードにおいて、擬似外部出力線に 現れる組合せ部分のテスト応答がスキャンフリップフロップに取り込まれるとき、テスト 応答値とスキャンフリップフロップの現在値が異なれば、対応するスキャンフリップフロ ップの出力値が変化する。このような出力変化スキャンフリップフロップの数が多けれ ば、論理ゲートとスキャンフリップフロップのスイッチング動作によって、電源電圧が一 時的に低下する。この現象は IR (I :電流、 R:抵抗)ドロップ現象とも呼ばれる。 IRドロ ップ現象により回路が誤動作し、誤ったテスト応答値がスキャンフリップフロップに取り 込まれることがある。これによつて、通常時には正常に動作できる半導体論理回路装 置は、テスト時に不良品として判定されてしまうという誤テストが発生する。その結果と して、歩留りが低下する。特に、半導体論理回路装置が超大規模化、超微細化、低 電源電圧化した場合、誤テストによる歩留り低下は顕著である。従って、キヤプチャ消 費電力の低減が必要である。
[0013] テスト時に単一クロック信号を用いる場合には、クロックゲーティング手法を用いて キヤプチャ消費電力を削減することができるが、半導体論理回路装置の物理設計へ の影響が大きい。また、テスト時に多重クロック信号を用いる場合には、ワンホット手 法もしくは多重クロック手法でキヤプチャ消費電力を削減することができる力 前者は テストデータ量が著しく増大し、後者はテストベクトル生成に膨大なメモリ消費が必要 になるなど ATPGへの負担が大きい。従って、キヤプチャ消費電力の低減において は、物理設計への影響、テストデータ量の増カロ、及び ATPGへの負担が小さい手法 が望ましい。
[0014] 他方、未指定ビット（以下、 Xビットとも言う）を有する入力ベクトルであるテストキュー ブは ATPGプログラムによるテストベクトルの生成過程で現れることが多い。また、 X ビットを有しないテストベクトルの集合が与えられる場合、その集合の故障検出率を 変えずに、一部のテストベクトルの一部ビットを Xビットに変換することができる。つまり 、 Xビット抽出プログラムによってテストキューブを得ることもできる。テストキューブが 存在する原因は、組合せ部分内の 1つの対象故障を検出するために、外部入力線と 擬似外部入力線における一部のビットに必要な論理値を設定すれば十分であること が多いからである。その残りのビットに 0を設定しても 1を設定しても、その対象故障の 検出に影響を与えないため、そのようなビットはその対象故障にとって Xビットになる。
[0015] Xビットを有するテストキューブはあくまで Xビットを有しな!/、テストベクトルを生成す る過程で現れる中間物である。このため、テストキューブの Xビットに最終的には論理 値 (0または 1)を何らかの方法で埋め込む必要があり、その方法としては、ァルゴリズ ム埋め込み方法、マージ埋め込み方法、ランダム埋め込み方法がある。
[0016] アルゴリズム埋め込み方法では、テストキューブ中の Xビットにある目的に最適な論 理値（0または 1)をアルゴリズムによって決定して埋め込む。このようなアルゴリズムは ATPGプログラムに実装されていることが多い。アルゴリズム埋め込み方法は動的圧 縮と呼ばれるテストベクトルの総数の低減動作 (参照：非特許文献 1、 2)あるいはシフ ト消費電力の低減動作 (参照：非特許文献 3)のために用いられる。
[0017] マージ埋め込み方法では、あるテストキューブを他のテストキューブとマージするこ とを前提として、両テストキューブの対応ビットが同じ論理値となるように、 Xビットに 0 あるいは 1を埋め込む。例えば、テストキューブ 1X0とテストキューブ 1 IXをマージす るために、テストキューブ 1X0の Xビットに 1を埋め込み、テストキューブ 1 IXの Xビット に 0を埋め込む。このマージ埋め込み方法は静的圧縮と呼ばれるテストベクトルの総 数の低減動作 (参照：非特許文献 4)ある ヽはシフト消費電力の低減動作 (参照：非特 許文献 5)のために用いられる。
[0018] ランダム埋め込み方法では、テストキューブにある Xビットに 0あるいは 1をランダム に埋め込む。このランダム埋め込み方法は、アルゴリズム埋め込み方法あるいはマー ジ埋め込み方法を行った後に残存している Xビットを対象に行われることが多い。こ のランダム埋め込み方法も動的圧縮と呼ばれるテストベクトルの総数の低減動作 (参 照：非特許文献 6)あるいはシフト消費電力の低減動作 (参照：非特許文献 7)のため に用いられる。
[0019] ^^特 S千文献 1 : M. Abramovici, M. Breuer, and A. Friedman, Digital systems Testing and Testable Design, Computer Science Press, 1990.
非特許文献 2 : X. Lin, J. Rajski, I. Pomeranz, S. M. Reddy, "On Static Test Compac tion and Test Pattern Ordering for Scan Designs", Proc. Intl. Test Conf., pp. 1088- 1097, 2001.
非特許文献 3 : S. Kajihara, K. Isnida, and K. Miyase, "Test Vector Modification for Power Reduction during Scan Testing , Proc. VLSI Test Symp., pp. 160—165, 2002. 特許文献 4 : M. Abramovici, M. Breuer, and A. Friedman, Digital Systems Testing and Testable Design, Computer Science Press, 1990.
非特許文献 5 : R. Sankaralingam, R. Oruganti, and N. Touba, 'Static Compaction Te chniques to Control Scan Vector Power Dissipation", Proc. VLSI Test Symp., pp. 3 5-40, 2000.
^^特許文献 6 : M. Abramovici, M. Breuer, and A. Friedman, Digital Systems Testing and Testable Design, Computer Science Press, 1990.
非特許文献 7 : R. Sankaralingam, R. Oruganti, and N. Touba, 'Static Compaction Te chniques to Control Scan Vector Power Dissipation", Proc. VLSI Test Symp., pp. 3 5-40, 2000.
発明の開示
発明が解決しょうとする課題
[0020] しかしながら、上述のテストキューブの Xビットに 0あるいは 1を埋め込むアルゴリズム 埋め込み方法、マージ埋め込み方法及びランダム埋め込み方法のいずれも、テスト ベクトルの総数の低減もしくはシフト消費電力の低減を目的としており、キヤプチャ消 費電力の増大による誤テストを回避できず、この結果、半導体論理回路装置の歩留 りが低下するという課題がある。
[0021] そこで、本発明の目的は、キヤプチャ動作時の出力変化スキャンフリップフロップの 数を少なくすることによってキヤプチャ消費電力を削減し、結果として誤テストを回避 する半導体論理回路装置のテスト方法及びテストプログラムを提供することにある。 課題を解決するための手段
[0022] 上述の目的を達成するために本発明は、外部入力線、擬似外部入力線、外部出 力線及び擬似外部出力線を有する組合せ部分と、擬似外部出力線と擬似外部入力 線との間に接続された、スキャンチェーンを形成しているスキャンフリップフロップとを 具備する半導体論理回路装置のテスト方法において、 1つのテストキューブに対し、 擬似外部入力線と擬似外部出力線の対応ビットの論理値の不一致数が少なくなるよ うにテストキューブ内の Xビットに 0あるいは 1を埋込むことにより、 Xビットを含むテスト キューブを Xビットを含まないテストベクトルに変換するものである。 発明の効果
[0023] 本発明によれば、キヤプチャ動作時における出力変ィ匕スキャンフリップフロップの数 が減少するので、キヤプチャ消費電力を低減でき、従って、 IRドロップによる電源電 圧低下に起因する誤テストを回避できる。
図面の簡単な説明
[0024] [図 1]本発明に係る半導体論理回路装置の一実施の形態を示すブロック回路図であ る。
[図 2]図 1の半導体論理回路装置のテストのために、 Xビットを含むテストキューブを X ビットを含まないテストベクトルへ変換する処理のフローチャートである。
[図 3]図 2のステップ 202のケースタイプを示す表である。
[図 4]図 2のステップ 202のケースタイプを示す図である。
[図 5]図 2のステップ 205を説明する図である。
[図 6]図 2のステップ 207、 209を説明する図である。
[図 7]図 2のステップ 210におけるビットペアタイプを説明する表である。
[図 8]図 2のステップ 216、 218を説明する図である。
符号の説明
[0025] 11 :組合せ部分
12- 1, 12- 2, · ··, 12— n:スキャンフリップフロップ
PI :外部入力線
PPI :擬似外部入力線
PO :外部出力線
PPO :擬似外部出力線
SC :スキャンチェーン
発明を実施するための最良の形態
[0026] 図 1は本発明に係る半導体論理回路装置の一実施の形態を示すブロック回路図で ある。
[0027] 図 1の半導体論理回路装置は、アンド (AND)ゲート、オア (OR)ゲート、ナンド (N AND)ゲート、ノア (NOR)ゲート等の論理素子よりなる組合せ部分 11、及びスキヤ ンフリップフロップ 12— 1, 12- 2, · ··, 12— nよりなる。
[0028] 組合せ部分 11は、外部入力線 PI、スキャンフリップフロップ 12— 1, 12- 2, · ··, 1 2— nの出力線である擬似外部入力線 PPI、外部出力線 PO、及びスキャンフリップフ ロップ 12— 1, 12- 2, · ··, 12— nの入力線である擬似外部出力線 PPOを有する。 尚、外部入力線 PIのビット数と外部出力線 POのビット数とは必ずしも同一ではない 力 擬似外部入力線 PPIのビット数と擬似外部出力線 PPOのビット数とは必ず同一 である。
[0029] 各スキャンフリップフロップ 12— 1, 12- 2, · ··, 12— nにおいて、第 1の入力（下側 入力）端子はシフトモードに用いられ、他方、第 2の入力（上側入力）端子はキヤプチ ャモードに用いられる。このため、スキャンフリップフロップ 12—1, 12- 2, · ··, 12- nの第 1の入力端子はスキャンィネーブル (SE)信号が論理値 1のときに選択され、他 方、第 2の入力端子はスキャンィネーブル (SE)信号が論理値 0のときに選択される。 尚、スキャンフリップフロップ 12— 1の第 1の入力端子はスキャンイン端子 SIに接続さ れ、スキャンフリップフロップ 12— nの出力端子はスキャンアウト端子 SOに接続されて いる力 本発明はこのようなスキャンチェーンが一本のみである場合に限定されるも のではなぐスキャンチェーンが複数本ある場合にも適用できる。
[0030] すなわち、シフトモードにおいては、 SE信号が論理値 1に設定され、この結果、スキ ヤンフリップフロップ 12— 1, 12- 2, · ··, 12— nは下側入力端子力もデータを読み 込む。従って、スキャンイン端子 SI、スキャンフリップフロップ 12— 1、スキャンフリップ フロップ 12— 2、 · ··、スキャンフリップフロップ 12— n及びスキャンアウト端子 SOが接 続され、スキャンイン端子 SIとスキャンアウト端子 SOの間にスキャンチェーン SCが確 立する。このとき、スキャンフリップフロップ 12— 1, 12- 2, · ··, 12— nはクロック CLK のクロックパルスによってシフトレジスタとして動作し、新しいテストベクトルのシフトィ ンと前のテストベクトルに対応するテスト応答のシフトアウトが行われる。
[0031] 他方、キヤプチャモードにお ヽては、 SE信号が論理値 0に設定され、この結果、ク ロック CLKにクロックパルスが与えられると、組合せ部分 11の擬似外部出力線 PPO にある論理値がスキャンフリップフロップ 12—1, 12- 2, · ··, 12— nに一斉に取り込 まれる。
[0032] 図 1の半導体論理回路装置に対して、テストキューブ内の Xビットに 0あるいは 1を埋 込むことにより、 Xビットを含むテストキューブを Xビットを含まな 、テストベクトルに変 換する過程を図 2が示している。尚、テストキューブは ATPGプログラムまたは Xビット 抽出プログラムによって生成されるものとする。ここで、テストキューブとは外部入力線 PI及び擬似外部入力線 PPIに対応する入力ベクトルで Xビットを含むものである。こ の場合、テストキューブの外部入力線 PI及び擬似外部入力線 PPIに Xビットを含む結 果、テストキューブの外部出力線 PO及び擬似外部出力線 PPOにも Xビットを含むこ とになる。言い換えると、テストキューブの外部入力線 PI及び擬似外部入力線 PPIの Xビットがなくなれば、外部出力線 PO及び擬似外部出力線 PPOの Xビットも自動的 になくなる。このように、図 2のルーチンは Xビットを含むテストキューブを Xビットを含 まな 、テストベクトルに変換する。
[0033] 始めに、ステップ 201において、 ATPGプログラムまたは Xビット抽出プログラムによ つて得られた、 Xビットを含むテストキューブが付与される。
[0034] 次に、ステップ 202において、ケースタイプを判別する。ここで、ケースタイプは図 3 に示すごとく 4通り存在する。すなわち、
ケースタイプ 1： 図 4の (A)に示すごとぐ擬似外部入力線 PPI及び擬似外部出力 線 PPOに Xビットが存在しな 、状態、
ケースタイプ 2 : 図 4の（B)に示すごとぐ擬似外部入力線 PPIに少なくとも 1つの X ビットが存在しかつ擬似外部出力線 PPOに Xビットが存在しない状態、
ケースタイプ 3： 図 4の（C)に示すごとぐ擬似外部入力線 PPIに Xビットが存在せ ずかつ擬似外部出力線 PPOに少なくとも 1つの Xビットが存在する状態、
ケースタイプ 4 : 図 4の（D)に示すごとぐ擬似外部入力線 PPIに少なくとも 1つの X ビットが存在しかつ擬似外部出力線 PPOに少なくとも 1つの Xビットが存在する状態、 である。
[0035] ケースタイプ 1の場合、ステップ 203〖こ進む。ステップ 203においては、出力変化ス キャンフリップフロップの数を減少できないが、テストキューブであるので、図 4の（A) に示すごとぐ外部入力線 PIに Xビットが必ず存在する。その結果、外部出力線 PO にも Xビットが存在する可能性がある。ステップ 203においては、テストベクトルの数や シフト消費電力を削減するなどの目的に、外部入力線 PIのすベての Xビットに 0もしく は 1を埋込む。この結果、ステップ 204において、 Xを含まないテストベクトルが得られ る。
[0036] ケースタイプ 2の場合、ステップ 205に進み、擬似外部入力線 PPIのすベての Xビッ トにそれぞれが対応する擬似外部出力線 PPOのビットの論理値を割当てる。例えば 、図 5に示すごとぐ擬似外部入力線 PPIの Xビット aに対応する擬似外部出力線 PP Oのビット eの論理値 0を割当て、また、擬似外部入力線 PPIの Xビット cに対応する擬 似外部出力線 PPOのビット gの論理値 1を割当てる。これにより、ビット aとビット eに対 応するスキャンフリップフロップの出力もビット dとビット hに対応するスキャンフリップフ 口ップの出力も、キヤプチャ動作時において変化しないことになる。その結果、キヤプ チヤ消費電力の少ない、 Xを含まないテストベクトルが得られる。次いで、ステップ 21 9に進む。
[0037] ケースタイプ 3の場合、ステップ 206に進み、対象 Xビットを選択する。この第 1の正 当化操作ではまず、擬似外部出力線 PPOの Xビット数力^つ力 2つ以上かを判別す る。 Xビットが 1つしかない場合、その Xビットを対象 Xビットとする。 Xビットが 2ビット以 上ある場合、まずどの Xビットを処理するかを選択して、選択された Xビットを対象 Xビ ットとする。一般に、次のステップ 207の第 1の正当化操作の処理の成功率が高い順 に Xビットを選択する。
[0038] 次に、ステップ 207においては、第 1の正当化操作を行う。すなわち、図 6の (A)に 示すように、対象 Xビットに対応する擬似外部入力線 PPIのビットの論理値 V (たとえ ば 0)が対象 Xビットに現れるように、テストキューブ内の Xビットに必要な論理値を割 当てる処理を行い、この結果、この割当てが成功した場合、ステップ 208を介してステ ップ 219に進む。
[0039] 他方、上述の第 1の正当化操作においては、必要な論理値の割当てができず失敗 する場合がある。この第 1の正当化操作が失敗した場合、ステップ 208からステップ 2 09に進み、第 2の正当化操作を行う。すなわち、図 6の（B)に示すように、論理値 Vと 反対の論理値 P (たとえば 1)が対象 Xビットに現れるように、テストキューブ内の Xビッ トに必要な論理値を割当てる処理を行う。次いで、ステップ 219に進む。
[0040] 図 6を簡単に説明する。図 6では、擬似外部出力線 PPOの Xビット gを対象 Xビットと する。第 1の正当化操作（図 6の (A) )では、対象 Xビット gに対応する擬似外部入力 線 PPIの cの論理値 1が対象 Xビット gに現れるように、テストキューブ内の Xビット aに論 理値 1を決定すればよいとする。この場合、テストキューブ内の Xビット aに論理値 1を 割当てる。他方、第 2の正当化操作（図 6の（B) )では、対象 Xビット gに対応する擬似 外部入力線 PPIの cの論理値 1の反対値 0が対象 Xビット gに現れるように、テストキュ ーブ内の Xビット aに論理値 0を決定すればよいとする。この場合、テストキューブ内の Xビット aに論理値 0を割当てる。
[0041] ケースタイプ 4の場合、まず、ステップ 210において、擬似外部入力線 PPI及び擬 似外部出力線 PPOの各ビットのペア (ppi, ppo)に着目し、次のごとく定義する図 7に 示すタイプ A, B, C, Dを判別する。
タイプ A： ppi, ppoの!、ずれも Xビットではな!/、状態、
タイプ B： ppiが Xビットでありかつ ppoが Xビットでな!、状態、
タイプ C： ppiが Xビットではなくかつ ppoが Xビットである状態、
タイプ D： ppiも ppoも Xビットである状態、
である。
[0042] タイプ Aのビットペアにつ!、ては何ら処理を行わな!/、。
[0043] ステップ 211にお!/、て、タイプ Bのビットペア数力 SOであるか否かを判別し、ステップ 212において、タイプ Cのビットペア数が 0であるか否かを判別する。この結果、タイプ Bのビットペアが存在するときには、ステップ 205に進み、タイプ Bのビットペアのすべ てに対して割当操作を行ってから、ステップ 219に進む。他方、タイプ Bのビットペア がなくタイプ Cのビットペアが存在するときには、ステップ 213に進み、タイプ Cのビット ペアの 1つを対象ビットペアに選択してそれに対してステップ 207の第 1の正当化操 作、第 1の正当化操作が失敗した場合にはステップ 208からステップ 209に進み、第 2の正当化操作を行う。その後、ステップ 219に進む。また、タイプ Bのビットペアもタ ィプ Cのビットペアも存在しないときには、ステップ 214〜218に進む。
[0044] ステップ 214においては、タイプ Dのビットペア数力^か否かを判別する。この結果、 タイプ B、タイプ Cのビットペアは存在せずタイプ Dのビットペアのみが存在するときに は、ステップ 215に進む。
[0045] ステップ 215では、まずタイプ Dのビットペアの 1つを対象ビットペアとして選択する 。一般に、次のステップ 216の第 1の割当 Z正当化操作が成功する可能性の高いビ ットペアを対象ビットペアに選択する。
[0046] ステップ 216においては、サブ 1操作、サブ 2操作よりなる第 1の割当 Z正当化操作 を行う。たとえば、図 8の (A)に示すごとぐサブ 1操作では、論理値 V (たとえば 0)を 用い、サブ 2操作ではその反対の論理値 P (たとえば 1)を用いる。まず、サブ 1操作に て、対象ビットペアの擬似外部入力線における Xビット ppiに論理値 Vの割当てを行 ヽ 、また、対象ビットペアの擬似外部出力線における Xビット ppoに論理値 Vが現れるよ うに、テストキューブの Xビットに必要な論理値を決定する。このサブ 1操作において、 必要な論理値の設定ができず失敗する場合がある。このサブ 1操作が失敗した場合 、上記の処理を論理値 Vから論理値 Pに置換してサブ 2操作を行う。
[0047] 上述のサブ 1操作、サブ 2操作カゝらなる第 1の割当 Z正当化操作が失敗した場合、 ステップ 217からステップ 218に進み、サブ 3操作、サブ 4操作よりなる第 2の割当/ 正当化操作を行う。たとえば、図 8の (B)に示すごとぐメイン操作では、対象ビットべ ァの擬似外部入力線における Xビット ppiに論理値 Vの割当てを行い、また、対象ビッ トペアの擬似外部出力線における Xビット ppoに論理値 Pが現れるように、テストキュ ーブの Xビットに必要な論理値を決定する。このサブ 3操作が失敗した場合、サブ 4 操作にお 1、て、対象ビットペアの擬似外部入力線における Xビット ppiに論理値 Pの 割当てを行い、また、対象ビットペアの擬似外部出力線における Xビット ppoに論理 値 Vが現れるように、テストキューブの Xビットに必要な論理値を決定する処理を行う。
[0048] ステップ 219では論理シミュレーションを行うことにより、外部出力線 PO及び擬似外 部出力線 PPOに存在する Xビットの一部もしくは全部に論理値が決まる。その後、ス テツプ 202に戻る。
[0049] 上述の図 2はプログラムとして記憶媒体に記憶される。例えば、記憶媒体が ROM 等の不揮発性メモリであれば予め組込まれ、記憶媒体が RAM等の揮発性メモリであ れば必要に応じて書込まれる。
ZM90C/900Zdf/X3d £1 9Ζ990Ϊ/900Ζ OAV

Claims

請求の範囲
[1] 外部入力線 (PI)、擬似外部入力線 (PPI)、外部出力線 (PO)、擬似外部出力線（ PPO)を有する組合せ部分（11)と、
前記擬似外部出力線と前記擬似外部入力線との間に接続された複数のスキャンフ リップフロップ（12— 1, 12-2, ···, 12— n)と
を具備する前記スキャンフリップフロップをシフトレジスタとして直列接続して少なくと も 1本のスキャンチェーン (SC)を確立するようにした半導体論理回路装置のテスト方 法において、
前記外部入力線及び前記擬似外部入力線にお!ヽて未指定ビット (X)を含むテスト キューブに対して、前記擬似外部入力線のビットと前記擬似外部出力線のビットとの 対応ビット間の不一致数が少なくなるように前記未指定ビットに 0あるいは 1を埋込む ことにより前記テストキューブを未指定ビットを含まないテストベクトルに変換する変換 工程
を具備することを特徴とする半導体論理回路装置のテスト方法。
[2] 前記変換工程は、
前記擬似外部入力線のビット及び前記擬似外部出力線のビットの状態を判別し、こ の結果、前記擬似外部入力線にも前記擬似外部出力線にも未指定ビットが存在しな い状態をケースタイプ 1とし、前記擬似外部入力線に少なくとも 1つの未指定ビットが 存在しかつ前記擬似外部出力線に未指定ビットが存在しない状態をケースタイプ 2と し、前記擬似外部入力線に未指定ビットが存在せずかつ前記擬似外部出力線に少 なくとも 1つの未指定ビットが存在する状態をケースタイプ 3とし、前記擬似外部入力 線に少なくとも 1つの未指定ビットが存在しかつ前記擬似外部出力線に少なくとも 1つ の未指定ビットが存在する状態をケースタイプ 4とするケースタイプ判別工程
を具備する請求項 1に記載の半導体論理回路装置のテスト方法。
[3] 前記変換工程は、
前記ケースタイプ判別工程で前記擬似外部入力線のビット及び前記擬似外部出力 線のビットの状態がケースタイプ 1と判別された場合に、前記外部入力線のすべての 未指定ビットに 0あるいは 1を埋め込む OZ1埋込み工程を具備し、 前記 OZl埋込み工程の後に前記変換工程が終了する請求項 2に記載の半導体 論理回路装置のテスト方法。
[4] 前記変換工程は、
前記ケースタイプ判別工程で前記擬似外部入力線のビット及び前記擬似外部出力 線のビットの状態がケースタイプ 2と判別された場合に前記擬似外部入力線のすべ ての未指定ビットに該未指定ビットが対応する前記擬似外部出力線のビットの論理 値を割当てる割当操作工程と、
該割当操作工程の後に論理シミュレーションを行うことにより前記外部出力線及び 前記擬似外部出力線に存在する全部の未指定ビットに 0ある ヽは 1が決定される論 理シミュレーション工程と
を具備し、
前記論理シミュレーション工程の後にケースタイプ判別工程に戻る請求項 2に記載 の半導体論理回路装置のテスト方法。
[5] 前記変換工程は、
前記ケースタイプ判別工程で前記擬似外部入力線のビット及び前記擬似外部出力 線のビットの状態がケースタイプ 3と判別された場合に前記擬似外部入力線の未指 定ビットの 1つを対象未指定ビットとして選択し該対象未指定ビットが対応する前記擬 似外部入力線のビットの論理値が該対象未指定ビットに現れるように前記外部入力 線の未指定ビットに 0ある 、は 1が決定される第 1の正当化操作工程と、
前記第 1の正当化操作工程が失敗した場合のみ該対象未指定ビットが対応する前 記擬似外部入力線のビットの論理値の反対値が該対象未指定ビットに現れるよう〖こ 前記外部入力線の未指定ビットに 0あるいは 1が決定される第 2の正当化操作工程と 前記第 1の正当化操作工程の成功後あるいは該第 1の正当化操作工程の失敗後 の前記第 2の正当化操作工程の後に論理シミュレーションを行うことにより前記外部 出力線及び前記擬似外部出力線に存在する一部もしくは全部の未指定ビットに 0あ るいは 1が決定される論理シミュレーション工程と
を具備し、 前記論理シミュレーション工程の後にケースタイプ判別工程に戻る請求項 2に記載 の半導体論理回路装置のテスト方法。
前記変換工程は、
前記ケースタイプ判別工程で前記擬似外部入力線のビット及び前記擬似外部出力 線のビットの状態がケースタイプ 4と判別された場合に、前記擬似外部入力線のビット ppi及び該ビット ppiに対応する前記擬似外部出力線のビット ppoからなるビットペア く ppi、 ppo >の状態を判別し、この結果、 ppi=0あるいは 1、 ppo = 0あるいは 1なら ばタイプ Aのビットペアとし、 ppi=未指定ビット、 ppo = 0あるいは 1ならばタイプ Bの ビットペアとし、 ppi=0あるいは 1、 ppo=未指定ビットならばタイプ Cのビットペアとし 、 ppi=未指定ビット， ppo =未指定ビットならばタイプ Dのビットペアとするビットペア タイプ判別工程と、
前記擬似外部入力線のビット及び前記擬似外部出力線のビットにおいて前記タイ プ Bのビットペアの数が 0でな!/、場合に、すべてのタイプ Bのビットペアの入力線側ビ ット ppiに、そのビットが対応する出力線側ビット ppoの論理値を割当てる割当操作ェ 程と、
前記擬似外部入力線のビット及び前記擬似外部出力線のビットにおいて前記タイ プ Bのビットペアの数力 SOでありかつ前記タイプ Cのビットペアの数力 SOでない場合に、 タイプ Cのビットペアの 1つを対象ビットペアとして選択し、該対象ビットペアの出力線 側ビット ppoに対応する該対象ビットペアの入力線側ビット ppiの論理値が該対象ビッ トペアの出力線側ビット ppoに現れるように前記外部入力線及び前記擬似外部入力 線の未指定ビットに 0ある 、は 1を決定する第 1の正当化操作工程と、
該第 1の正当化操作工程が失敗した場合のみ該対象ビットペアの出力線側ビット p poに対応する該対象ビットペアの入力線側ビット ppiの論理値の反対値が該対象ビッ トペアの出力線側ビット ppoに現れるように前記外部入力線及び前記擬似外部入力 線の未指定ビットに 0あるいは 1が決定される第 2の正当化操作工程と、
前記擬似外部入力線のビット及び前記擬似外部出力線のビットにおいて前記タイ プ Bのビットペアと前記タイプ Cのビットペアが存在せず前記タイプ Dのビットペアが存 在する場合に、該タイプ Dのビットペアの 1つを対象ビットペアとして選択し該対象ビ ットペアの入力線側ビット ppiと該対象ビットペアの出力線側ビット ppoに同一論理値 が現れるように該対象ビットペアの入力線側ビット ppiに論理値の割当てると共に、該 対象ビットペアの出力線側ビット ppoに論理値の正当化を行 ヽ、前記外部入力線や 前記擬似外部入力線の未指定ビットに 0あるいは 1が決定される第 1の割当 Z正当化 操作工程と、
該第 1の割当 Z正当化操作工程が失敗した場合のみ、該対象ビットペアの入力線 側ビット ppiと該対象ビットペアの出力線側ビット ppoに異なる論理値が現れるように該 対象ビットペアの入力線側ビット ppiに論理値の割当てると共に、該対象ビットペアの 出力線側ビット ppoに論理値の正当化を行 、、前記外部入力線及び前記擬似外部 入力線の未指定ビットに 0あるいは 1が決定される第 2の割当 Z正当化操作工程と、 前記割当操作工程、前記正当化操作工程、前記第 1もしくは第 2の割当 Z正当化 操作工程の後に論理シミュレーションを行うことにより前記外部出力線及び前記擬似 外部出力線に存在する一部もしくは全部の未指定ビットに 0あるいは 1が決定される 論理シミュレーション工程と
を具備し、
前記論理シミュレーション工程の後にケースタイプ判別工程に戻る請求項 2に記載 の半導体論理回路装置のテスト方法。
外部入力線 (PI)、擬似外部入力線 (PPI)、外部出力線 (PO)、擬似外部出力線（ PPO)を有する組合せ部分（11)と、
前記擬似外部出力線と前記擬似外部入力線との間に接続された複数のスキャンフ リップフロップ（12— 1, 12- 2, · · ·, 12— n)と
を具備する前記スキャンフリップフロップをシフトレジスタとして直列接続して少なくと も 1本のスキャンチェーン (SC)を確立するようにした半導体論理回路装置のテストプ ログラムにおいて、
前記外部入力線及び前記擬似外部入力線にお!ヽて未指定ビット (X)を含むテスト キューブに対して、前記擬似外部入力線のビットと前記擬似外部出力線のビットとの 対応ビット間の不一致数が少なくなるように前記未指定ビットに 0あるいは 1を埋込む ことにより前記テストキューブを未指定ビットを含まないテストベクトルに変換する変換 処理
をコンピュータに実行させるための半導体論理回路装置のテストプログラム。
[8] 前記変換処理は、
前記擬似外部入力線のビット及び前記擬似外部出力線のビットの状態を判別し、こ の結果、前記擬似外部入力線にも前記擬似外部出力線にも未指定ビットが存在しな い状態をケースタイプ 1とし、前記擬似外部入力線に少なくとも 1つの未指定ビットが 存在しかつ前記擬似外部出力線に未指定ビットが存在しない状態をケースタイプ 2と し、前記擬似外部入力線に未指定ビットが存在せずかつ前記擬似外部出力線に少 なくとも 1つの未指定ビットが存在する状態をケースタイプ 3とし、前記擬似外部入力 線に少なくとも 1つの未指定ビットが存在しかつ前記擬似外部出力線に少なくとも 1つ の未指定ビットが存在する状態をケースタイプ 4とするケースタイプ判別処理
を具備する請求項 7に記載の半導体論理回路装置のテストプログラム。
[9] 前記変換処理は、
前記ケースタイプ判別処理で前記擬似外部入力線のビット及び前記擬似外部出力 線のビットの状態がケースタイプ 1と判別された場合に、前記外部入力線のすべての 未指定ビットに 0あるいは 1を埋め込む OZ1埋込み処理を具備し、
前記 OZ1埋込み処理の後に前記変換処理が終了する請求項 8に記載の半導体 論理回路装置のテストプログラム。
[10] 前記変換処理は、
前記ケースタイプ判別処理で前記擬似外部入力線のビット及び前記擬似外部出力 線のビットの状態がケースタイプ 2と判別された場合に前記擬似外部入力線のすべ ての未指定ビットに該未指定ビットが対応する前記擬似外部出力線のビットの論理 値を割当てる割当操作処理と、
該割当操作処理の後に論理シミュレーションを行うことにより前記外部出力線及び 前記擬似外部出力線に存在する全部の未指定ビットに 0ある ヽは 1が決定される論 理シミュレーション処理と
を具備し、
前記論理シミュレーション処理の後にケースタイプ判別処理に戻る請求項 8に記載 の半導体論理回路装置のテストプログラム。
[11] 前記変換処理は、
前記ケースタイプ判別処理で前記擬似外部入力線のビット及び前記擬似外部出力 線のビットの状態がケースタイプ 3と判別された場合に前記擬似外部入力線の未指 定ビットの 1つを対象未指定ビットとして選択し該対象未指定ビットが対応する前記擬 似外部入力線のビットの論理値が該対象未指定ビットに現れるように前記外部入力 線の未指定ビットに 0ある 、は 1が決定される第 1の正当化操作処理と、
前記第 1の正当化操作処理が失敗した場合のみ該対象未指定ビットが対応する前 記擬似外部入力線のビットの論理値の反対値が該対象未指定ビットに現れるよう〖こ 前記外部入力線の未指定ビットに 0あるいは 1が決定される第 2の正当化操作処理と 前記第 1の正当化操作処理の成功後あるいは該第 1の正当化操作処理の失敗後 の前記第 2の正当化操作処理の後に論理シミュレーションを行うことにより前記外部 出力線及び前記擬似外部出力線に存在する一部もしくは全部の未指定ビットに 0あ るいは 1が決定される論理シミュレーション処理と
を具備し、
前記論理シミュレーション処理の後にケースタイプ判別処理に戻る請求項 8に記載 の半導体論理回路装置のテストプログラム。
[12] 前記変換処理は、
前記ケースタイプ判別処理で前記擬似外部入力線のビット及び前記擬似外部出力 線のビットの状態がケースタイプ 4と判別された場合に、前記擬似外部入力線のビット ppi及び該ビット ppiに対応する前記擬似外部出力線のビット ppoからなるビットペア く ppi、 ppo >の状態を判別し、この結果、 ppi=0あるいは 1、 ppo = 0あるいは 1なら ばタイプ Aのビットペアとし、 ppi=未指定ビット、 ppo = 0あるいは 1ならばタイプ Bの ビットペアとし、 ppi=0あるいは 1、 ppo=未指定ビットならばタイプ Cのビットペアとし 、 ppi=未指定ビット， ppo =未指定ビットならばタイプ Dのビットペアとするビットペア タイプ判別処理と、
前記擬似外部入力線のビット及び前記擬似外部出力線のビットにおいて前記タイ プ Bのビットペアの数が 0でな!/、場合に、すべてのタイプ Bのビットペアの入力線側ビ ット ppiに、そのビットが対応する出力線側ビット ppoの論理値を割当てる割当操作処 理と、
前記擬似外部入力線のビット及び前記擬似外部出力線のビットにおいて前記タイ プ Bのビットペアの数力 SOでありかつ前記タイプ Cのビットペアの数力 SOでない場合に、 タイプ Cのビットペアの 1つを対象ビットペアとして選択し、該対象ビットペアの出力線 側ビット ppoに対応する該対象ビットペアの入力線側ビット ppiの論理値が該対象ビッ トペアの出力線側ビット ppoに現れるように前記外部入力線及び前記擬似外部入力 線の未指定ビットに 0ある ヽは 1を決定する第 1の正当化操作処理と、
該第 1の正当化操作処理が失敗した場合のみ該対象ビットペアの出力線側ビット p poに対応する該対象ビットペアの入力線側ビット ppiの論理値の反対値が該対象ビッ トペアの出力線側ビット ppoに現れるように前記外部入力線及び前記擬似外部入力 線の未指定ビットに 0あるいは 1が決定される第 2の正当化操作処理と、
前記擬似外部入力線のビット及び前記擬似外部出力線のビットにおいて前記タイ プ Bのビットペアと前記タイプ Cのビットペアが存在せず前記タイプ Dのビットペアが存 在する場合に、該タイプ Dのビットペアの 1つを対象ビットペアとして選択し該対象ビ ットペアの入力線側ビット ppiと該対象ビットペアの出力線側ビット ppoに同一論理値 が現れるように該対象ビットペアの入力線側ビット ppiに論理値の割当てると共に、該 対象ビットペアの出力線側ビット ppoに論理値の正当化を行 ヽ、前記外部入力線や 前記擬似外部入力線の未指定ビットに 0あるいは 1が決定される第 1の割当 Z正当化 操作処理と、
該第 1の割当 Z正当化操作処理が失敗した場合のみ、該対象ビットペアの入力線 側ビット ppiと該対象ビットペアの出力線側ビット ppoに異なる論理値が現れるように該 対象ビットペアの入力線側ビット ppiに論理値の割当てると共に、該対象ビットペアの 出力線側ビット ppoに論理値の正当化を行 、、前記外部入力線及び前記擬似外部 入力線の未指定ビットに 0あるいは 1が決定される第 2の割当 Z正当化操作処理と、 前記割当操作処理、前記正当化操作処理、前記第 1もしくは第 2の割当 Z正当化 操作処理の後に論理シミュレーションを行うことにより前記外部出力線及び前記擬似 外部出力線に存在する一部もしくは全部の未指定ビットに 0あるいは 1が決定される 論理シミュレーション処理と
を具備し、
前記論理シミュレーション処理の後にケースタイプ判別処理に戻る請求項 8に記載 の半導体論理回路装置のテストプログラム。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009051193A1 (ja) * 2007-10-19 2009-04-23 Kyushu Institute Of Technology 論理値決定方法及び論理値決定プログラム
WO2010047219A1 (ja) * 2008-10-23 2010-04-29 国立大学法人 九州工業大学 生成装置、判別方法、生成方法及びプログラム
TWI403746B (zh) * 2008-10-22 2013-08-01 國立臺灣大學 測試圖案最佳化的方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5066684B2 (ja) * 2006-03-28 2012-11-07 国立大学法人九州工業大学 生成装置、生成方法、生成方法をコンピュータに実行させることが可能なプログラム、及び、このプログラムを記録した記録媒体
KR101451461B1 (ko) * 2007-10-19 2014-10-15 가부시키가이샤 엘피텍스 돈 케어 비트 추출 방법 및 돈 케어 비트 추출 프로그램을 기록한 컴퓨터로 판독 가능한 기록매체
US7966536B2 (en) * 2008-04-11 2011-06-21 International Business Machines Corporation Method and apparatus for automatic scan completion in the event of a system checkstop

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04244979A (ja) * 1991-01-31 1992-09-01 Hitachi Ltd 遅延テストパターン及びその作成方法
JP2001099901A (ja) * 1999-09-29 2001-04-13 Nec Corp テストパタン圧縮方法とテストパタン圧縮装置及びシステム並びに記録媒体
JP2004361351A (ja) * 2003-06-06 2004-12-24 Sharp Corp スキャンパス回路およびそれを備える論理回路ならびに集積回路のテスト方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5132974A (en) * 1989-10-24 1992-07-21 Silc Technologies, Inc. Method and apparatus for designing integrated circuits for testability
JPH03201035A (ja) * 1989-10-24 1991-09-02 Matsushita Electric Ind Co Ltd 検査系列生成方法
US5590135A (en) * 1991-11-20 1996-12-31 Lucent Technologies Inc. Testing a sequential circuit
US5377197A (en) * 1992-02-24 1994-12-27 University Of Illinois Method for automatically generating test vectors for digital integrated circuits
US5737341A (en) * 1993-07-01 1998-04-07 Matsushita Electric Industrial Co., Ltd. Method of generating test sequence and apparatus for generating test sequence
US5625630A (en) * 1996-04-24 1997-04-29 Lucent Technologies Inc. Increasing testability by clock transformation
US6067651A (en) * 1998-02-20 2000-05-23 Hewlett-Packard Company Test pattern generator having improved test sequence compaction
US6327687B1 (en) * 1999-11-23 2001-12-04 Janusz Rajski Test pattern compression for an integrated circuit test environment
US6865706B1 (en) * 2000-06-07 2005-03-08 Agilent Technologies, Inc. Apparatus and method for generating a set of test vectors using nonrandom filling
US6795948B2 (en) * 2000-12-27 2004-09-21 Intel Corporation Weighted random pattern test using pre-stored weights
US6986090B2 (en) * 2002-02-20 2006-01-10 International Business Machines Corporation Method for reducing switching activity during a scan operation with limited impact on the test coverage of an integrated circuit
US7263553B2 (en) * 2003-04-11 2007-08-28 Alcatel Network manager SNMP trap suppression
US7124342B2 (en) * 2004-05-21 2006-10-17 Syntest Technologies, Inc. Smart capture for ATPG (automatic test pattern generation) and fault simulation of scan-based integrated circuits
JP4752030B2 (ja) * 2005-07-26 2011-08-17 国立大学法人九州工業大学 半導体論理回路装置のテストベクトル生成方法及びテストベクトル生成プログラム
JP4244979B2 (ja) 2005-09-22 2009-03-25 トヨタ自動車株式会社 内燃機関の過給圧制御装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04244979A (ja) * 1991-01-31 1992-09-01 Hitachi Ltd 遅延テストパターン及びその作成方法
JP2001099901A (ja) * 1999-09-29 2001-04-13 Nec Corp テストパタン圧縮方法とテストパタン圧縮装置及びシステム並びに記録媒体
JP2004361351A (ja) * 2003-06-06 2004-12-24 Sharp Corp スキャンパス回路およびそれを備える論理回路ならびに集積回路のテスト方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009051193A1 (ja) * 2007-10-19 2009-04-23 Kyushu Institute Of Technology 論理値決定方法及び論理値決定プログラム
JP5141989B2 (ja) * 2007-10-19 2013-02-13 株式会社Ｌｐｔｅｘ 論理値決定方法及び論理値決定プログラム
US8453023B2 (en) 2007-10-19 2013-05-28 Lptex Corporation Target logic value determination method for unspecified bit in test vector for combinational circuit and non-transitory computer-readable medium
KR101451462B1 (ko) 2007-10-19 2014-10-15 가부시키가이샤 엘피텍스 논리값 결정 방법 및 논리값 결정 프로그램을 기록한 컴퓨터로 판독 가능한 기록매체
TWI403746B (zh) * 2008-10-22 2013-08-01 國立臺灣大學 測試圖案最佳化的方法
WO2010047219A1 (ja) * 2008-10-23 2010-04-29 国立大学法人 九州工業大学 生成装置、判別方法、生成方法及びプログラム
JP5481754B2 (ja) * 2008-10-23 2014-04-23 国立大学法人九州工業大学 生成装置、判別方法、生成方法及びプログラム
JP2014112375A (ja) * 2008-10-23 2014-06-19 Kyushu Institute Of Technology 生成装置、判別方法、生成方法及びプログラム

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