TWI403746B

TWI403746B - 測試圖案最佳化的方法

Info

Publication number: TWI403746B
Application number: TW097140451A
Authority: TW
Inventors: 吳孟帆; 黃俊郎; 溫曉青; 宮瀨紘平
Original assignee: 國立臺灣大學; 國立大學法人九州工業大學
Priority date: 2008-10-22
Filing date: 2008-10-22
Publication date: 2013-08-01
Also published as: TW201017676A

Description

測試圖案最佳化的方法

本發明是有關於一種測試圖案產生方法，特別是指一種測試圖案最佳化的產生方法。

隨著系統晶片(System On an Chip，SOC)的越來越精進，伴隨著電子電路的複雜度增加、越來越快的系統時脈訊號及較低的供應電壓，以致於在測試圖案(test pattern)的設計上也越來越複雜。因此，為了測試成本及測試時間的考量，會將測試圖案進行壓縮並將壓縮後的測試圖案儲存於一自動化測試設備(Automatic Test Equipment，ATE)中，參閱圖1，在量測系統晶片91時，自動化測試設備92會將壓縮的測試圖案送至系統晶片91，而系統晶片91會先利用其中的解壓縮器911對測試圖案進行解壓縮，才會將解壓縮後的測試圖案傳至待測電路(Device Under Test，DUT)912中進行量測；然後，系統晶片91會將測試結果經過壓縮器913壓縮後，再送至自動化測試設備92進行分析。

但是，經過壓縮的測試圖案在解壓縮後送至系統電路912中測試，可能會導致系統電路912產生過大的電源供應雜訊(power supply noise)，因此，參閱圖2，在2007年國際測試研討會(International Test Conference，ITC)中一篇名為”A Novel Scheme to Reduce Power Supply Noise for High-Quality At-Speed Scan Testing”的論文中揭露一種JP-filling測試圖案產生方法，其主要包含以下步驟：

步驟81，利用自動測試圖案產生(Automatic Test Pattern Generation，ATPG)工具產生一測試圖案集合，其中包含複數個測試圖案，而每一個測試圖案皆具有至少一個主要輸入(Primary Input，PI)及虛擬主要輸入(Pseudo Primary Input，PPI)，且每一個虛擬主要輸入會對應一個虛擬主要輸出(Pseudo Primary Output，PPO)，此外，主要輸入、虛擬主要輸入及虛擬主要輸出的邏輯值可為邏輯0、邏輯1或不相關(don’t care)。

步驟82，根據一對照表(圖未示)，將測試圖案中為不相關位元的虛擬主要輸入及其對應的虛擬主要輸出分類成三個群組，其中，第一群組中虛擬主要輸入為不相關位元，且所對應的虛擬主要輸出為0或1，第二群組中虛擬主要輸入為0或1，且所對應的虛擬主要輸出為不相關位元，而第三群組中虛擬主要輸入與所對應的虛擬主要輸出皆為不相關位元。

步驟83，依序將第一群組、第二群組及第三群組中的所有為不相關位元的虛擬主要輸入利用其對應的虛擬主要輸出同時設定適當的邏輯值(0/1)，因此，最後產生的測試圖案將不會有不相關位元的存在。

JP-filling的測試圖案產生方法是縮短測試圖案與其所產生的輸出訊號之間的漢明距離(Hamming distance)，來降低電源供應雜訊的問題，但是，該方法並沒有作可壓縮的偵測，以致於測試圖案會無法壓縮，或是原本可以壓縮的測試圖案，在將其中的不相關位元設定為邏輯0或1後，會導致測試圖案變成無法壓縮，故習知技術尚有待改良之處。

因此，本發明之目的，即在提供一種可以被壓縮且降低供應電壓雜訊的自動化測試圖案產生方法。

於是，本發明測試圖案最佳化的方法，用以將一具有複數個主要輸入及虛擬主要輸入的測試圖案中，為不相關位元的各該虛擬主要輸入設定為邏輯0或1，且各該虛擬主要輸入皆會對應一虛擬主要輸出，測試圖案最佳化的方法之第一較佳實施例包含以下步驟：(a)根據一分類規則，將該等虛擬主要輸入及虛擬主要輸出分類成一第一群組、一第二群組及一第三群組，其中，被分類成第一群組中的虛擬主要輸入為不相關位元且其對應的虛擬主要輸出為邏輯0或1；被分類成第二群組中的虛擬主要輸入為邏輯0或1且其對應的虛擬主要輸出為不相關位元；被分類成第三群組中的虛擬主要輸入及所對應的虛擬主要輸出皆為不相關位元；(b)將其中之一群組中之一為不相關位元的虛擬主要輸入設定為邏輯0或1；(c)判斷經過步驟(b)後的測試圖案是否可被壓縮，若可則執行步驟(d)，若否則將該不相關位元的邏輯值反相後，再執行步驟(d)；及(d)重複執行步驟(a)~(c)，直到測試圖案中所有的不相關位元皆被設定為邏輯0或1。

此外，測試圖案最佳化的方法之第二較佳實施例包含以下步驟：(a)判斷測試圖案中每一個不相關位元之邏輯值是否為其餘任何複數個位元的線性組合，若是則將該不相關位元標記為一隱藏位元；(b)將所有隱藏位元的邏輯值分別設定為各個隱藏位元中複數個位元線性組合後的邏輯值；(c)根據一分類規則，將測試圖案中的其餘未標記為隱藏位元的不相關位元分類成三個群組，其中，被分類成第一群組中的虛擬主要輸入為不相關位元且其對應的虛擬主要輸出為邏輯0或1；被分類成第二群組中的虛擬主要輸入為邏輯0或1且其對應的虛擬主要輸出為不相關位元；被分類成第三群組中的虛擬主要輸入及所對應的虛擬主要輸出皆為不相關位元；(d)將三個群組中的至少一不相關位元設定為邏輯0或1；及(e)重複執行步驟(a)~(d)直到該測試圖案中所有的不相關位元皆被設定為邏輯0或1。

本發明之功效在於，能夠產生複數個可壓縮且低電源供應雜訊的測試圖案。

有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之二個較佳實施例的詳細說明中，將可清楚的呈現。

參閱圖3，為本發明測試圖案最佳化的方法之第一較佳實施例，該方法是應用於自動化測試設備(Automatic Test Equipment，ATE)，針對具有待測電路(Circuit Under Test，CUT)及壓縮器/解壓縮器的系統晶片，自動化測試設備會將壓縮的測試圖案(test pattern)送至系統晶片，而系統晶片會先利用其中的解壓縮器對測試圖案進行解壓縮，才會將解壓縮後的測試圖案傳至待測電路中進行測試，在本實施例中，解壓縮器為一個線性回授移位暫存器(Linear Feedback Shift Register，LFSR)，配合圖4所示，其中，y1~y8分別為D型正反器，且有四個外部控制的輸入訊號y9~y12，此外該解壓縮器可輸出十六個輸出訊號z1~z16，換言之，本實施例之線性回授移位暫存器為一個十二位元轉十六位元的解壓縮器。而系統晶片會將測試結果經過壓縮器壓縮後，再送至自動化測試設備進行分析。

而本實施例之測試圖案最佳化的方法主要是先移除自動測試圖案產生(Automatic Test Pattern Generation，ATPG)工具針對一待測電路所產生的測試圖案集合(test pattern set)中可被壓縮但會產生較高電源供應雜訊(power supply noise)的測試圖案，並重新產生複數組可被壓縮且可降低電源供應雜訊的測試圖案，去取代先前被移除的測試圖案，使得對應該電路的測試圖案集合達到最佳化。

接著詳細說明本實施例之測試圖案最佳化的方法是根據什麼條件移除自動測試圖案產生工具所產生的測試圖案集合，且如何產生可被壓縮且可降低電源供應雜訊的測試圖案。

首先，步驟11，利用自動測試圖案產生工具EDT-Standard針對待測電路產生一組包含複數個可壓縮測試圖案的測試圖案集合，其中，每一個測試圖案包含至少一個主要輸入(Primary Input，以下簡稱PI)及至少一個虛擬主要輸入(Pseudo Primary Input，以下簡稱PPI)，且每一個PPI皆會對應一個虛擬主要輸出(Pseudo Primary Output，以下簡稱PPO)。接著進行步驟12，將每一個測試圖案送至待測電路中測試，且記錄該測試圖案在測試時所產生的電源供應雜訊，最後將整個測試圖案集合中具有較高電源供應雜訊的前10%測試圖案移除。換言之，經過步驟12後的測試圖案集合中測試圖案的數量只剩原先的90%。當然，要移除多少百分比的測試圖案可根據需要而改變，不以本實施例為限。

步驟13，將步驟12中被移除的測試圖案所對應的測試電路之線路上的錯誤點(fault)建立成一個錯誤列表(fault list)，並利用一個可壓縮且降低電源供應雜訊(Compressible Supply Noise Reduced，以下簡稱CSNR)的自動測試圖案產生方法，重新產生複數個可壓縮且具有較低的電源供應雜訊的測試圖案，以補足在步驟12中被移除的測試圖案所損失的錯誤涵蓋率(fault coverage)，值得一提的是，透過CSNR的方法所產生的測試圖案數量不一定與在步驟12中被移除的測試圖案之數量相同。而關於CSNR自動測試圖案產生方法的步驟流程容後加以詳細說明。

由CSNR自動測試圖案產生方法所產生的測試圖案與原本測試圖案集合中原本90%的測試圖案形成一組新的測試圖案集合，因此，步驟14，利用新的測試圖案集合重新檢測在送至待側電路測試時所產生的電源供應雜訊，且比較新的測試圖案集合中所產生最大的電源供應雜訊是否相較於原先的測試圖案集合所產生的最大電源供應雜訊來的低，如果是的話，表示CSNR自動測試圖案產生方法所產生新的測試圖案有助於降低電源供應雜訊，因此，重複執行步驟12~14，繼續產生可降低電源供應雜訊的測試圖案。反之，步驟12中移除了複數個較大的測試圖案，且新產生的測試圖案又無法降低原先測試圖案所產生的最大電源供應雜訊，即表示原先的測試圖案集合所產生的電源供應雜訊為一飽和值，因此，將無法再降低測試圖案所產生的電源供應雜訊，此時執行步驟15。

由於測試圖案在送至待測電路進行測試時，可能會因為所偵測錯誤點的先後順序不同，使得對應產生的電源供應雜訊也隨之不同，因此，步驟15，重新排列錯誤列表中錯誤點的順序且在重新排列前會先去偵測本步驟是否執行五次，若否則返回執行步驟13，重新產生複數個能夠補足在步驟12中損失的錯誤涵蓋率的測試圖案，並且紀錄每一次於步驟13中產生的測試圖案在測試時所導致的電源供應雜訊，並於五次中選出一組所產生電源供應雜訊最低的測試圖案輸出。當然，測試圖案集合中測試圖案順序的改變次數，皆可以根據不同的需求而調整，故不以本實施例為限。

接著詳細說明上述步驟13中，CSNR是如何自動產生可被壓縮且電源供應雜訊較低的測試圖案。參閱圖5，步驟21，首先選擇一個在圖3之步驟12中被移除的測試圖案所對應的測試電路之線路上的錯誤點，並產生該錯誤點的test cube，即可得到一個對應該錯誤點的測試圖案，其中包含複數個PI及PPI，且每一個PPI皆對應一個PPO。而步驟22，會去偵測此測試圖案是否可以被壓縮，由於本實施例是針對有壓縮器/解壓縮器的系統晶片，故進入系統晶片的測試圖案必須要可被壓縮，即若該測試圖案不能被壓縮，則所對應的錯誤點將會捨棄而不被量測，且返回步驟21重新找下一個錯誤點；反之，若測試圖案可以被壓縮，則執行步驟24。

步驟24，將測試圖案送進待測電路測試，偵測是否可以利用該測試圖案找到除了本身對應的錯誤點外的其他的錯誤點，若是則執行步驟25。在步驟25中，該測試圖案中其中之一的不相關位元設定為邏輯1(或0)，並將設定後的測試圖案經過步驟26中進行是否可被壓縮的檢測，若導致設定後測試圖案無法被壓縮，則返回步驟23，將該被設定為邏輯1(或0)的位元設定回原本的不相關位元。

再者，若設定後的測試圖案仍可以被壓縮，則執行步驟27。在步驟27中，會判斷測試圖案中不相關位元與所有位元之間數量的比例是否超過一預設值，此預定值可依需求而改變，而在本實施例中預設值為90%，換言之，當不相關位元的數量大於總位元數量的90%時，則會執行步驟24去重新檢測當不相關位元被設定為1(或0)後，是否還可以偵測到其他的錯誤點；反之，若不相關位元的數量低於該預設值時，則不相關位元將不會再被設定且執行步驟28，原因在於必須保持測試圖案具有足夠數量的不相關位元，在步驟28作測試圖案最佳化時，才能產生具有較低電源供應雜訊的測試圖案。

相對地，在步驟24中，若利用該測試圖案無法找到其他的錯誤點時，則會直接執行步驟28，在步驟28中會將測試圖案中所有PPI為不相關位元(don’t care bit)的位元設定為適當的邏輯值(邏輯0或1)，以產生可壓縮且具有較低電源供應雜訊的最佳化測試圖案，而如何產生測試圖案最佳化的方法將容後詳細說明。

步驟29，若該測試圖案可以找到除了本身對應的錯誤點外的其他的錯誤點，則將這些可被偵測到的錯誤點移除，如此一來，這些錯誤點將不需要再產生對應的測試圖案。最後於步驟20中，檢查是否還有於步驟12(圖3)中被移除的測試圖案所對應的錯誤點尚未對應產生測試圖案，若有則重新執行步驟21，沒有則結束CSNR自動測試圖案產生方法。

以下詳細說明本實施例之測試圖案最佳化的產生方法。由於在上述步驟22及26中，皆已經確定測試圖案可以被壓縮後才會進入將測試圖案最佳化的步驟28，故本方法主要是針對已經可以壓縮的測試圖案進行最佳化，使所產生之測試圖案可以進一步降低電源供應雜訊。值得一提的是，本方法所實施之測試圖案如前所述係具有PI及PPI，且PI、PPI及對應PPI的PPO的邏輯值可為邏輯0、邏輯1或不相關(don’t care)。

本實施例測試圖案最佳化方法之流程如圖6所示，首先參閱圖6的步驟31及圖7，該步驟根據一個分類規則，本實施例為一個對照表(圖7)，針對測試圖案中之至少一者為不相關位元的每一組PPI及其對應的PPO進行分類成三個群組，其中，被分類在第一群組中的PPI為不相關位元且對應的PPO為邏輯0或1；被分類在第二群組中的PPI為邏輯0或1且對應的PPO為不相關位元；而被分類在第三群組中的PPI及所對應的PPO皆為不相關位元。

步驟32，首先判斷步驟31中是否有至少一組屬於第一群組的PPI及PPO，若有則執行步驟33。

由於測試圖案在送至待測電路中進行測試時，若PPI能與PPO的邏輯值相同，則對應該PPI及PPO的電路元件將不會運作，即可以減少電源供應雜訊，因此，在步驟33，若判斷PPO為邏輯0，則將PPI設定為邏輯0；反之，若判斷PPO為邏輯1，則將PPI設定為邏輯1，值得一提的是，該步驟一次只針對一個PPI進行設定，且在設定後將測試圖案送至步驟38進行檢查。

由於原先為不相關的位元若設定為邏輯0(或1)後，可能會使得測試圖案變得無法壓縮，故步驟38會檢查被設定為邏輯0(或1)後的測試圖案是否仍可以被壓縮，此外，因為將PPI設定為邏輯0(或1)後，可能會連帶改變其他的PPI或PPO，因此，若該測試圖案可以被壓縮則執行步驟31重新分類，反之，則表示該位元被設定為邏輯1(或0)必可以壓縮(因為在進入測試圖案最佳化的步驟之前，已經確定該測試圖案可以被壓縮)，故透過步驟39將該位元進行反相後再執行步驟31。

若在步驟32中並無發現任何一組屬於第一群組的PPI與PPO時，此時會執行步驟34，步驟34的作動與步驟32大致相同，只是判斷步驟31中是否有任何一組屬於第二群組的PPI及PPO，若有則執行步驟35。

在步驟35中，利用習知PODEM演算法去設定PPI，且該PODEM演算法已於由Bushnell及Agrawal合著的”Essentials of Electronic Testing for Digital,Memory and Mixed-Signal VLSI Circuits”的書中所揭露，其概念在於若PPI為邏輯0(或1)，則送至待測電路中測試，並檢查該錯誤點是否可以於PPO被偵測到。此外，若PPI為邏輯0及1皆可以在PPO被偵測到時，本步驟35會進一步分析PPI為邏輯0與邏輯1時所產生的電源供應雜訊，並設定PPI的邏輯值為兩者中所產生的電源供應雜訊較低的一者。與步驟33相同，本步驟一次只針對一個PPI進行設定，且在設定後將測試圖案送至步驟38進行檢查。

同樣地，在執行步驟35後仍要進入步驟38進行是否可被壓縮的檢測，之後重複執行步驟31重新分類。

接著，若在步驟32及34中並無發現任何一組屬於第一群組及第二群組的PPI與PPO，此時會執行步驟36，步驟36的作動與步驟34大致相同，只是判斷步驟31中是否有任何一組屬於第三群組的PPI及PPO，若有則執行步驟37。

在步驟37中，因為PPI及PPO皆為不相關位元，因此，本步驟會針對PPI設定為邏輯0和1時，分別導致待測電路元件變動其邏輯值的機率(電路元件的邏輯值變動率越高則產生的電源供應雜訊就越高)來決定PPI需要設定為邏輯0還是邏輯1。而該機率是由在2007年國際測試研討會(International Test Conference，ITC)中所發表”A Novel Scheme to Reduce Power Supply Noise for High-Quality At-Speed Scan Testing”的論文中所揭露的preferred fill演算法針對待測電路所分析出來的結果。當然，本步驟也是一次只針對一個PPI進行設定，且在執行步驟37後仍要進入步驟38進行是否可被壓縮的檢測，之後重複執行步驟31重新分類。

總體來說，本實施例之測試圖案最佳化的方法因為同一時間只針對一個PPI進行設定，且每次設定完後皆會進行是否可壓縮的檢測(步驟38)，如此一來，改善了習知JP-filling的測試圖案產生方法中會出現不可被壓縮的測試圖案的問題。

參閱圖8，為本發明測試圖案最佳化的方法之第二較佳實施例，本實施例大致與第一較佳實施例相同，其不同之處在於，該方法是利用線性代數的觀念來判定測試圖案是否可以被壓縮。

在詳細說明本實施例之測試圖案最佳化的方法前，先說明線性代數的觀念及定義幾個名詞：

由上述可知，本發明是應用於測試具有壓縮器/解壓縮器的系統晶片，且解壓縮器為一個線性回授移位暫存器，故以下舉一個簡單的例子來說明。

上述4×4的矩陣為線性回授移位暫存器所產生出來的向量，y1~y4為解壓縮器的輸入訊號(即為壓縮後的測試圖案)，而z1~z4=XX10為解壓縮器的輸出訊號(即為測試圖案)。將該矩陣展開為線性方程式，可得y ₁ ⊕y ₂ ⊕y ₃ =z ₁ (1)

y ₁ ⊕y ₃ =z ₂ (2)

y ₁ ⊕y ₄ =1 (3)

y ₂ ⊕y ₃ ⊕y ₄ =0 (4)

其中，⊕表示作XOR運算，且從(1)、(3)及(4)中，可得到z ₁ =y ₁ ⊕y ₂ ⊕y ₃ =(y ₁ ⊕y ₄ )(y ₂ ⊕y ₃ ⊕y ₄ )=1⊕0=1

由上式可知，z1的邏輯值為z3與z4的邏輯值作XOR運算後的結果，也就是說，z1雖然為不相關位元，但是其邏輯值已為z3與z4線性組合後的結果，故將z1定義為隱藏位元(implied bit)，且將隱藏位元所隱藏的邏輯值(此例子為邏輯1)定義為隱藏值(implied value)，當然隱藏位元也可以由其餘任何複數個位元線性組合後的結果，並不只限於二個，而無法用其他任何複數個位元線性組合而成(例如z2)的位元定義為自由位元(free bit)。

回歸參閱圖8，步驟41，檢測測試圖案中任一不相關位元之邏輯值是否為其餘任何複數個位元的線性組合，意即，尋找測試圖案中不相關位元是否為隱藏位元。若不相關位元之邏輯值為其餘任何複數個位元線性組合而成，則將該不相關位元標記為隱藏位元。

步驟42，將隱藏位元的邏輯值設定為隱藏值，也就是隱藏位元中複數個位元線性組合後的邏輯值，如此一來，測試圖案中所剩餘的不相關位元皆為自由位元。

步驟43，配合參閱圖7，本步驟與第一較佳實施例中步驟31相同，根據圖7的對照表(分類規則)，將測試圖案中所剩餘的不相關位元(自由位元)分成三個群組。

步驟44，首先判斷步驟43中是否有任何一組屬於第一群組的PPI及PPO，若有則執行步驟45。

步驟45，大致與第一較佳實施例中步驟33相同，若PPO為邏輯0則將PPI設定為邏輯0；反之，若PPO為邏輯1則將PPI設定為邏輯1。不同之處在於，根據線性代數的觀念可知，若自由位元在設定邏輯值前，測試圖案是為可壓縮的條件下，則自由位元在設定邏輯值後，測試圖案必定仍可被壓縮，故執行完本步驟後，不需對測試圖案作是否可壓縮的檢測，此外，本步驟會先找出第一群組中能夠一起被設定的PPI集合，且同時設定集合中所有的PPI，但是，若找不出可以一起被設定的PPI集合，則一次只設定一個PPI。

此段將詳述如何找出可以一起被設定的PPI集合。在未進入本實施例之方法之前，自動化測試設備會針對待測電路進行分析，並記錄其中每一正反器的權重(weight)，因此，先將權重最高的正反器所對應的PPI(簡稱PPI1)放進集合中，再將次高權重的正反器所對應的PPI(簡稱PPI2)與集合中的PPI1作檢測，只要PPI1的線性組合所展開的向量與PPI2的線性組合所展開的向量部分不相同，表示PPI1與PPI2一起被設定時不會相互排斥，即PPI2則會被加入集合中，換句話說，若PPI1為Z1與Z2線性組合後的結果，PPI2為Z2與Z3線性組合後的結果，則PPI2將會被加入集合中。如此，按照權重的大小依序與集合中的PPI作檢測(若PPI2被加入集合中，則下一個PPI(簡稱PPI3)會與PPI1及PPI2同時檢測，若PPI3為Z1與Z3線性組合後的結果，則PPI3將不會進入集合)，即可得到能夠被一起設定的PPI集合。

由於步驟45中將自由位元設定邏輯值後，可能會改變原本測試圖案中各個位元之間的線性關係，因此，在執行步驟45後仍需返回步驟41作重新的檢測。

若在步驟44中並無發現任何一組屬於第一群組的PPI與PPO，此時會執行步驟46，步驟46的作動與步驟44大致相同，只是判斷步驟43中是否有任何一組屬於第二群組的PPI及PPO，若有則執行步驟47。

步驟47，大致與第一較佳實施例中步驟35相同，也是利用習知PODEM演算法去設定PPI，且若PPI為邏輯0及1時，皆可以由PPO被偵測到，則亦會進一步分析PPI為邏輯0與邏輯1時所產生的電源供應雜訊，並設定PPI的邏輯值為兩者中所產生的電源供應雜訊較低的一者。與步驟45相同，在執行步驟47後，仍要返回步驟41重新進行線性關係的偵測偵測。

若在步驟44及46中並無發現任何一組屬於第一群組及第二群組的PPI與PPO，此時會執行步驟47，步驟48的作動與步驟46大致相同，只是判斷步驟43中是否有屬於第三群組的PPI及PPO，若有則執行步驟49。

步驟49，大致與第一較佳實施例中步驟37相同，利用preferred fill演算法針對待測電路所分析出來PPI設定為邏輯0和1時，分別導致待測電路元件變動其邏輯值的機率的結果，來決定PPI需要設定為邏輯0還是邏輯1。然而，本步驟與步驟45類似，會先找出可以一起被設定的PPI，且同時設定集合中所有的PPI，但是，若找不出可以一起被設定的PPI集合，則一次只設定一個PPI。

整體而言，本實施例之測試圖案最佳化的方法利用線性代數的觀念，先將所有不相關位元分類成隱藏位元及自由位元，如此一來，在PPI進行設定時，即可一次多個PPI一起設定，以達到更快速的測試圖案產生。

綜上所述，本發明之測試圖案最佳化的方法利用每一次只設定一個PPI且逐次檢測測試圖案是否可被壓縮，及線性代數的觀念，以達成產生一組既可以被壓縮又可降低電源供應雜訊的測試圖案集合。

惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。

11~15‧‧‧步驟

20~29‧‧‧步驟

31~39‧‧‧步驟

41~49‧‧‧步驟

圖1是一電路方塊圖，說明本發明之測試圖案最佳化的方法所應用的電路領域；圖2是一流程圖，說明習知JP-filling之測試圖案產生方法；圖3是一流程圖，說明本發明之測試圖案最佳化的方法之第一較佳實施例；圖4是一電路示意圖，說明本實施例之線性回授移位暫存器之架構；圖5是一流程圖，說明該第一較佳實施例中CSNR自動測試圖案產生的流程；圖6是一流程圖，說明該第一較佳實施例之測試圖案最佳化的產生流程；圖7是一對照表，說明產生最佳化測試圖案時，虛擬主要輸入及虛擬主要輸出的三個群組關係；及圖8是一流程圖，說明本發明之測試圖案最佳化的方法之第二較佳實施例。

41~49‧‧‧步驟

Claims

一種測試圖案最佳化的方法，用以將一具有至少一個不相關位元的測試圖案中該不相關位元設定為邏輯0或1，該測試圖案最佳化的方法包含以下步驟：(a)根據一分類規則，將該測試圖案中的該不相關位元分類成複數群組；(b)將其中之一群組中之一不相關位元設定為邏輯0或1；(c)判斷經過步驟(b)後的該測試圖案是否可被壓縮，若可則執行步驟(d)，若否則將經設定之該不相關位元的邏輯值反相後，再執行步驟(d)；及(d)重複執行步驟(a)~(c)，直到該測試圖案中所有的不相關位元皆被設定為邏輯0或1。
依據申請專利範圍第1項所述之測試圖案最佳化的方法，其步驟(a)中，該測試圖案具有複數主要輸入及虛擬主要輸入，且各該虛擬主要輸入皆會對應一虛擬主要輸出，而該等虛擬主要輸入及所對應的虛擬主要輸出兩者至少一個為不相關位元，步驟(a)並將該等虛擬主要輸入及所對應的虛擬主要輸出分類成一第一群組、一第二群組及一第三群組，其中，被分類至該第一群組中的虛擬主要輸入為不相關位元且對應的虛擬主要輸出為邏輯0或1，被分類至該第二群組中的虛擬主要輸入為邏輯0或1且對應的虛擬主要輸出為不相關位元，且被分類至該第三群組中的虛擬主要輸入及所對應的虛擬主要輸出皆為不相關位元。
依據申請專利範圍第2項所述之測試圖案最佳化的方法，其中，經由反覆執行步驟(b)，依序地將該第一群組、第二群組及第三群組其中之一不相關位元設定為邏輯0或1。
一種測試圖案最佳化的方法，用以將一具有至少一個不相關位元的測試圖案中該不相關位元設定為邏輯0或1，該測試圖案最佳化的方法包含以下步驟：(a)判斷該測試圖案中該不相關位元之邏輯值是否為其餘任何複數個位元的線性組合，若是則將該不相關位元標記為一隱藏位元；(b)將該等隱藏位元的邏輯值設定為該等隱藏位元中複數個位元線性組合後的邏輯值；(c)根據一分類規則，將該測試圖案中的該等未標記為隱藏位元的不相關位元分類成複數群組；(d)將該等群組中的至少一不相關位元設定為邏輯0或1；及(e)重複執行步驟(a)~(d)直到該測試圖案中所有的不相關位元皆被設定為邏輯0或1。
依據申請專利範圍第4項所述之測試圖案最佳化的方法，其步驟(c)中，該測試圖案具有複數主要輸入及虛擬主要輸入，且各該虛擬主要輸入皆會對應一虛擬主要輸出，而該等虛擬主要輸入及所對應的虛擬主要輸出兩者至少一個為不相關位元，步驟(c)並將該等虛擬主要輸入及所對應的虛擬主要輸出分類成一第一群組、一第二群組及一第三群組，其中，被分類至該第一群組中的虛擬主要輸入為不相關位元且對應的虛擬主要輸出為邏輯0或1，被分類至該第二群組中的虛擬主要輸入為邏輯0或1且對應的虛擬主要輸出為不相關位元，且被分類至該第三群組中的虛擬主要輸入及所對應的虛擬主要輸出皆為不相關位元。
依據申請專利範圍第5項所述之測試圖案最佳化的方法，其步驟(c)中，是依序判斷該等不相關位元是屬於該第一群組、第二群組或第三群組，而在步驟(d)中則根據將各該不相關位元所屬群組的設定方式將各該不相關位元設定為邏輯0或1。
依據申請專利範圍第6項所述之測試圖案最佳化的方法，其步驟(d)中，先找出一在該第一群組及第三群組中能夠被同時設定的至少一不相關位元的集合，且同時設定該集合中全部的不相關位元，再執行步驟(e)，而該第二群組中則是將其中之一不相關位元設定為邏輯0或1後，就執行(e)。