KR20040057495A

KR20040057495A - 테스트 보드 시스템 및 입출력 신호선 분할을 통한 범프형식의 ｊｔａｇ 테스트 방법

Info

Publication number: KR20040057495A
Application number: KR1020020084245A
Authority: KR
Inventors: 이종진; 김우진
Original assignee: 삼성전자주식회사
Priority date: 2002-12-26
Filing date: 2002-12-26
Publication date: 2004-07-02

Abstract

테스트 보드 시스템 및 신호선 분할을 통한 범프 형식의 JTAG 테스트 방법에 대해 개시되어 있다. 그 시스템 및 방법은 테스터의 입출력 신호선 하나를 릴레이로 연결하여 제어신호에 따라서 에스램 동작시에는 입출력단자로, JTAG 동작시에는 출력단자로 스위칭한다. 제어신호에 따라 에스램 동작과 JTAG 동작시 독립적으로 테스트를 할 수 있다.

Description

테스트 보드 시스템 및 입출력 신호선 분할을 통한 범프 형식의 ＪＴＡＧ 테스트 방법{Test board system and JTAG test method of BUMP type by input/output signal distribution}

본 발명은 테스트 보드 시스템 및 입출력 신호선 분할을 통한 범프 형식의 JTAG 테스트 방법에 관한 것으로, JTAG 테스트를 하는 경우와 에스램(SRAM) 테스트를 하는 경우를 선택적으로 연결할 수 있는 릴레이를 장착한 테스트 보드 시스템 및 JTAG 테스트 방법에 관한 것이다.

집적 회로(IC) 칩 내에 구현되는 복잡한 직접 회로를 테스트하는 방법은 국제 공동 테스트 액션 그룹(JTAG:Joint Test Action Group)에 의해 만들어진 IEEE1149.1 경계-스캔 표준(boundary-scanned standard)이 잘 알려져 있다. 이러한 표준의 한가지 구현예는 직접 회로 소자의 주변을 둘러싸는 경로를 형성하기 위해 데이지 형태로 연결된(dasily chained) 쉬프트-레지스터 소자들을 제공함으로써, 직렬 경계-스캔 테스트를 위한 소자들(예를 들어, 집적 회로)을 설계하는 것을 수반한다.

JTAG을 이용하여 직렬 테스트하는 일반적인 개념은 직접 회로 소자 내부의 회로를 자극하기 위해 즉, 회로로부터 소정의 출력신호들을 발생시키기 위해 다수개의 소자들 내부로 그리고 그들을 통하여 직렬 데이터를 쉬프트시키는 것이다. 그런후에, 집적 회로 소자들에 의해 발생되거나, 집적 회로 소자의 입력핀들로 받아들여지는 데이터는 집적 회로 소자에서 JTAG 마스터 테스트 회로로 쉬프트된다.

만약, 마스터 테스트 회로로 돌아온 데이터 스트림이 기대된 것과 다르다면, 테스트 회로에 의해 회로 내의 오동작이 검출된다. 소프트 웨어의 제어하에 데이터 스트림에 존재하는 상기 편차들을 신중하게 분석하면, 회로 내에 존재하는 어떠한 오동작도 분리해낼 수 있다.

이하, 첨부된 도면을 참조하여 종래의 JTAG에 의해 테스트하는 시스템 및 방법을 살펴보기로 한다. 도 1은 IC 테스터를 사용하여 테스트하고 있는 집적회로(IC:Integrated Circuit)칩의 사시도이다. IC 테스터(100)에 의해 테스트되는 IC 칩(102)은 테스트 소켓(104)에 끼워져 있다. 도 1에서 도시된 바와 같이, IC 칩(102)은 테스트하기 전에 팩키징되어 있다. 통상적으로, 팩키징은 BGA(Ball Grid Array)에 의한다. 경우에 따라서, IC 칩(102)을 팩키징하기 전에 제조중인 웨이퍼 상태에서 테스트할 수도 있다.

JTAG 테스트 시스템은 IC 테스트 시스템과 겸용하여 사용한다. 즉, JTAG 테스트가 필요한 경우에는 도 2에서와 같이 테스터의 제약으로 인하여 JTAG회로의 입출력 신호선인 TDO(122)에서의 데이터 리드를 위해서는 또 하나의 입출력 신호선이 필요하게 되어 동시에 테스트 가능한 수가 반으로 감소하거나 동시 테스트가 가능한 수를 유지하는 경우 BGA 계열 반도체 소자에 내장된 JTAG회로를 테스트할 수가 없다. 참조부호 112는 IC칩, 참조부호 120은 IC칩 테스터의 입출력단자 그리고 참조부호 116은 JTAG 테스트 회로를 지칭한다.

따라서, 본 발명에 해결하고자 하는 기술적 과제는 JTAG 테스트와 무관하게 IC 테스트를 할 수 있는 테스터 보드 시스템을 제공하는 데 있다.

또한, 본 발명이 해결하고자 하는 다른 기술적 과제는 JTAG 테스트와 무관하게 IC 테스트를 병행할 수 있는 JTAG 테스트 방법을 제공하는 데 있다.

도 1은 IC 테스터를 사용하여 테스트하고 있는 집적회로의 사시도이다.

도 2는 종래의 JTAG 테스트 시스템의 문제점을 설명하기 위해 개략적으로 도시한 단면도이다.

도 3은 본 발명에 의한 JTAG의 동작을 보여주는 상태도이다.

도 4는 본 발명에 의한 JTAG 테스트가 가능한 시스템을 설명한 개략도이다.

상기 기술적 과제를 달성하기 위한 본 발명에 의한 JTAG을 이용한 테스트 보드 시스템은, 테스트 보드에 있어서 JTAG 기능을 테스트할 수 있는 회로요소를 포함하는 회로 기판과 상기 회로 기판과 연결된 입출력단자, 테스트 데이터 출력단자를 고정시키는 소켓 및 상기 테스터의 입출력 라인을 구동신호에 따라서 분기할 수 있도록 신호선에 릴레이를 포함한다.

본 발명에 의한 JTAG 시스템에 있어서, 상기 회로 기판은 복수개로 장착될수 있는 반도체 칩을 포함한다.

상기 기술적 과제를 달성하기 위한 본 발명에 의한 JTAG 테스트 방법은, 반도체 소자에 내장된 JTAG 회로를 테스트하는 시스템에 있어서, 상기 테스트 시스템의 입출력 신호선을 제어신호에 따라서 소자의 다른 핀 위치로 스위칭한다.

본 발명에 의한 JTAG을 이용한 테스트 방법에 있어서, 상기 서로 다른 출력단자는 JTAG 테스트 출력단자 또는 에스램 출력단자이다. 또한, 상기 제어신호는 중단시간동안 테스트 조건을 변경할 수 있고, 상기 테스트 조건의 변경시 릴레이 제어와 패턴의 일치를 이용할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정하는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.

도 3은 본 발명의 실시예에 의한 JTAG의 상태 기계인 TAP 컨트롤러의 동작을 보여주는 상태도이다. 상기 상태도는 제어신호들에 응답하여 이루어지는 TAP 제어기를 나타낸 것이다.

도 3을 참조하면, DR 캡쳐 상태는 데이터를 받아들여 선택된 직렬 데이터 패스로 보내는 데 사용하는 데 경계스캔 레지스터가 선택된 DR이라면 정상적인 입력 데이터가 이 상태동안에 캡쳐된다. 즉, 입출력핀으로부터 데이터가 입력되어 경계스캔 레지스터에 저장된다. 다시 말하면, 하나의 입출력 신호선을 소자의 입출력 핀으로 연결한다. DR 캡쳐 상태에서 TAP 제어기는 쉬프트 또는 엑시트 1 상태로 천이하게 되는 데 일반적으로 쉬프트 상태는 테스트 데이터나 상태정보 검사를 위해서 전이되어 나오고 새로운 데이터가 전이되어 들어가기 위한 목적으로 캡쳐상태 이후에 오게 된다. 따라서, TDO핀으로부터 DR 캡쳐 상태시 경계스캔 레지스터에 저장된 데이터의 출력이 이루어지게 된다. 즉, 하나의 입출력 신호선을 소자의 TDO핀으로 연결한다.

도 4는 본 발명의 실시예에 의한 테스터 입출력 신호선 분배를 설명한 개략도이다. 도 4에서 도시된 바와 같이, 입력부(300)의 신호를 제어부(302)의 제어신호에 따라서 서로 다른 출력단자인 테스트 데이터 출력단자(308) 또는 에스램 입출력단자(310)로 스위칭한다. 상기 제어신호에 따라 작동하는 부분은 릴레이(304)이다. 여기서, 참조부호 306은 테스트 보드의 기판이다.

릴레이(304)는 테스트 데이터 출력단자(308)와 최인접한 입출력단자(도2의 121)에 신호를 연결하여 에스램 동작을 하는 동안에는 에스램 입출력단자(310)을 연결시키고 JTAG 동작구간에는 테스트 데이터 출력단자(308)으로 신호를 보내도록 변경한다.

본 발명의 실시예에서는 정상 에스램 동작 상태에서는 에스램 입출력단자(310)에 접속을 유지하고 JTAG TDO 데이터 리드상태에서는 TDO핀으로 접속상태가 이루어져야 한다. 이를 구현하기 위하여 범프(BEGIN-BURST BLOCK END;BUMP)문을 사용하여 중단시간동안 테스트 조건을 변경가능하도록 하였다.

실장 시스템 PCB와 소자간의 연속성을 테스트하기 위해서 도입된 JTAG회로가 내장된 소자를 테스트함에 있어서, 시스템의 제약으로 모자라던 입출력 신호선을 에스램 리드동작과 JTAG TDO 리드동작이 동시에 이루어지지 않는다는 점에 착안하여 신호분배 릴레이를 사용하여 JTAG 테스트가 가능하게 되었다.

또한, 에스램동작과 JTAG동작을 교대로 반복하여 수행할 수 있도록 하기 위해서 범프(BUMP)형태로 구현하였다. 즉, 신호 릴레이와 연결된 신호선에 대한 제어는 테스터에서 제공되는 제어 컨트롤을 이용하였으며 에스램 동작과 JTAG동작에 대한 테스트 패턴 프로그램의 로딩은 정지시간 동안에 이루어지고, 하나의 테스트 패턴에서 에스램과 JTAG 동작전환이 가능하도록 범프형식으로 하였다.

이상 본 발명을 상세히 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고 당업자에 의해 많은 변형 및 개량이 가능하다.

상술한 본 발명에 의한 JTAG을 이용한 테스트 시스템 및 테스트 방법에 따르면, 테스터의 입출력 신호선 하나를 릴레이로 연결하여 제어신호에 따라서 에스램 동작시에 입출력단자로, JTAG 동작시에는 출력단자로 스위칭하도록 하여, 제어신호에 따라 에스램 동작과 JTAG 동작시 독립적으로 테스트 할 수 있게 되어 테스트 시스템의 입출력 신호선의 부족한 문제를 해결할 수 있다.

Claims

테스트 보드에 있어서,

JTAG 기능을 테스트할 수 있는 회로요소를 포함하는 회로 기판;

상기 회로 기판과 연결된 입출력단자, 테스트 데이터 출력단자를 고정시키는 소켓; 및

상기 테스터의 입출력 라인을 구동신호에 따라 분기할 수 있도록 신호선에 릴레이를 포함하는 것을 특징으로 하는 테스트 보드 시스템
제1항에 있어서, 상기 회로 기판은 복수개로 장착될 수 있는 반도체 칩을 포함하는 것을 특징으로 하는 테스트 보드 시스템.
반도체 소자에 내장된 JTAG 회로를 테스트하는 시스템에 있어서,

상기 테스트 시스템의 입출력 신호선을 제어신호에 따라서 소자의 다른 핀 위치로 스위칭하는 것을 특징으로 하는 JTAG 테스트 방법.
제3항에 있어서, 상기 서로 다른 출력단자는 JTAG 테스트 출력단자 또는 에스램 출력단자인 것을 특징으로 하는 JTAG 테스트 방법.
제3항에 있어서, 상기 제어신호는 중단시간동안 테스트 조건을 변경하는 것을 특징으로 하는 JTAG 테스트 방법.
제5항에 있어서, 상기 테스트 조건의 변경시 릴레이 제어와 패턴의 일치를이용하는 것을 특징으로 하는 JTAG 테스트 방법.