JP4234826B2

JP4234826B2 - 半導体集積回路の評価方法

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Publication number: JP4234826B2
Application number: JP31207298A
Authority: JP
Inventors: 義朗中田
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1998-11-02
Filing date: 1998-11-02
Publication date: 2009-03-04
Anticipated expiration: 2018-11-02
Also published as: JP2000138267A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体ウエハ上に形成されている半導体集積回路素子の電気的特性を評価する半導体集積回路の評価方法に関する。
【０００２】
【従来の技術】
電子機器の小型化及び低価格化の要求から、半導体集積回路装置を半導体ウェハから切り出したままのベアチップ状態で回路基板に実装する方法が開発されており、品質が保証されたベアチップを低価格で供給することが望まれている。ベアチップに対して品質保証を行なうためには、半導体ウェハ上に形成された複数の半導体チップに対して一括にバーンインを行なうことが低コスト化の点で好ましい。
【０００３】
そこで、半導体ウェハ上に形成された複数の半導体チップの各端子と接続されるプローブ端子を有するコンタクタを用いて、半導体ウェハ上に形成された複数の半導体チップに対してウェハ状態で一括してバーンインを行なう半導体集積回路の評価方法が知られている。この場合、複数の半導体集積回路素子の各端子に対して、電源電圧、接地電圧又は信号電圧よりなるテスト電圧を印加する必要がある。
【０００４】
ところが、半導体ウェハの上に形成されている複数の半導体チップの各端子にテスト電圧を印加するためには、非常に多数のプローブ端子を有するコンタクタを用意する必要がある。特に、ＡＳＩＣ（ Application Specific Integrated Circuit）又はマイコンが形成された半導体チップはＤＲＡＭが形成された半導体チップに比べてデータ入出力用の端子の数が著しく多いので、ＡＳＩＣ又はマイコン等が形成された複数の半導体チップに対して一括してバーンインを行なう場合には、コンタクタに設けられるプローブ端子の数は著しく多数になる。
【０００５】
また、半導体ウェハの上に形成されている複数の半導体チップの各端子にテスト電圧を個別に印加することは、著しく多数のテスト電圧線をコンタクタに引き回さなければならないので現実的ではない。
【０００６】
そこで、プローブカードに共通のテスト電圧線を設けておき、該共通のテスト電圧線を介して各半導体チップの端子にテスト電圧を入出力することにより、著しく多数の配線がコンタクタに引き回される事態を回避する方法が提案されている。
【０００７】
【発明が解決しようとする課題】
ところが、テスト用の電源電圧、接地電圧又はデータを入力するためのテスト電圧線は共通化することができるが、各半導体チップが正常に動作しているが否かを検査するためのテストデータ出力線は共通化することができない。
【０００８】
このため、テストデータ出力線は独立に引き回さねばならないが、ＡＳＩＣ又はマイコン等が形成された半導体チップに設けられるデータ出力端子の数は、多い場合には１つの半導体チップについて１００以上になるので、半導体ウェハ全体では１００００以上にもなってしまう。
【０００９】
ところが、このように多数のデータ出力端子と対応するテストデータ出力線をコンタクタに設けることは不可能に近い。
【００１０】
半導体チップのデータ出力端子から出力される多数のテストデータのうちの一部のテストデータを間引いて半導体チップの電気特性を評価することも考慮されるが、テストデータを間引いて評価すると、間引き数の増加に伴って、半導体チップの評価に対する信頼性が低下してしまう。
【００１１】
前記に鑑み、本発明は、半導体チップの評価に対する信頼性を低下させることなく、コンタクタに設けられるテストデータ出力線の数を低減することを目的とする。
【００１２】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る第１の半導体集積回路の評価方法は、半導体ウエハ上に形成されており、それぞれが、論理回路、論理回路にデータを入力するためのデータ入力端子、論理回路の演算結果が出力されるシフトレジスタ、及びシフトレジスタのデータ移動方向先端側に接続されたテストデータ出力端子を有する複数の半導体集積回路素子の電気的特性を、データ入力線及びテストデータ出力線を有するコンタクタを用いて評価する半導体集積回路の評価方法を対象とし、データをコンタクタのデータ入力線から半導体集積回路素子のデータ入力端子を介して論理回路に入力するデータ入力工程と、データ入力工程において入力されたデータに基づいて論理回路により演算を行ない、演算されたデータをシフトレジスタにパラレルに出力する演算工程と、演算工程を一時的に停止すると共に、シフトレジスタに出力されているデータをテストデータ出力端子にシリアルに移動するデータ移動工程と、テストデータ出力端子に移動されたデータをコンタクタのテストデータ出力線に出力するデータ出力工程とを備えている。
【００１３】
第１の半導体集積回路の評価方法によると、半導体ウエハ上に形成されている半導体集積回路の電気的特性の評価を行なう場合には、演算工程を一時的に停止して半導体集積回路の論理回路による演算処理を停止すると共に、半導体集積回路素子のシフトレジスタに出力されているデータをシフトレジスタによりテストデータ出力端子に移動した後、テストデータ出力端子に移動されたデータをコンタクタのテストデータ出力線に出力するため、データを出力するテストデータ出力線は、１つの半導体集積回路素子に対して１本で済む。
【００１４】
本発明に係る第２の半導体集積回路の評価方法は、半導体ウエハ上に形成されており、それぞれが、論理回路、論理回路にデータを入力するためのデータ入力端子、論理回路の演算結果が出力されるシフトレジスタ、シフトレジスタのデータ移動方向先端側に接続されたテストデータ出力端子及び外部から動作モードを入力するためのモード入力端子を有する複数の半導体集積回路素子の電気的特性を、データ入力線、テストデータ出力線及び素子選択線を有するコンタクタを用いて評価する半導体集積回路の評価方法を対象とし、データをコンタクタのデータ入力線から複数の半導体集積回路素子のデータ入力端子を介して論理回路にそれぞれ入力するデータ入力工程と、データ入力工程において入力されたデータに基づいて論理回路により演算をそれぞれ行ない、演算されたデータをシフトレジスタにパラレルにそれぞれ出力する演算工程と、評価の対象となる半導体集積回路素子を選択する素子選択信号をコンタクタの素子選択線から複数の半導体集積回路素子のうちの一部の半導体集積回路素子のモード入力端子に入力する選択信号入力工程と、素子選択信号が入力された半導体集積回路素子において、演算工程を一時的に停止すると共に、シフトレジスタに出力されているデータをテストデータ出力端子にシリアルに移動するデータ移動工程と、テストデータ出力端子に移動されたデータをコンタクタのテストデータ出力線に出力するデータ出力工程とを備えている。
【００１５】
第２の半導体集積回路の評価方法によると、半導体ウエハ上に形成されている半導体集積回路素子の電気的特性の評価を行なう場合には、評価の対象となる半導体集積回路素子を素子選択信号により選択し、素子選択信号により選択された半導体集積回路素子において、演算工程を一時的に停止して論理回路による演算処理を停止すると共に、シフトレジスタに出力されているデータをシフトレジスタによりテストデータ出力端子に移動した後、テストデータ出力端子に移動されたデータをコンタクタのテストデータ出力線に出力するため、データを出力するテストデータ出力線は、コンタクタの１本の素子選択線から共通の素子選択信号が入力される複数の半導体集積回路素子に対して１本で済む。
【００１６】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体集積回路の評価方法について、図１〜図４を参照しながら説明する。
【００１７】
図１は、半導体ウエハＷ上に形成された、同じ回路構成を有する複数個例えば６個のバウンダリ・スキャン対応の半導体集積回路素子（以下、半導体チップと称する。）Ｓ₀₀、Ｓ₁₀、Ｓ₂₀、Ｓ₀₁、Ｓ₁₁、Ｓ₂₁の配置状態を示し、図２は各半導体チップＳの詳細を示している。尚、バウンダリ・スキャン対応の半導体チップの構成は、例えば、NIKKEI ELECTRONICS 1994.9.5(no.616) に示されているものと同様である。
【００１８】
図２に示すように、半導体チップＳ上には、入力されたデータに基づき演算処理を行なう論理回路、及びバウンダリ・スキャン・テストを行なうＴＡＰ（Test Access Port）回路がそれぞれ形成されており、ＴＡＰ回路は、レジスタ又はマルチプレクサからなるバウンダリ・スキャン・セルと該バウンダリ・スキャン・セルを制御するＴＡＰコントローラとから構成されている。
【００１９】
半導体チップＳには、入力データを外部から論理回路に入力するための例えば４個の入力パッドＩ₀、Ｉ₁、Ｉ₂、Ｉ₃が形成されていると共に、論理回路により演算された演算結果である出力データを外部に出力するための例えば１０個の出力パッドＯ₀、Ｏ₁、Ｏ₂、Ｏ₃、Ｏ₄、Ｏ₅、Ｏ₆、Ｏ₇、Ｏ₈、Ｏ₉が形成されている。また、各入力パッドＩ₀〜Ｉ₃及び各出力パッドＯ₀〜Ｏ₉と論理回路との間には、シフトレジスタを構成するレジスタＲ₀、Ｒ₁、Ｒ₂、Ｒ₃、Ｒ₄、Ｒ₅、Ｒ₆、Ｒ₇、Ｒ₈、Ｒ₉、Ｒ₁₀、Ｒ₁₁、Ｒ₁₂、Ｒ₁₃が形成されており、該シフトレジスタに保持されているデータは、Ｒ₀、Ｒ₁、Ｒ₂、……Ｒ₁₃の順に移動する。
【００２０】
半導体チップＳには、テストデータをＴＡＰ回路に入力するためのテストデータ入力パッドＴＤＩ（Test Data In）（以下、ＴＤＩパッドと称する。）、ＴＡＰ回路からテストデータを出力するためのテストデータ出力パッドＴＤＯ（Test Data Out ）（以下、ＴＤＯパッドを称する。）、ＴＡＰ回路に処理モードを選択させるモード選択信号を入力するためのモード選択パッドＴＭＳ（Test Mode Select）（以下、ＴＭＳパッドと称する。）及びテストクロック信号をＴＡＰ回路に入力するためのテストクロックパッドＴＣＫ（Test Clock）（以下、ＴＣＫパッドと称する。）が設けられている。
【００２１】
ＴＡＰ回路は、ＴＭＳパッドに入力されるモード選択信号に従って、論理回路に入力パッドＩ₀〜Ｉ₃から入力された入力データに基づいて演算処理をさせ、演算結果を出力データとして出力パッドＯ₀〜Ｏ₉と接続されたレジスタＲ₀〜Ｒ₄、Ｒ₉〜Ｒ₁₃に保持させる演算モードと、論理回路に演算処理を停止させると共に、出力パッドＯ₀〜Ｏ₉と接続されたレジスタＲ₀〜Ｒ₄、Ｒ₉〜Ｒ₁₃に保持されている出力データをテストデータとしてシフトレジスタを構成するレジスタＲ₀〜Ｒ₁₃により順次移動させてＴＤＯパッドに送るデータ出力モードとを選択することができる。
【００２２】
図３に示すように、コンタクタＣには、半導体ウエハＷ（図１を参照）の半導体チップＳ₀₀、Ｓ₁₀、Ｓ₂₀、Ｓ₀₁、Ｓ₁₁、Ｓ₂₁に入力データをパラレルに入力するデータ入力線ＩＮ₀、ＩＮ₁、ＩＮ₂、ＩＮ₃が設けられており、各データ入力線ＩＮ₀、ＩＮ₁、ＩＮ₂、ＩＮ₃から送られてくる入力データは、プローブ端子ＰＩ₀、ＰＩ₁、ＰＩ₂、ＰＩ₃を介して、各半導体チップＳの入力パッドＩ₀、Ｉ₁、Ｉ₂、Ｉ₃にそれぞれ入力される。
【００２３】
コンタクタＣには、半導体ウエハＷの各半導体チップＳにテスト信号を外部から入力するためのデータ入力線ＴＤＩ（以下、ＴＤＩ線と称する。）が設けられており、該ＴＤＩ線から送られてくるテスト信号は、プローブ端子ＰＴＤＩを介して各半導体チップＳのＴＤＩパッドに入力される。
【００２４】
コンタクタＣには、半導体ウエハＷの半導体チップＳ₀₀、Ｓ₁₀、Ｓ₂₀、Ｓ₀₁、Ｓ₁₁、Ｓ₂₁の各ＴＤＯパッドに出力されるテストデータを外部に出力するテストデータ出力線ＴＤＯ₀₀、ＴＤＯ₁₀、ＴＤＯ₂₀、ＴＤＯ₀₁、ＴＤＯ₁₁及びＴＤＯ₂₁（以下、ＴＤＯ₀₀線、ＴＤＯ₁₀線、ＴＤＯ₂₀線、ＴＤＯ₀₁線、ＴＤＯ₁₁線及びＴＤＯ₂₁線と称する。）が設けられており、半導体チップＳ₀₀、Ｓ₁₀、Ｓ₂₀、Ｓ₀₁、Ｓ₁₁、Ｓ₂₁のＴＤＯパッドに出力される各テストデータは、プローブ端子ＰＴＤＯを介してコンタクタＣのＴＤＯ₀₀線、ＴＤＯ₁₀線、ＴＤＯ₂₀線、ＴＤＯ₀₁線、ＴＤＯ₁₁線及びＴＤＯ₂₁線にそれぞれ独立して出力される。
【００２５】
コンタクタＣには、半導体ウエハＷの各半導体チップＳにテストクロック信号を入力するためのテストクロック信号線ＴＣＫ（以下、ＴＣＫ線と称する。）が設けられており、該ＴＣＫ線から送られてくるテストクロック信号は、プローブ端子ＰＴＣＫを介して各半導体チップＳのＴＣＫパッドに入力される。
【００２６】
コンタクタＣには、半導体ウエハＷの各半導体チップＳにモード選択信号を入力するための第１のテストモード選択線ＴＭＳ₀（以下、第１のＴＭＳ₀線と称する。）及び第２のテストモード選択線ＴＭＳ₁（以下、第２のＴＭＳ₁線と称する。）がそれぞれ設けられており、第１のＴＭＳ₀線から送られてくる第１のモード選択信号はプローブ端子ＰＴＭＳ₀を介して半導体チップＳ₀₀、Ｓ₁₀、Ｓ₂₀に入力されると共に、第２のＴＭＳ₁線から送られてくる第２のモード選択信号はプローブ端子ＰＴＭＳ₁を介して半導体チップＳ₀₁、Ｓ₁₁、Ｓ₂₁に入力される。
【００２７】
尚、コンタクタＣには、各半導体チップＳに電源電圧を印加する共通の電源電圧線及び接地電圧を印加する共通の接地電圧線が設けられているが、図３においては、図示の都合上省略している。
【００２８】
以下、半導体ウエハＷ上に形成されている各半導体チップＳの電気的特性をコンタクタＣを用いて評価する半導体集積回路の評価方法について説明する。
【００２９】
まず、図４に示すように、半導体ウエハＷとコンタクタＣとを接近させて、対応するパッドとプローブ端子とを互いに接触させる。尚、図４においては、半導体ウエハＷの各入力パッドＩ₀〜Ｉ₃とコンタクタＣの各プローブ端子ＰＩ₀〜ＰＩ₃とが接触している状態のみを示しているが、半導体ウエハＷのＴＤＩパッド、ＴＤＯパッド、ＴＭＳパッド及びＴＣＫパッドと、コンタクタＣのプローブ端子ＰＴＤＩ、ＰＴＤＯ、ＰＴＭＳ、ＰＴＣＫとも互いにそれぞれ接触している。この状態で、半導体ウエハＷを１００℃以上例えば１２５℃の温度下に保持して、半導体ウエハＷの各半導体チップＳに対してウェハ状態でバーンインを行なう。
【００３０】
以下、各半導体チップＳに対してウェハ状態でバーンインを行なう方法について説明する。
【００３１】
まず、コンタクタＣの第１のＴＭＳ₀線及び第２のＴＭＳ₁線から演算信号をコンタクタＣのプローブ端子ＰＴＭＳ₀、ＰＴＭＳ₁及び半導体チップＳのＴＭＳ₀パッド及びＴＭＳ₁パッドを介して半導体チップＳ₀₀、Ｓ₁₀、Ｓ₂₀、Ｓ₀₁、Ｓ₁₁、Ｓ₂₁のＴＡＰ回路に入力すると共に、コンタクタＣのデータ入力線ＩＮ₀〜ＩＮ₃から入力データをプローブ端子ＰＩＮ₀〜ＰＩＮ₃及び入力パッドＩＮ₀〜ＩＮ₃を介して半導体チップＳ₀₀、Ｓ₁₀、Ｓ₂₀、Ｓ₀₁、Ｓ₁₁、Ｓ₂₁の論理回路に入力して、各論理回路に演算処理を行なわせる。各論理回路によって得られる演算結果である出力データは、出力パッドＯ₀〜Ｏ₉と接続されたレジスタＲ₀〜Ｒ₄、Ｒ₉〜Ｒ₁₃に保持される。
【００３２】
次に、各論理回路により所定時間に亘って演算処理を行なわせた後、第１のＴＭＳ₀線及び第２のＴＭＳ₁線からデータ出力信号を半導体チップＳ₀₀、Ｓ₁₀、Ｓ₂₀、Ｓ₀₁、Ｓ₁₁、Ｓ₂₁に入力して、これらの半導体チップＳ₀₀、Ｓ₁₀、Ｓ₂₀、Ｓ₀₁、Ｓ₁₁、Ｓ₂₁の論理回路による演算処理を停止させると共に、出力パッドＯ₀〜Ｏ₉と接続されたレジスタＲ₀〜Ｒ₄、Ｒ₉〜Ｒ₁₃に保持されている各出力データをテストデータとして半導体チップＳ₀₀、Ｓ₁₀、Ｓ₂₀、Ｓ₀₁、Ｓ₁₁、Ｓ₂₁の各ＴＤＯパッドに順次移送させた後、各ＴＤＯパッドからＴＤＯ₀₀線、ＴＤＯ₁₀線、ＴＤＯ₂₀線、ＴＤＯ₀₁線、ＴＤＯ₁₁線及びＴＤＯ₂₁線にそれぞれ出力させる。尚、この場合、コンタクタＣのＴＤＩ線はHigh又はLow に固定されている。
【００３３】
ＴＤＯ₀₀線、ＴＤＯ₁₀線、ＴＤＯ₂₀線、ＴＤＯ₀₁線、ＴＤＯ₁₁線及びＴＤＯ₂₁線に出力された各テストデータは、図示しない検査装置にそれぞれ転送され、該検査装置により各半導体チップＳ₀₀、Ｓ₁₀、Ｓ₂₀、Ｓ₀₁、Ｓ₁₁、Ｓ₂₁の電気的特性の評価が行なわれる。
【００３４】
各半導体チップＳ₀₀、Ｓ₁₀、Ｓ₂₀、Ｓ₀₁、Ｓ₁₁、Ｓ₂₁の電気的特性の評価が完了すると、第１のＴＭＳ₀線及び第２のＴＭＳ₁線から演算信号を半導体チップＳ₀₀、Ｓ₁₀、Ｓ₂₀、Ｓ₀₁、Ｓ₁₁、Ｓ₂₁に入力して、各論理回路による演算処理を再び行なわせる。
【００３５】
第１の実施形態によると、半導体ウエハＷ上に形成されている各半導体チップＳの電気的特性の評価を行なう場合には、各半導体チップＳの論理回路による演算処理を停止すると共に、各半導体チップＳのレジスタＲに保持されている出力データをシフトレジスタによりＴＤＯパッドに順次移送させた後、ＴＤＯパッドからコンタクタＣの各ＴＤＯ線に出力して、各半導体チップＳの電気的特性の評価を行なうため、テストデータを出力するテストデータ出力線（ＴＤＯ線）は、１つの半導体チップＳに対して１本で済む。つまり、半導体チップＳの出力パッドＯ₀〜Ｏ₉と対応する数のテストデータ出力線が不要になるので、コンタクタＷに設けられるテストデータ出力線の数を低減することができる。
【００３６】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体集積回路の評価方法について図１〜図４を参照しながら説明する。
【００３７】
第１の実施形態においては、コンタクタＣには、半導体ウエハＷの半導体チップＳ₀₀、Ｓ₁₀、Ｓ₂₀、Ｓ₀₁、Ｓ₁₁、Ｓ₂₁毎にＴＤＯ₀₀線、ＴＤＯ₁₀線、ＴＤＯ₂₀線、ＴＤＯ₀₁線、ＴＤＯ₁₁線及びＴＤＯ₂₁線が設けられていたが、第２の実施形態においては、図示は省略しているが、コンタクタＣには、ＴＤＯ₀₀線とＴＤＯ₀₁線とが共通化されてなるＴＤＯ₀線、ＴＤＯ₁₀線とＴＤＯ₁₁線とが共通化されてなるＴＤＯ₁線及びＴＤＯ₂₀線とＴＤＯ₂₁線とが共通化されてなるＴＤＯ線₂が設けられている。すなわち、異なるＴＭＳ線例えば第１のＴＭＳ₀線及び第２のＴＭＳ₁線が接続されている半導体チップ群に属する各１つの半導体チップＳのテストデータを出力するＴＤＯ線が共通化されている。
【００３８】
以下、異なるＴＭＳ線が接続されている半導体チップ群に属する各１つの半導体チップＳのテストデータを出力するＴＤＯ線が共通化されている場合の半導体チップＳの電気的特性の評価方法について説明する。
【００３９】
まず、第１の実施形態と同様、コンタクタＣの第１のＴＭＳ₀線及び第２のＴＭＳ₁線から演算信号を半導体チップＳ₀₀、Ｓ₁₀、Ｓ₂₀、Ｓ₀₁、Ｓ₁₁、Ｓ₂₁のＴＡＰ回路に出力すると共に、コンタクタＣのデータ入力線ＩＮ₀〜ＩＮ₃から入力データを半導体チップＳ₀₀、Ｓ₁₀、Ｓ₂₀、Ｓ₀₁、Ｓ₁₁、Ｓ₂₁の各論理回路に入力して、各論理回路に演算処理を行なわせる。
【００４０】
次に、各論理回路により所定時間に亘って演算処理を行なわせた後、第１のＴＭＳ₀線からデータ出力信号を第１の半導体チップ群に属する半導体チップＳ₀₀、Ｓ₁₀、Ｓ₂₀に入力して、これらの半導体チップＳ₀₀、Ｓ₁₀、Ｓ₂₀の論理回路による演算処理を停止させると共に、出力パッドＯ₀〜Ｏ₉と接続されたレジスタＲ₀〜Ｒ₄、Ｒ₉〜Ｒ₁₃に保持されている各出力データをテストデータとして半導体チップＳ₀₀、Ｓ₁₀、Ｓ₂₀の各ＴＤＯパッドに順次移送させた後、各ＴＤＯパッドからＴＤＯ₀線、ＴＤＯ₁線及びＴＤＯ₂線にそれぞれ出力させる。これによって、第１の半導体チップ群に属する半導体チップＳ₀₀、Ｓ₁₀、Ｓ₂₀の電気的特性が評価される。尚、データ出力信号が入力されていない第２の半導体チップ群に属する半導体チップＳ₀₁、Ｓ₁₁、Ｓ₂₁においては、論理回路による演算処理を続行している。
【００４１】
半導体チップＳ₀₀、Ｓ₁₀、Ｓ₂₀の電気的特性の評価が完了すると、第２のＴＭＳ₁線からデータ出力信号を半導体チップＳ₀₁、Ｓ₁₁、Ｓ₂₁に入力して、これらの半導体チップＳ₀₁、Ｓ₁₁、Ｓ₂₁の論理回路による演算処理を停止させると共に、各出力データをテストデータとして各ＴＤＯパッドからＴＤＯ₀線、ＴＤＯ₁線及びＴＤＯ₂線にそれぞれ出力させる。これによって、第２の半導体チップ群に属する半導体チップＳ₀₁、Ｓ₁₁、Ｓ₂₁の電気的特性が評価される。この場合、第１のＴＭＳ₀線から演算信号を第１の半導体チップ群に属する半導体チップＳ₀₀、Ｓ₁₀、Ｓ₂₀に入力して、これらの半導体チップＳ₀₀、Ｓ₁₀、Ｓ₂₀の論理回路による演算処理を再び行なわせる。
【００４２】
第２の実施形態によると、半導体チップＳ₀₀、Ｓ₁₀、Ｓ₂₀、Ｓ₀₁、Ｓ₁₁、Ｓ₂₁の各論理回路に所定時間に亘って演算処理を行なわせた後、第１のＴＭＳ₀線からデータ出力信号を半導体チップＳ₀₀、Ｓ₁₀、Ｓ₂₀に入力して、これらの半導体チップＳ₀₀、Ｓ₁₀、Ｓ₂₀の電気的特性を評価し、その後、第２のＴＭＳ₁線からデータ出力信号を半導体チップＳ₀₁、Ｓ₁₁、Ｓ₂₁に入力して、これらの半導体チップＳ₀₁、Ｓ₁₁、Ｓ₂₁の電気的特性を評価するため、テストデータを出力するテストデータ出力線（ＴＤＯ線）は、１本のＴＭＳ線に接続されている複数の半導体チップＳに対して１本で済むので、コンタクタＷに設けられるテスト信号出力線の数を大きく低減することができる。
【００４３】
【発明の効果】
第１の半導体集積回路の評価方法によると、論理回路により演算されたデータは、シフトレジスタによりテストデータ出力端子に移動された後、該テストデータ出力端子からコンタクタのテストデータ出力線に出力されるため、データを出力するテストデータ出力線は１つの半導体集積回路素子に対して１本で済むので、つまり、半導体集積回路素子のデータ出力端子と対応する数のテストデータ出力線を設ける必要がなくなるので、コンタクタに設けられるテスト信号出力線の数を低減することができる。
【００４４】
第２の半導体集積回路の評価方法によると、素子選択信号により選択された半導体集積回路素子において、論理回路により演算されたデータは、シフトレジスタによりテストデータ出力端子に移動された後、該テストデータ出力端子からコンタクタのテストデータ出力線に出力されるため、データを出力するテストデータ出力線は、コンタクタの１本の素子選択線から共通の素子選択信号が入力される複数の半導体集積回路素子に対して１本で済むので、コンタクタに設けられるテスト信号出力線の数を大きく低減することができる。
【図面の簡単な説明】
【図１】本発明の第１又は第２の実施形態に係る半導体集積回路の評価方法に適用される半導体チップの配置を示す平面図である。
【図２】本発明の第１又は第２の実施形態に係る半導体集積回路の評価方法に適用される半導体チップの詳細を示す平面図である。
【図３】本発明の第１の実施形態に係る半導体集積回路の評価方法に適用されるコンタクタの配線を示す平面図である。
【図４】本発明の第１又は第２の実施形態に係る半導体集積回路の評価方法の一工程を示す半導体ウエハ及びコンタクタの断面図である。
【符号の説明】
Ｗ半導体ウェハ
Ｓ、Ｓ₀₀、Ｓ₁₀、Ｓ₂₀、Ｓ₀₁、Ｓ₁₁、Ｓ₂₁ 半導体チップ（半導体集積回路素子）
Ｉ₀、Ｉ₁、Ｉ₂、Ｉ₃ 入力パッド（データ入力端子）
Ｏ₀、Ｏ₁、Ｏ₂、Ｏ₃、Ｏ₄、Ｏ₅、Ｏ₆、Ｏ₇、Ｏ₈、Ｏ₉ 出力パッド
Ｒ₀、Ｒ₁、Ｒ₂、Ｒ₃、Ｒ₄、Ｒ₅、Ｒ₆、Ｒ₇、Ｒ₈、Ｒ₉、Ｒ₁₀、Ｒ₁₁、Ｒ₁₂、Ｒ₁₃ レジスタ（シフトレジスタ）
ＴＤＩテストデータ入力パッド
ＴＤＯテストデータ出力パッド（テストデータ出力端子）
ＴＭＳモード選択パッド（モード入力端子）
ＴＣＫテストクロックパッド
Ｃコンタクタ
ＩＮ₀、ＩＮ₁、ＩＮ₂、ＩＮ₃ データ入力線
ＴＤＩテストデータ入力線
ＴＤＯ₀₀、ＴＤＯ₁₀、ＴＤＯ₂₀、ＴＤＯ₀₁、ＴＤＯ₁₁、ＴＤＯ₂₁ テストデータ出力線
ＴＭＳ₀ 第１のテストモード選択線（素子選択線）
ＴＭＳ₁ 第２のテストモード選択線（素子選択線）
ＴＣＫテストクロック信号線
ＰＩ₀、ＰＩ₁、ＰＩ₂、ＰＩ₃、ＰＴＤＩ、ＰＴＤＯ、ＰＴＭＳ₀、ＰＴＭＳ₁、ＰＴＣＫプローブ端子

Claims

一の半導体ウエハ上に形成されており、それぞれが、論理回路、前記論理回路にデータを入力するためのデータ入力端子、前記論理回路の演算結果が出力されるシフトレジスタ、前記シフトレジスタのデータ移動方向先端側に接続されたテストデータ出力端子及び外部から動作モードを入力するためのモード入力端子を有する複数の半導体集積回路素子の電気的特性を、データ入力線、テストデータ出力線、及び素子選択線を有するコンタクタを用いてウエハ状態で一括して評価する半導体集積回路の評価方法であって、
データを前記コンタクタのデータ入力線から前記複数の半導体集積回路素子のデータ入力端子を介して前記論理回路にそれぞれ入力するデータ入力工程と、
前記データ入力工程において入力されたデータに基づいて前記論理回路により演算をそれぞれ行ない、演算されたデータを前記シフトレジスタにパラレルにそれぞれ出力する演算工程と、
電気的特性の評価の対象となる半導体集積回路素子を選択する素子選択信号を前記コンタクタの素子選択線から前記複数の半導体集積回路素子のうちの一部の半導体集積回路素子のモード入力端子に入力する選択信号入力工程と、
前記素子選択信号が入力された半導体集積回路素子において、前記演算工程を一時的に停止すると共に、前記シフトレジスタに出力されているデータを前記テストデータ出力端子にシリアルに移動するデータ移動工程と、
前記テストデータ出力端子に移動されたデータを前記コンタクタのテストデータ出力線に出力するデータ出力工程とを備えていることを特徴とする半導体集積回路の評価方法。