JP2000138267A - 半導体集積回路の評価方法 - Google Patents
半導体集積回路の評価方法Info
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- JP2000138267A JP2000138267A JP10312072A JP31207298A JP2000138267A JP 2000138267 A JP2000138267 A JP 2000138267A JP 10312072 A JP10312072 A JP 10312072A JP 31207298 A JP31207298 A JP 31207298A JP 2000138267 A JP2000138267 A JP 2000138267A
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Abstract
(57)【要約】
【課題】 半導体チップの評価に対する信頼性を低下さ
せることなく、コンタクタに設けられるテストデータ出
力線の数を低減する。 【解決手段】 コンタクタＣの第１のＴＭＳ0 線及び第
２のＴＭＳ1 線から演算信号を各半導体チップのＴＡＰ
回路に出力して、各論理回路に演算処理を行なわせる。
各論理回路により所定時間に亘って演算処理を行なわせ
た後、第１のＴＭＳ0 線及び第２のＴＭＳ1 線からデー
タ出力信号を各半導体チップに入力して、これらの半導
体チップの論理回路による演算処理を停止させると共
に、これらの半導体チップの各シフトレジスタに保持さ
れている出力データをＴＤＯパッドに順次移送させた
後、各ＴＤＯパッドからコンタクタＣのＴＤＯ00線、Ｔ
ＤＯ10線、ＴＤＯ20線、ＴＤＯ01線、ＴＤＯ11線及びＴ
ＤＯ21線にそれぞれ出力させる。ＴＤＯ00線、ＴＤＯ10
線、ＴＤＯ20線、ＴＤＯ01線、ＴＤＯ11線及びＴＤＯ21
線に出力されたテストデータは検査装置により評価され
る。
せることなく、コンタクタに設けられるテストデータ出
力線の数を低減する。 【解決手段】 コンタクタＣの第１のＴＭＳ0 線及び第
２のＴＭＳ1 線から演算信号を各半導体チップのＴＡＰ
回路に出力して、各論理回路に演算処理を行なわせる。
各論理回路により所定時間に亘って演算処理を行なわせ
た後、第１のＴＭＳ0 線及び第２のＴＭＳ1 線からデー
タ出力信号を各半導体チップに入力して、これらの半導
体チップの論理回路による演算処理を停止させると共
に、これらの半導体チップの各シフトレジスタに保持さ
れている出力データをＴＤＯパッドに順次移送させた
後、各ＴＤＯパッドからコンタクタＣのＴＤＯ00線、Ｔ
ＤＯ10線、ＴＤＯ20線、ＴＤＯ01線、ＴＤＯ11線及びＴ
ＤＯ21線にそれぞれ出力させる。ＴＤＯ00線、ＴＤＯ10
線、ＴＤＯ20線、ＴＤＯ01線、ＴＤＯ11線及びＴＤＯ21
線に出力されたテストデータは検査装置により評価され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体ウエハ上に
形成されている半導体集積回路素子の電気的特性を評価
する半導体集積回路の評価方法に関する。
形成されている半導体集積回路素子の電気的特性を評価
する半導体集積回路の評価方法に関する。
【０００２】
【従来の技術】電子機器の小型化及び低価格化の要求か
ら、半導体集積回路装置を半導体ウェハから切り出した
ままのベアチップ状態で回路基板に実装する方法が開発
されており、品質が保証されたベアチップを低価格で供
給することが望まれている。ベアチップに対して品質保
証を行なうためには、半導体ウェハ上に形成された複数
の半導体チップに対して一括にバーンインを行なうこと
が低コスト化の点で好ましい。
ら、半導体集積回路装置を半導体ウェハから切り出した
ままのベアチップ状態で回路基板に実装する方法が開発
されており、品質が保証されたベアチップを低価格で供
給することが望まれている。ベアチップに対して品質保
証を行なうためには、半導体ウェハ上に形成された複数
の半導体チップに対して一括にバーンインを行なうこと
が低コスト化の点で好ましい。
【０００３】そこで、半導体ウェハ上に形成された複数
の半導体チップの各端子と接続されるプローブ端子を有
するコンタクタを用いて、半導体ウェハ上に形成された
複数の半導体チップに対してウェハ状態で一括してバー
ンインを行なう半導体集積回路の評価方法が知られてい
る。この場合、複数の半導体集積回路素子の各端子に対
して、電源電圧、接地電圧又は信号電圧よりなるテスト
電圧を印加する必要がある。
の半導体チップの各端子と接続されるプローブ端子を有
するコンタクタを用いて、半導体ウェハ上に形成された
複数の半導体チップに対してウェハ状態で一括してバー
ンインを行なう半導体集積回路の評価方法が知られてい
る。この場合、複数の半導体集積回路素子の各端子に対
して、電源電圧、接地電圧又は信号電圧よりなるテスト
電圧を印加する必要がある。
【０００４】ところが、半導体ウェハの上に形成されて
いる複数の半導体チップの各端子にテスト電圧を印加す
るためには、非常に多数のプローブ端子を有するコンタ
クタを用意する必要がある。特に、ＡＳＩＣ（ Applica
tion Specific Integrated Circuit）又はマイコンが形
成された半導体チップはＤＲＡＭが形成された半導体チ
ップに比べてデータ入出力用の端子の数が著しく多いの
で、ＡＳＩＣ又はマイコン等が形成された複数の半導体
チップに対して一括してバーンインを行なう場合には、
コンタクタに設けられるプローブ端子の数は著しく多数
になる。
いる複数の半導体チップの各端子にテスト電圧を印加す
るためには、非常に多数のプローブ端子を有するコンタ
クタを用意する必要がある。特に、ＡＳＩＣ（ Applica
tion Specific Integrated Circuit）又はマイコンが形
成された半導体チップはＤＲＡＭが形成された半導体チ
ップに比べてデータ入出力用の端子の数が著しく多いの
で、ＡＳＩＣ又はマイコン等が形成された複数の半導体
チップに対して一括してバーンインを行なう場合には、
コンタクタに設けられるプローブ端子の数は著しく多数
になる。
【０００５】また、半導体ウェハの上に形成されている
複数の半導体チップの各端子にテスト電圧を個別に印加
することは、著しく多数のテスト電圧線をコンタクタに
引き回さなければならないので現実的ではない。
複数の半導体チップの各端子にテスト電圧を個別に印加
することは、著しく多数のテスト電圧線をコンタクタに
引き回さなければならないので現実的ではない。
【０００６】そこで、プローブカードに共通のテスト電
圧線を設けておき、該共通のテスト電圧線を介して各半
導体チップの端子にテスト電圧を入出力することによ
り、著しく多数の配線がコンタクタに引き回される事態
を回避する方法が提案されている。
圧線を設けておき、該共通のテスト電圧線を介して各半
導体チップの端子にテスト電圧を入出力することによ
り、著しく多数の配線がコンタクタに引き回される事態
を回避する方法が提案されている。
【０００７】
【発明が解決しようとする課題】ところが、テスト用の
電源電圧、接地電圧又はデータを入力するためのテスト
電圧線は共通化することができるが、各半導体チップが
正常に動作しているが否かを検査するためのテストデー
タ出力線は共通化することができない。
電源電圧、接地電圧又はデータを入力するためのテスト
電圧線は共通化することができるが、各半導体チップが
正常に動作しているが否かを検査するためのテストデー
タ出力線は共通化することができない。
【０００８】このため、テストデータ出力線は独立に引
き回さねばならないが、ＡＳＩＣ又はマイコン等が形成
された半導体チップに設けられるデータ出力端子の数
は、多い場合には１つの半導体チップについて１００以
上になるので、半導体ウェハ全体では１００００以上に
もなってしまう。
き回さねばならないが、ＡＳＩＣ又はマイコン等が形成
された半導体チップに設けられるデータ出力端子の数
は、多い場合には１つの半導体チップについて１００以
上になるので、半導体ウェハ全体では１００００以上に
もなってしまう。
【０００９】ところが、このように多数のデータ出力端
子と対応するテストデータ出力線をコンタクタに設ける
ことは不可能に近い。
子と対応するテストデータ出力線をコンタクタに設ける
ことは不可能に近い。
【００１０】半導体チップのデータ出力端子から出力さ
れる多数のテストデータのうちの一部のテストデータを
間引いて半導体チップの電気特性を評価することも考慮
されるが、テストデータを間引いて評価すると、間引き
数の増加に伴って、半導体チップの評価に対する信頼性
が低下してしまう。
れる多数のテストデータのうちの一部のテストデータを
間引いて半導体チップの電気特性を評価することも考慮
されるが、テストデータを間引いて評価すると、間引き
数の増加に伴って、半導体チップの評価に対する信頼性
が低下してしまう。
【００１１】前記に鑑み、本発明は、半導体チップの評
価に対する信頼性を低下させることなく、コンタクタに
設けられるテストデータ出力線の数を低減することを目
的とする。
価に対する信頼性を低下させることなく、コンタクタに
設けられるテストデータ出力線の数を低減することを目
的とする。
【００１２】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る第１の半導体集積回路の評価方法は、
半導体ウエハ上に形成されており、それぞれが、論理回
路、論理回路にデータを入力するためのデータ入力端
子、論理回路の演算結果が出力されるシフトレジスタ、
及びシフトレジスタのデータ移動方向先端側に接続され
たテストデータ出力端子を有する複数の半導体集積回路
素子の電気的特性を、データ入力線及びテストデータ出
力線を有するコンタクタを用いて評価する半導体集積回
路の評価方法を対象とし、データをコンタクタのデータ
入力線から半導体集積回路素子のデータ入力端子を介し
て論理回路に入力するデータ入力工程と、データ入力工
程において入力されたデータに基づいて論理回路により
演算を行ない、演算されたデータをシフトレジスタにパ
ラレルに出力する演算工程と、演算工程を一時的に停止
すると共に、シフトレジスタに出力されているデータを
テストデータ出力端子にシリアルに移動するデータ移動
工程と、テストデータ出力端子に移動されたデータをコ
ンタクタのテストデータ出力線に出力するデータ出力工
程とを備えている。
め、本発明に係る第１の半導体集積回路の評価方法は、
半導体ウエハ上に形成されており、それぞれが、論理回
路、論理回路にデータを入力するためのデータ入力端
子、論理回路の演算結果が出力されるシフトレジスタ、
及びシフトレジスタのデータ移動方向先端側に接続され
たテストデータ出力端子を有する複数の半導体集積回路
素子の電気的特性を、データ入力線及びテストデータ出
力線を有するコンタクタを用いて評価する半導体集積回
路の評価方法を対象とし、データをコンタクタのデータ
入力線から半導体集積回路素子のデータ入力端子を介し
て論理回路に入力するデータ入力工程と、データ入力工
程において入力されたデータに基づいて論理回路により
演算を行ない、演算されたデータをシフトレジスタにパ
ラレルに出力する演算工程と、演算工程を一時的に停止
すると共に、シフトレジスタに出力されているデータを
テストデータ出力端子にシリアルに移動するデータ移動
工程と、テストデータ出力端子に移動されたデータをコ
ンタクタのテストデータ出力線に出力するデータ出力工
程とを備えている。
【００１３】第１の半導体集積回路の評価方法による
と、半導体ウエハ上に形成されている半導体集積回路の
電気的特性の評価を行なう場合には、演算工程を一時的
に停止して半導体集積回路の論理回路による演算処理を
停止すると共に、半導体集積回路素子のシフトレジスタ
に出力されているデータをシフトレジスタによりテスト
データ出力端子に移動した後、テストデータ出力端子に
移動されたデータをコンタクタのテストデータ出力線に
出力するため、データを出力するテストデータ出力線
は、１つの半導体集積回路素子に対して１本で済む。
と、半導体ウエハ上に形成されている半導体集積回路の
電気的特性の評価を行なう場合には、演算工程を一時的
に停止して半導体集積回路の論理回路による演算処理を
停止すると共に、半導体集積回路素子のシフトレジスタ
に出力されているデータをシフトレジスタによりテスト
データ出力端子に移動した後、テストデータ出力端子に
移動されたデータをコンタクタのテストデータ出力線に
出力するため、データを出力するテストデータ出力線
は、１つの半導体集積回路素子に対して１本で済む。
【００１４】本発明に係る第２の半導体集積回路の評価
方法は、半導体ウエハ上に形成されており、それぞれ
が、論理回路、論理回路にデータを入力するためのデー
タ入力端子、論理回路の演算結果が出力されるシフトレ
ジスタ、シフトレジスタのデータ移動方向先端側に接続
されたテストデータ出力端子及び外部から動作モードを
入力するためのモード入力端子を有する複数の半導体集
積回路素子の電気的特性を、データ入力線、テストデー
タ出力線及び素子選択線を有するコンタクタを用いて評
価する半導体集積回路の評価方法を対象とし、データを
コンタクタのデータ入力線から複数の半導体集積回路素
子のデータ入力端子を介して論理回路にそれぞれ入力す
るデータ入力工程と、データ入力工程において入力され
たデータに基づいて論理回路により演算をそれぞれ行な
い、演算されたデータをシフトレジスタにパラレルにそ
れぞれ出力する演算工程と、評価の対象となる半導体集
積回路素子を選択する素子選択信号をコンタクタの素子
選択線から複数の半導体集積回路素子のうちの一部の半
導体集積回路素子のモード入力端子に入力する選択信号
入力工程と、素子選択信号が入力された半導体集積回路
素子において、演算工程を一時的に停止すると共に、シ
フトレジスタに出力されているデータをテストデータ出
力端子にシリアルに移動するデータ移動工程と、テスト
データ出力端子に移動されたデータをコンタクタのテス
トデータ出力線に出力するデータ出力工程とを備えてい
る。
方法は、半導体ウエハ上に形成されており、それぞれ
が、論理回路、論理回路にデータを入力するためのデー
タ入力端子、論理回路の演算結果が出力されるシフトレ
ジスタ、シフトレジスタのデータ移動方向先端側に接続
されたテストデータ出力端子及び外部から動作モードを
入力するためのモード入力端子を有する複数の半導体集
積回路素子の電気的特性を、データ入力線、テストデー
タ出力線及び素子選択線を有するコンタクタを用いて評
価する半導体集積回路の評価方法を対象とし、データを
コンタクタのデータ入力線から複数の半導体集積回路素
子のデータ入力端子を介して論理回路にそれぞれ入力す
るデータ入力工程と、データ入力工程において入力され
たデータに基づいて論理回路により演算をそれぞれ行な
い、演算されたデータをシフトレジスタにパラレルにそ
れぞれ出力する演算工程と、評価の対象となる半導体集
積回路素子を選択する素子選択信号をコンタクタの素子
選択線から複数の半導体集積回路素子のうちの一部の半
導体集積回路素子のモード入力端子に入力する選択信号
入力工程と、素子選択信号が入力された半導体集積回路
素子において、演算工程を一時的に停止すると共に、シ
フトレジスタに出力されているデータをテストデータ出
力端子にシリアルに移動するデータ移動工程と、テスト
データ出力端子に移動されたデータをコンタクタのテス
トデータ出力線に出力するデータ出力工程とを備えてい
る。
【００１５】第２の半導体集積回路の評価方法による
と、半導体ウエハ上に形成されている半導体集積回路素
子の電気的特性の評価を行なう場合には、評価の対象と
なる半導体集積回路素子を素子選択信号により選択し、
素子選択信号により選択された半導体集積回路素子にお
いて、演算工程を一時的に停止して論理回路による演算
処理を停止すると共に、シフトレジスタに出力されてい
るデータをシフトレジスタによりテストデータ出力端子
に移動した後、テストデータ出力端子に移動されたデー
タをコンタクタのテストデータ出力線に出力するため、
データを出力するテストデータ出力線は、コンタクタの
１本の素子選択線から共通の素子選択信号が入力される
複数の半導体集積回路素子に対して１本で済む。
と、半導体ウエハ上に形成されている半導体集積回路素
子の電気的特性の評価を行なう場合には、評価の対象と
なる半導体集積回路素子を素子選択信号により選択し、
素子選択信号により選択された半導体集積回路素子にお
いて、演算工程を一時的に停止して論理回路による演算
処理を停止すると共に、シフトレジスタに出力されてい
るデータをシフトレジスタによりテストデータ出力端子
に移動した後、テストデータ出力端子に移動されたデー
タをコンタクタのテストデータ出力線に出力するため、
データを出力するテストデータ出力線は、コンタクタの
１本の素子選択線から共通の素子選択信号が入力される
複数の半導体集積回路素子に対して１本で済む。
【００１６】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体集積回路の評価方法につ
いて、図１〜図４を参照しながら説明する。
の第１の実施形態に係る半導体集積回路の評価方法につ
いて、図１〜図４を参照しながら説明する。
【００１７】図１は、半導体ウエハＷ上に形成された、
同じ回路構成を有する複数個例えば６個のバウンダリ・
スキャン対応の半導体集積回路素子（以下、半導体チッ
プと称する。）Ｓ00、Ｓ10、Ｓ20、Ｓ01、Ｓ11、Ｓ21の
配置状態を示し、図２は各半導体チップＳの詳細を示し
ている。尚、バウンダリ・スキャン対応の半導体チップ
の構成は、例えば、NIKKEI ELECTRONICS 1994.9.5(no.6
16) に示されているものと同様である。
同じ回路構成を有する複数個例えば６個のバウンダリ・
スキャン対応の半導体集積回路素子（以下、半導体チッ
プと称する。）Ｓ00、Ｓ10、Ｓ20、Ｓ01、Ｓ11、Ｓ21の
配置状態を示し、図２は各半導体チップＳの詳細を示し
ている。尚、バウンダリ・スキャン対応の半導体チップ
の構成は、例えば、NIKKEI ELECTRONICS 1994.9.5(no.6
16) に示されているものと同様である。
【００１８】図２に示すように、半導体チップＳ上に
は、入力されたデータに基づき演算処理を行なう論理回
路、及びバウンダリ・スキャン・テストを行なうＴＡＰ
（TestAccess Port）回路がそれぞれ形成されており、
ＴＡＰ回路は、レジスタ又はマルチプレクサからなるバ
ウンダリ・スキャン・セルと該バウンダリ・スキャン・
セルを制御するＴＡＰコントローラとから構成されてい
る。
は、入力されたデータに基づき演算処理を行なう論理回
路、及びバウンダリ・スキャン・テストを行なうＴＡＰ
（TestAccess Port）回路がそれぞれ形成されており、
ＴＡＰ回路は、レジスタ又はマルチプレクサからなるバ
ウンダリ・スキャン・セルと該バウンダリ・スキャン・
セルを制御するＴＡＰコントローラとから構成されてい
る。
【００１９】半導体チップＳには、入力データを外部か
ら論理回路に入力するための例えば４個の入力パッドＩ
0 、Ｉ1 、Ｉ2 、Ｉ3 が形成されていると共に、論理回
路により演算された演算結果である出力データを外部に
出力するための例えば１０個の出力パッドＯ0 、Ｏ1 、
Ｏ2 、Ｏ3 、Ｏ4 、Ｏ5 、Ｏ6 、Ｏ7 、Ｏ8 、Ｏ9 が形
成されている。また、各入力パッドＩ0 〜Ｉ3 及び各出
力パッドＯ0 〜Ｏ9 と論理回路との間には、シフトレジ
スタを構成するレジスタＲ0 、Ｒ1 、Ｒ2 、Ｒ3 、
Ｒ4 、Ｒ5 、Ｒ6 、Ｒ7 、Ｒ8 、Ｒ9 、Ｒ10、Ｒ11、Ｒ
12、Ｒ13が形成されており、該シフトレジスタに保持さ
れているデータは、Ｒ0 、Ｒ1 、Ｒ2 、……Ｒ13の順に
移動する。
ら論理回路に入力するための例えば４個の入力パッドＩ
0 、Ｉ1 、Ｉ2 、Ｉ3 が形成されていると共に、論理回
路により演算された演算結果である出力データを外部に
出力するための例えば１０個の出力パッドＯ0 、Ｏ1 、
Ｏ2 、Ｏ3 、Ｏ4 、Ｏ5 、Ｏ6 、Ｏ7 、Ｏ8 、Ｏ9 が形
成されている。また、各入力パッドＩ0 〜Ｉ3 及び各出
力パッドＯ0 〜Ｏ9 と論理回路との間には、シフトレジ
スタを構成するレジスタＲ0 、Ｒ1 、Ｒ2 、Ｒ3 、
Ｒ4 、Ｒ5 、Ｒ6 、Ｒ7 、Ｒ8 、Ｒ9 、Ｒ10、Ｒ11、Ｒ
12、Ｒ13が形成されており、該シフトレジスタに保持さ
れているデータは、Ｒ0 、Ｒ1 、Ｒ2 、……Ｒ13の順に
移動する。
【００２０】半導体チップＳには、テストデータをＴＡ
Ｐ回路に入力するためのテストデータ入力パッドＴＤＩ
（Test Data In）（以下、ＴＤＩパッドと称する。）、
ＴＡＰ回路からテストデータを出力するためのテストデ
ータ出力パッドＴＤＯ（TestData Out ）（以下、ＴＤ
Ｏパッドを称する。）、ＴＡＰ回路に処理モードを選択
させるモード選択信号を入力するためのモード選択パッ
ドＴＭＳ（Test ModeSelect）（以下、ＴＭＳパッドと
称する。）及びテストクロック信号をＴＡＰ回路に入力
するためのテストクロックパッドＴＣＫ（Test Clock）
（以下、ＴＣＫパッドと称する。）が設けられている。
Ｐ回路に入力するためのテストデータ入力パッドＴＤＩ
（Test Data In）（以下、ＴＤＩパッドと称する。）、
ＴＡＰ回路からテストデータを出力するためのテストデ
ータ出力パッドＴＤＯ（TestData Out ）（以下、ＴＤ
Ｏパッドを称する。）、ＴＡＰ回路に処理モードを選択
させるモード選択信号を入力するためのモード選択パッ
ドＴＭＳ（Test ModeSelect）（以下、ＴＭＳパッドと
称する。）及びテストクロック信号をＴＡＰ回路に入力
するためのテストクロックパッドＴＣＫ（Test Clock）
（以下、ＴＣＫパッドと称する。）が設けられている。
【００２１】ＴＡＰ回路は、ＴＭＳパッドに入力される
モード選択信号に従って、論理回路に入力パッドＩ0 〜
Ｉ3 から入力された入力データに基づいて演算処理をさ
せ、演算結果を出力データとして出力パッドＯ0 〜Ｏ9
と接続されたレジスタＲ0 〜Ｒ4 、Ｒ9 〜Ｒ13に保持さ
せる演算モードと、論理回路に演算処理を停止させると
共に、出力パッドＯ0 〜Ｏ9 と接続されたレジスタＲ0
〜Ｒ4 、Ｒ9 〜Ｒ13に保持されている出力データをテス
トデータとしてシフトレジスタを構成するレジスタＲ0
〜Ｒ13により順次移動させてＴＤＯパッドに送るデータ
出力モードとを選択することができる。
モード選択信号に従って、論理回路に入力パッドＩ0 〜
Ｉ3 から入力された入力データに基づいて演算処理をさ
せ、演算結果を出力データとして出力パッドＯ0 〜Ｏ9
と接続されたレジスタＲ0 〜Ｒ4 、Ｒ9 〜Ｒ13に保持さ
せる演算モードと、論理回路に演算処理を停止させると
共に、出力パッドＯ0 〜Ｏ9 と接続されたレジスタＲ0
〜Ｒ4 、Ｒ9 〜Ｒ13に保持されている出力データをテス
トデータとしてシフトレジスタを構成するレジスタＲ0
〜Ｒ13により順次移動させてＴＤＯパッドに送るデータ
出力モードとを選択することができる。
【００２２】図３に示すように、コンタクタＣには、半
導体ウエハＷ（図１を参照）の半導体チップＳ00、
Ｓ10、Ｓ20、Ｓ01、Ｓ11、Ｓ21に入力データをパラレル
に入力するデータ入力線ＩＮ0 、ＩＮ1 、ＩＮ2 、ＩＮ
3 が設けられており、各データ入力線ＩＮ0 、ＩＮ1 、
ＩＮ2 、ＩＮ3 から送られてくる入力データは、プロー
ブ端子ＰＩ0 、ＰＩ1 、ＰＩ2 、ＰＩ3 を介して、各半
導体チップＳの入力パッドＩ0 、Ｉ1 、Ｉ2 、Ｉ3 にそ
れぞれ入力される。
導体ウエハＷ（図１を参照）の半導体チップＳ00、
Ｓ10、Ｓ20、Ｓ01、Ｓ11、Ｓ21に入力データをパラレル
に入力するデータ入力線ＩＮ0 、ＩＮ1 、ＩＮ2 、ＩＮ
3 が設けられており、各データ入力線ＩＮ0 、ＩＮ1 、
ＩＮ2 、ＩＮ3 から送られてくる入力データは、プロー
ブ端子ＰＩ0 、ＰＩ1 、ＰＩ2 、ＰＩ3 を介して、各半
導体チップＳの入力パッドＩ0 、Ｉ1 、Ｉ2 、Ｉ3 にそ
れぞれ入力される。
【００２３】コンタクタＣには、半導体ウエハＷの各半
導体チップＳにテスト信号を外部から入力するためのデ
ータ入力線ＴＤＩ（以下、ＴＤＩ線と称する。）が設け
られており、該ＴＤＩ線から送られてくるテスト信号
は、プローブ端子ＰＴＤＩを介して各半導体チップＳの
ＴＤＩパッドに入力される。
導体チップＳにテスト信号を外部から入力するためのデ
ータ入力線ＴＤＩ（以下、ＴＤＩ線と称する。）が設け
られており、該ＴＤＩ線から送られてくるテスト信号
は、プローブ端子ＰＴＤＩを介して各半導体チップＳの
ＴＤＩパッドに入力される。
【００２４】コンタクタＣには、半導体ウエハＷの半導
体チップＳ00、Ｓ10、Ｓ20、Ｓ01、Ｓ11、Ｓ21の各ＴＤ
Ｏパッドに出力されるテストデータを外部に出力するテ
ストデータ出力線ＴＤＯ00、ＴＤＯ10、ＴＤＯ20、ＴＤ
Ｏ01、ＴＤＯ11及びＴＤＯ21（以下、ＴＤＯ00線、ＴＤ
Ｏ10線、ＴＤＯ20線、ＴＤＯ01線、ＴＤＯ11線及びＴＤ
Ｏ21線と称する。）が設けられており、半導体チップＳ
00、Ｓ10、Ｓ20、Ｓ01、Ｓ11、Ｓ21のＴＤＯパッドに出
力される各テストデータは、プローブ端子ＰＴＤＯを介
してコンタクタＣのＴＤＯ00線、ＴＤＯ10線、ＴＤＯ20
線、ＴＤＯ01線、ＴＤＯ11線及びＴＤＯ21線にそれぞれ
独立して出力される。
体チップＳ00、Ｓ10、Ｓ20、Ｓ01、Ｓ11、Ｓ21の各ＴＤ
Ｏパッドに出力されるテストデータを外部に出力するテ
ストデータ出力線ＴＤＯ00、ＴＤＯ10、ＴＤＯ20、ＴＤ
Ｏ01、ＴＤＯ11及びＴＤＯ21（以下、ＴＤＯ00線、ＴＤ
Ｏ10線、ＴＤＯ20線、ＴＤＯ01線、ＴＤＯ11線及びＴＤ
Ｏ21線と称する。）が設けられており、半導体チップＳ
00、Ｓ10、Ｓ20、Ｓ01、Ｓ11、Ｓ21のＴＤＯパッドに出
力される各テストデータは、プローブ端子ＰＴＤＯを介
してコンタクタＣのＴＤＯ00線、ＴＤＯ10線、ＴＤＯ20
線、ＴＤＯ01線、ＴＤＯ11線及びＴＤＯ21線にそれぞれ
独立して出力される。
【００２５】コンタクタＣには、半導体ウエハＷの各半
導体チップＳにテストクロック信号を入力するためのテ
ストクロック信号線ＴＣＫ（以下、ＴＣＫ線と称す
る。）が設けられており、該ＴＣＫ線から送られてくる
テストクロック信号は、プローブ端子ＰＴＣＫを介して
各半導体チップＳのＴＣＫパッドに入力される。
導体チップＳにテストクロック信号を入力するためのテ
ストクロック信号線ＴＣＫ（以下、ＴＣＫ線と称す
る。）が設けられており、該ＴＣＫ線から送られてくる
テストクロック信号は、プローブ端子ＰＴＣＫを介して
各半導体チップＳのＴＣＫパッドに入力される。
【００２６】コンタクタＣには、半導体ウエハＷの各半
導体チップＳにモード選択信号を入力するための第１の
テストモード選択線ＴＭＳ0 （以下、第１のＴＭＳ0 線
と称する。）及び第２のテストモード選択線ＴＭＳ
1 （以下、第２のＴＭＳ1 線と称する。）がそれぞれ設
けられており、第１のＴＭＳ0 線から送られてくる第１
のモード選択信号はプローブ端子ＰＴＭＳ0 を介して半
導体チップＳ00、Ｓ10、Ｓ20に入力されると共に、第２
のＴＭＳ1 線から送られてくる第２のモード選択信号は
プローブ端子ＰＴＭＳ1 を介して半導体チップＳ01、Ｓ
11、Ｓ21に入力される。
導体チップＳにモード選択信号を入力するための第１の
テストモード選択線ＴＭＳ0 （以下、第１のＴＭＳ0 線
と称する。）及び第２のテストモード選択線ＴＭＳ
1 （以下、第２のＴＭＳ1 線と称する。）がそれぞれ設
けられており、第１のＴＭＳ0 線から送られてくる第１
のモード選択信号はプローブ端子ＰＴＭＳ0 を介して半
導体チップＳ00、Ｓ10、Ｓ20に入力されると共に、第２
のＴＭＳ1 線から送られてくる第２のモード選択信号は
プローブ端子ＰＴＭＳ1 を介して半導体チップＳ01、Ｓ
11、Ｓ21に入力される。
【００２７】尚、コンタクタＣには、各半導体チップＳ
に電源電圧を印加する共通の電源電圧線及び接地電圧を
印加する共通の接地電圧線が設けられているが、図３に
おいては、図示の都合上省略している。
に電源電圧を印加する共通の電源電圧線及び接地電圧を
印加する共通の接地電圧線が設けられているが、図３に
おいては、図示の都合上省略している。
【００２８】以下、半導体ウエハＷ上に形成されている
各半導体チップＳの電気的特性をコンタクタＣを用いて
評価する半導体集積回路の評価方法について説明する。
各半導体チップＳの電気的特性をコンタクタＣを用いて
評価する半導体集積回路の評価方法について説明する。
【００２９】まず、図４に示すように、半導体ウエハＷ
とコンタクタＣとを接近させて、対応するパッドとプロ
ーブ端子とを互いに接触させる。尚、図４においては、
半導体ウエハＷの各入力パッドＩ0 〜Ｉ3 とコンタクタ
Ｃの各プローブ端子ＰＩ0 〜ＰＩ3 とが接触している状
態のみを示しているが、半導体ウエハＷのＴＤＩパッ
ド、ＴＤＯパッド、ＴＭＳパッド及びＴＣＫパッドと、
コンタクタＣのプローブ端子ＰＴＤＩ、ＰＴＤＯ、ＰＴ
ＭＳ、ＰＴＣＫとも互いにそれぞれ接触している。この
状態で、半導体ウエハＷを１００℃以上例えば１２５℃
の温度下に保持して、半導体ウエハＷの各半導体チップ
Ｓに対してウェハ状態でバーンインを行なう。
とコンタクタＣとを接近させて、対応するパッドとプロ
ーブ端子とを互いに接触させる。尚、図４においては、
半導体ウエハＷの各入力パッドＩ0 〜Ｉ3 とコンタクタ
Ｃの各プローブ端子ＰＩ0 〜ＰＩ3 とが接触している状
態のみを示しているが、半導体ウエハＷのＴＤＩパッ
ド、ＴＤＯパッド、ＴＭＳパッド及びＴＣＫパッドと、
コンタクタＣのプローブ端子ＰＴＤＩ、ＰＴＤＯ、ＰＴ
ＭＳ、ＰＴＣＫとも互いにそれぞれ接触している。この
状態で、半導体ウエハＷを１００℃以上例えば１２５℃
の温度下に保持して、半導体ウエハＷの各半導体チップ
Ｓに対してウェハ状態でバーンインを行なう。
【００３０】以下、各半導体チップＳに対してウェハ状
態でバーンインを行なう方法について説明する。
態でバーンインを行なう方法について説明する。
【００３１】まず、コンタクタＣの第１のＴＭＳ0 線及
び第２のＴＭＳ1 線から演算信号をコンタクタＣのプロ
ーブ端子ＰＴＭＳ0 、ＰＴＭＳ1 及び半導体チップＳの
ＴＭＳ0 パッド及びＴＭＳ1 パッドを介して半導体チッ
プＳ00、Ｓ10、Ｓ20、Ｓ01、Ｓ11、Ｓ21のＴＡＰ回路に
入力すると共に、コンタクタＣのデータ入力線ＩＮ0〜
ＩＮ3 から入力データをプローブ端子ＰＩＮ0 〜ＰＩＮ
3 及び入力パッドＩＮ0 〜ＩＮ3 を介して半導体チップ
Ｓ00、Ｓ10、Ｓ20、Ｓ01、Ｓ11、Ｓ21の論理回路に入力
して、各論理回路に演算処理を行なわせる。各論理回路
によって得られる演算結果である出力データは、出力パ
ッドＯ0 〜Ｏ9 と接続されたレジスタＲ0 〜Ｒ4 、Ｒ9
〜Ｒ13に保持される。
び第２のＴＭＳ1 線から演算信号をコンタクタＣのプロ
ーブ端子ＰＴＭＳ0 、ＰＴＭＳ1 及び半導体チップＳの
ＴＭＳ0 パッド及びＴＭＳ1 パッドを介して半導体チッ
プＳ00、Ｓ10、Ｓ20、Ｓ01、Ｓ11、Ｓ21のＴＡＰ回路に
入力すると共に、コンタクタＣのデータ入力線ＩＮ0〜
ＩＮ3 から入力データをプローブ端子ＰＩＮ0 〜ＰＩＮ
3 及び入力パッドＩＮ0 〜ＩＮ3 を介して半導体チップ
Ｓ00、Ｓ10、Ｓ20、Ｓ01、Ｓ11、Ｓ21の論理回路に入力
して、各論理回路に演算処理を行なわせる。各論理回路
によって得られる演算結果である出力データは、出力パ
ッドＯ0 〜Ｏ9 と接続されたレジスタＲ0 〜Ｒ4 、Ｒ9
〜Ｒ13に保持される。
【００３２】次に、各論理回路により所定時間に亘って
演算処理を行なわせた後、第１のＴＭＳ0 線及び第２の
ＴＭＳ1 線からデータ出力信号を半導体チップＳ00、Ｓ
10、Ｓ20、Ｓ01、Ｓ11、Ｓ21に入力して、これらの半導
体チップＳ00、Ｓ10、Ｓ20、Ｓ01、Ｓ11、Ｓ21の論理回
路による演算処理を停止させると共に、出力パッドＯ0
〜Ｏ9 と接続されたレジスタＲ0 〜Ｒ4 、Ｒ9 〜Ｒ13に
保持されている各出力データをテストデータとして半導
体チップＳ00、Ｓ10、Ｓ20、Ｓ01、Ｓ11、Ｓ21の各ＴＤ
Ｏパッドに順次移送させた後、各ＴＤＯパッドからＴＤ
Ｏ00線、ＴＤＯ10線、ＴＤＯ20線、ＴＤＯ01線、ＴＤＯ
11線及びＴＤＯ21線にそれぞれ出力させる。尚、この場
合、コンタクタＣのＴＤＩ線はHigh又はLow に固定され
ている。
演算処理を行なわせた後、第１のＴＭＳ0 線及び第２の
ＴＭＳ1 線からデータ出力信号を半導体チップＳ00、Ｓ
10、Ｓ20、Ｓ01、Ｓ11、Ｓ21に入力して、これらの半導
体チップＳ00、Ｓ10、Ｓ20、Ｓ01、Ｓ11、Ｓ21の論理回
路による演算処理を停止させると共に、出力パッドＯ0
〜Ｏ9 と接続されたレジスタＲ0 〜Ｒ4 、Ｒ9 〜Ｒ13に
保持されている各出力データをテストデータとして半導
体チップＳ00、Ｓ10、Ｓ20、Ｓ01、Ｓ11、Ｓ21の各ＴＤ
Ｏパッドに順次移送させた後、各ＴＤＯパッドからＴＤ
Ｏ00線、ＴＤＯ10線、ＴＤＯ20線、ＴＤＯ01線、ＴＤＯ
11線及びＴＤＯ21線にそれぞれ出力させる。尚、この場
合、コンタクタＣのＴＤＩ線はHigh又はLow に固定され
ている。
【００３３】ＴＤＯ00線、ＴＤＯ10線、ＴＤＯ20線、Ｔ
ＤＯ01線、ＴＤＯ11線及びＴＤＯ21線に出力された各テ
ストデータは、図示しない検査装置にそれぞれ転送さ
れ、該検査装置により各半導体チップＳ00、Ｓ10、
Ｓ20、Ｓ01、Ｓ11、Ｓ21の電気的特性の評価が行なわれ
る。
ＤＯ01線、ＴＤＯ11線及びＴＤＯ21線に出力された各テ
ストデータは、図示しない検査装置にそれぞれ転送さ
れ、該検査装置により各半導体チップＳ00、Ｓ10、
Ｓ20、Ｓ01、Ｓ11、Ｓ21の電気的特性の評価が行なわれ
る。
【００３４】各半導体チップＳ00、Ｓ10、Ｓ20、Ｓ01、
Ｓ11、Ｓ21の電気的特性の評価が完了すると、第１のＴ
ＭＳ0 線及び第２のＴＭＳ1 線から演算信号を半導体チ
ップＳ00、Ｓ10、Ｓ20、Ｓ01、Ｓ11、Ｓ21に入力して、
各論理回路による演算処理を再び行なわせる。
Ｓ11、Ｓ21の電気的特性の評価が完了すると、第１のＴ
ＭＳ0 線及び第２のＴＭＳ1 線から演算信号を半導体チ
ップＳ00、Ｓ10、Ｓ20、Ｓ01、Ｓ11、Ｓ21に入力して、
各論理回路による演算処理を再び行なわせる。
【００３５】第１の実施形態によると、半導体ウエハＷ
上に形成されている各半導体チップＳの電気的特性の評
価を行なう場合には、各半導体チップＳの論理回路によ
る演算処理を停止すると共に、各半導体チップＳのレジ
スタＲに保持されている出力データをシフトレジスタに
よりＴＤＯパッドに順次移送させた後、ＴＤＯパッドか
らコンタクタＣの各ＴＤＯ線に出力して、各半導体チッ
プＳの電気的特性の評価を行なうため、テストデータを
出力するテストデータ出力線（ＴＤＯ線）は、１つの半
導体チップＳに対して１本で済む。つまり、半導体チッ
プＳの出力パッドＯ0 〜Ｏ9 と対応する数のテストデー
タ出力線が不要になるので、コンタクタＷに設けられる
テストデータ出力線の数を低減することができる。
上に形成されている各半導体チップＳの電気的特性の評
価を行なう場合には、各半導体チップＳの論理回路によ
る演算処理を停止すると共に、各半導体チップＳのレジ
スタＲに保持されている出力データをシフトレジスタに
よりＴＤＯパッドに順次移送させた後、ＴＤＯパッドか
らコンタクタＣの各ＴＤＯ線に出力して、各半導体チッ
プＳの電気的特性の評価を行なうため、テストデータを
出力するテストデータ出力線（ＴＤＯ線）は、１つの半
導体チップＳに対して１本で済む。つまり、半導体チッ
プＳの出力パッドＯ0 〜Ｏ9 と対応する数のテストデー
タ出力線が不要になるので、コンタクタＷに設けられる
テストデータ出力線の数を低減することができる。
【００３６】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体集積回路の評価方法について図１
〜図４を参照しながら説明する。
実施形態に係る半導体集積回路の評価方法について図１
〜図４を参照しながら説明する。
【００３７】第１の実施形態においては、コンタクタＣ
には、半導体ウエハＷの半導体チップＳ00、Ｓ10、
Ｓ20、Ｓ01、Ｓ11、Ｓ21毎にＴＤＯ00線、ＴＤＯ10線、
ＴＤＯ20線、ＴＤＯ01線、ＴＤＯ11線及びＴＤＯ21線が
設けられていたが、第２の実施形態においては、図示は
省略しているが、コンタクタＣには、ＴＤＯ00線とＴＤ
Ｏ01線とが共通化されてなるＴＤＯ0 線、ＴＤＯ10線と
ＴＤＯ11線とが共通化されてなるＴＤＯ1 線及びＴＤＯ
20線とＴＤＯ21線とが共通化されてなるＴＤＯ線2が設
けられている。すなわち、異なるＴＭＳ線例えば第１の
ＴＭＳ0 線及び第２のＴＭＳ1 線が接続されている半導
体チップ群に属する各１つの半導体チップＳのテストデ
ータを出力するＴＤＯ線が共通化されている。
には、半導体ウエハＷの半導体チップＳ00、Ｓ10、
Ｓ20、Ｓ01、Ｓ11、Ｓ21毎にＴＤＯ00線、ＴＤＯ10線、
ＴＤＯ20線、ＴＤＯ01線、ＴＤＯ11線及びＴＤＯ21線が
設けられていたが、第２の実施形態においては、図示は
省略しているが、コンタクタＣには、ＴＤＯ00線とＴＤ
Ｏ01線とが共通化されてなるＴＤＯ0 線、ＴＤＯ10線と
ＴＤＯ11線とが共通化されてなるＴＤＯ1 線及びＴＤＯ
20線とＴＤＯ21線とが共通化されてなるＴＤＯ線2が設
けられている。すなわち、異なるＴＭＳ線例えば第１の
ＴＭＳ0 線及び第２のＴＭＳ1 線が接続されている半導
体チップ群に属する各１つの半導体チップＳのテストデ
ータを出力するＴＤＯ線が共通化されている。
【００３８】以下、異なるＴＭＳ線が接続されている半
導体チップ群に属する各１つの半導体チップＳのテスト
データを出力するＴＤＯ線が共通化されている場合の半
導体チップＳの電気的特性の評価方法について説明す
る。
導体チップ群に属する各１つの半導体チップＳのテスト
データを出力するＴＤＯ線が共通化されている場合の半
導体チップＳの電気的特性の評価方法について説明す
る。
【００３９】まず、第１の実施形態と同様、コンタクタ
Ｃの第１のＴＭＳ0 線及び第２のＴＭＳ1 線から演算信
号を半導体チップＳ00、Ｓ10、Ｓ20、Ｓ01、Ｓ11、Ｓ21
のＴＡＰ回路に出力すると共に、コンタクタＣのデータ
入力線ＩＮ0 〜ＩＮ3 から入力データを半導体チップＳ
00、Ｓ10、Ｓ20、Ｓ01、Ｓ11、Ｓ21の各論理回路に入力
して、各論理回路に演算処理を行なわせる。
Ｃの第１のＴＭＳ0 線及び第２のＴＭＳ1 線から演算信
号を半導体チップＳ00、Ｓ10、Ｓ20、Ｓ01、Ｓ11、Ｓ21
のＴＡＰ回路に出力すると共に、コンタクタＣのデータ
入力線ＩＮ0 〜ＩＮ3 から入力データを半導体チップＳ
00、Ｓ10、Ｓ20、Ｓ01、Ｓ11、Ｓ21の各論理回路に入力
して、各論理回路に演算処理を行なわせる。
【００４０】次に、各論理回路により所定時間に亘って
演算処理を行なわせた後、第１のＴＭＳ0 線からデータ
出力信号を第１の半導体チップ群に属する半導体チップ
Ｓ00、Ｓ10、Ｓ20に入力して、これらの半導体チップＳ
00、Ｓ10、Ｓ20の論理回路による演算処理を停止させる
と共に、出力パッドＯ0 〜Ｏ9 と接続されたレジスタＲ
0 〜Ｒ4 、Ｒ9 〜Ｒ13に保持されている各出力データを
テストデータとして半導体チップＳ00、Ｓ10、Ｓ20の各
ＴＤＯパッドに順次移送させた後、各ＴＤＯパッドから
ＴＤＯ0 線、ＴＤＯ1 線及びＴＤＯ2 線にそれぞれ出力
させる。これによって、第１の半導体チップ群に属する
半導体チップＳ00、Ｓ10、Ｓ20の電気的特性が評価され
る。尚、データ出力信号が入力されていない第２の半導
体チップ群に属する半導体チップＳ01、Ｓ11、Ｓ21にお
いては、論理回路による演算処理を続行している。
演算処理を行なわせた後、第１のＴＭＳ0 線からデータ
出力信号を第１の半導体チップ群に属する半導体チップ
Ｓ00、Ｓ10、Ｓ20に入力して、これらの半導体チップＳ
00、Ｓ10、Ｓ20の論理回路による演算処理を停止させる
と共に、出力パッドＯ0 〜Ｏ9 と接続されたレジスタＲ
0 〜Ｒ4 、Ｒ9 〜Ｒ13に保持されている各出力データを
テストデータとして半導体チップＳ00、Ｓ10、Ｓ20の各
ＴＤＯパッドに順次移送させた後、各ＴＤＯパッドから
ＴＤＯ0 線、ＴＤＯ1 線及びＴＤＯ2 線にそれぞれ出力
させる。これによって、第１の半導体チップ群に属する
半導体チップＳ00、Ｓ10、Ｓ20の電気的特性が評価され
る。尚、データ出力信号が入力されていない第２の半導
体チップ群に属する半導体チップＳ01、Ｓ11、Ｓ21にお
いては、論理回路による演算処理を続行している。
【００４１】半導体チップＳ00、Ｓ10、Ｓ20の電気的特
性の評価が完了すると、第２のＴＭＳ1 線からデータ出
力信号を半導体チップＳ01、Ｓ11、Ｓ21に入力して、こ
れらの半導体チップＳ01、Ｓ11、Ｓ21の論理回路による
演算処理を停止させると共に、各出力データをテストデ
ータとして各ＴＤＯパッドからＴＤＯ0 線、ＴＤＯ1線
及びＴＤＯ2 線にそれぞれ出力させる。これによって、
第２の半導体チップ群に属する半導体チップＳ01、
Ｓ11、Ｓ21の電気的特性が評価される。この場合、第１
のＴＭＳ0 線から演算信号を第１の半導体チップ群に属
する半導体チップＳ00、Ｓ10、Ｓ20に入力して、これら
の半導体チップＳ00、Ｓ10、Ｓ20の論理回路による演算
処理を再び行なわせる。
性の評価が完了すると、第２のＴＭＳ1 線からデータ出
力信号を半導体チップＳ01、Ｓ11、Ｓ21に入力して、こ
れらの半導体チップＳ01、Ｓ11、Ｓ21の論理回路による
演算処理を停止させると共に、各出力データをテストデ
ータとして各ＴＤＯパッドからＴＤＯ0 線、ＴＤＯ1線
及びＴＤＯ2 線にそれぞれ出力させる。これによって、
第２の半導体チップ群に属する半導体チップＳ01、
Ｓ11、Ｓ21の電気的特性が評価される。この場合、第１
のＴＭＳ0 線から演算信号を第１の半導体チップ群に属
する半導体チップＳ00、Ｓ10、Ｓ20に入力して、これら
の半導体チップＳ00、Ｓ10、Ｓ20の論理回路による演算
処理を再び行なわせる。
【００４２】第２の実施形態によると、半導体チップＳ
00、Ｓ10、Ｓ20、Ｓ01、Ｓ11、Ｓ21の各論理回路に所定
時間に亘って演算処理を行なわせた後、第１のＴＭＳ0
線からデータ出力信号を半導体チップＳ00、Ｓ10、Ｓ20
に入力して、これらの半導体チップＳ00、Ｓ10、Ｓ20の
電気的特性を評価し、その後、第２のＴＭＳ1 線からデ
ータ出力信号を半導体チップＳ01、Ｓ11、Ｓ21に入力し
て、これらの半導体チップＳ01、Ｓ11、Ｓ21の電気的特
性を評価するため、テストデータを出力するテストデー
タ出力線（ＴＤＯ線）は、１本のＴＭＳ線に接続されて
いる複数の半導体チップＳに対して１本で済むので、コ
ンタクタＷに設けられるテスト信号出力線の数を大きく
低減することができる。
00、Ｓ10、Ｓ20、Ｓ01、Ｓ11、Ｓ21の各論理回路に所定
時間に亘って演算処理を行なわせた後、第１のＴＭＳ0
線からデータ出力信号を半導体チップＳ00、Ｓ10、Ｓ20
に入力して、これらの半導体チップＳ00、Ｓ10、Ｓ20の
電気的特性を評価し、その後、第２のＴＭＳ1 線からデ
ータ出力信号を半導体チップＳ01、Ｓ11、Ｓ21に入力し
て、これらの半導体チップＳ01、Ｓ11、Ｓ21の電気的特
性を評価するため、テストデータを出力するテストデー
タ出力線（ＴＤＯ線）は、１本のＴＭＳ線に接続されて
いる複数の半導体チップＳに対して１本で済むので、コ
ンタクタＷに設けられるテスト信号出力線の数を大きく
低減することができる。
【００４３】
【発明の効果】第１の半導体集積回路の評価方法による
と、論理回路により演算されたデータは、シフトレジス
タによりテストデータ出力端子に移動された後、該テス
トデータ出力端子からコンタクタのテストデータ出力線
に出力されるため、データを出力するテストデータ出力
線は１つの半導体集積回路素子に対して１本で済むの
で、つまり、半導体集積回路素子のデータ出力端子と対
応する数のテストデータ出力線を設ける必要がなくなる
ので、コンタクタに設けられるテスト信号出力線の数を
低減することができる。
と、論理回路により演算されたデータは、シフトレジス
タによりテストデータ出力端子に移動された後、該テス
トデータ出力端子からコンタクタのテストデータ出力線
に出力されるため、データを出力するテストデータ出力
線は１つの半導体集積回路素子に対して１本で済むの
で、つまり、半導体集積回路素子のデータ出力端子と対
応する数のテストデータ出力線を設ける必要がなくなる
ので、コンタクタに設けられるテスト信号出力線の数を
低減することができる。
【００４４】第２の半導体集積回路の評価方法による
と、素子選択信号により選択された半導体集積回路素子
において、論理回路により演算されたデータは、シフト
レジスタによりテストデータ出力端子に移動された後、
該テストデータ出力端子からコンタクタのテストデータ
出力線に出力されるため、データを出力するテストデー
タ出力線は、コンタクタの１本の素子選択線から共通の
素子選択信号が入力される複数の半導体集積回路素子に
対して１本で済むので、コンタクタに設けられるテスト
信号出力線の数を大きく低減することができる。
と、素子選択信号により選択された半導体集積回路素子
において、論理回路により演算されたデータは、シフト
レジスタによりテストデータ出力端子に移動された後、
該テストデータ出力端子からコンタクタのテストデータ
出力線に出力されるため、データを出力するテストデー
タ出力線は、コンタクタの１本の素子選択線から共通の
素子選択信号が入力される複数の半導体集積回路素子に
対して１本で済むので、コンタクタに設けられるテスト
信号出力線の数を大きく低減することができる。
【図１】本発明の第１又は第２の実施形態に係る半導体
集積回路の評価方法に適用される半導体チップの配置を
示す平面図である。
集積回路の評価方法に適用される半導体チップの配置を
示す平面図である。
【図２】本発明の第１又は第２の実施形態に係る半導体
集積回路の評価方法に適用される半導体チップの詳細を
示す平面図である。
集積回路の評価方法に適用される半導体チップの詳細を
示す平面図である。
【図３】本発明の第１の実施形態に係る半導体集積回路
の評価方法に適用されるコンタクタの配線を示す平面図
である。
の評価方法に適用されるコンタクタの配線を示す平面図
である。
【図４】本発明の第１又は第２の実施形態に係る半導体
集積回路の評価方法の一工程を示す半導体ウエハ及びコ
ンタクタの断面図である。
集積回路の評価方法の一工程を示す半導体ウエハ及びコ
ンタクタの断面図である。
Ｗ 半導体ウェハ Ｓ、Ｓ00、Ｓ10、Ｓ20、Ｓ01、Ｓ11、Ｓ21 半導体チッ
プ（半導体集積回路素子） Ｉ0、Ｉ1、Ｉ2、Ｉ3 入力パッド（データ入力端子） Ｏ0、Ｏ1、Ｏ2、Ｏ3、Ｏ4、Ｏ5、Ｏ6、Ｏ7、Ｏ8、Ｏ9
出力パッド Ｒ0、Ｒ1、Ｒ2、Ｒ3、Ｒ4、Ｒ5、Ｒ6、Ｒ7、Ｒ8、Ｒ9、
Ｒ10、Ｒ11、Ｒ12、Ｒ13 レジスタ（シフトレジスタ） ＴＤＩ テストデータ入力パッド ＴＤＯ テストデータ出力パッド（テストデータ出力端
子） ＴＭＳ モード選択パッド（モード入力端子） ＴＣＫ テストクロックパッド Ｃ コンタクタ ＩＮ0、ＩＮ1、ＩＮ2、ＩＮ3 データ入力線 ＴＤＩ テストデータ入力線 ＴＤＯ00、ＴＤＯ10、ＴＤＯ20、ＴＤＯ01、ＴＤＯ11、
ＴＤＯ21 テストデータ出力線 ＴＭＳ0 第１のテストモード選択線（素子選択線） ＴＭＳ1 第２のテストモード選択線（素子選択線） ＴＣＫ テストクロック信号線 ＰＩ0、ＰＩ1、ＰＩ2、ＰＩ3、ＰＴＤＩ、ＰＴＤＯ、Ｐ
ＴＭＳ0、ＰＴＭＳ1、ＰＴＣＫ プローブ端子
プ（半導体集積回路素子） Ｉ0、Ｉ1、Ｉ2、Ｉ3 入力パッド（データ入力端子） Ｏ0、Ｏ1、Ｏ2、Ｏ3、Ｏ4、Ｏ5、Ｏ6、Ｏ7、Ｏ8、Ｏ9
出力パッド Ｒ0、Ｒ1、Ｒ2、Ｒ3、Ｒ4、Ｒ5、Ｒ6、Ｒ7、Ｒ8、Ｒ9、
Ｒ10、Ｒ11、Ｒ12、Ｒ13 レジスタ（シフトレジスタ） ＴＤＩ テストデータ入力パッド ＴＤＯ テストデータ出力パッド（テストデータ出力端
子） ＴＭＳ モード選択パッド（モード入力端子） ＴＣＫ テストクロックパッド Ｃ コンタクタ ＩＮ0、ＩＮ1、ＩＮ2、ＩＮ3 データ入力線 ＴＤＩ テストデータ入力線 ＴＤＯ00、ＴＤＯ10、ＴＤＯ20、ＴＤＯ01、ＴＤＯ11、
ＴＤＯ21 テストデータ出力線 ＴＭＳ0 第１のテストモード選択線（素子選択線） ＴＭＳ1 第２のテストモード選択線（素子選択線） ＴＣＫ テストクロック信号線 ＰＩ0、ＰＩ1、ＰＩ2、ＰＩ3、ＰＴＤＩ、ＰＴＤＯ、Ｐ
ＴＭＳ0、ＰＴＭＳ1、ＰＴＣＫ プローブ端子
Claims (2)
- 【請求項１】 一の半導体ウエハ上に形成されており、
それぞれが、論理回路、前記論理回路にデータを入力す
るためのデータ入力端子、前記論理回路の演算結果が出
力されるシフトレジスタ、及び前記シフトレジスタのデ
ータ移動方向先端側に接続されたテストデータ出力端子
を有する複数の半導体集積回路素子の電気的特性を、デ
ータ入力線及びテストデータ出力線を有するコンタクタ
を用いて評価する半導体集積回路の評価方法であって、 データを前記コンタクタのデータ入力線から前記半導体
集積回路素子のデータ入力端子を介して前記論理回路に
入力するデータ入力工程と、 前記データ入力工程において入力されたデータに基づい
て前記論理回路により演算を行ない、演算されたデータ
を前記シフトレジスタにパラレルに出力する演算工程
と、 前記演算工程を一時的に停止すると共に、前記シフトレ
ジスタに出力されているデータを前記テストデータ出力
端子にシリアルに移動するデータ移動工程と、 前記テストデータ出力端子に移動されたデータを前記コ
ンタクタのテストデータ出力線に出力するデータ出力工
程とを備えていることを特徴とする半導体集積回路の評
価方法。 - 【請求項２】 一の半導体ウエハ上に形成されており、
それぞれが、論理回路、前記論理回路にデータを入力す
るためのデータ入力端子、前記論理回路の演算結果が出
力されるシフトレジスタ、前記シフトレジスタのデータ
移動方向先端側に接続されたテストデータ出力端子及び
外部から動作モードを入力するためのモード入力端子を
有する複数の半導体集積回路素子の電気的特性を、デー
タ入力線、テストデータ出力線、及び素子選択線を有す
るコンタクタを用いて評価する半導体集積回路の評価方
法であって、 データを前記コンタクタのデータ入力線から前記複数の
半導体集積回路素子のデータ入力端子を介して前記論理
回路にそれぞれ入力するデータ入力工程と、 前記データ入力工程において入力されたデータに基づい
て前記論理回路により演算をそれぞれ行ない、演算され
たデータを前記シフトレジスタにパラレルにそれぞれ出
力する演算工程と、 電気的特性の評価の対象となる半導体集積回路素子を選
択する素子選択信号を前記コンタクタの素子選択線から
前記複数の半導体集積回路素子のうちの一部の半導体集
積回路素子のモード入力端子に入力する選択信号入力工
程と、 前記素子選択信号が入力された半導体集積回路素子にお
いて、前記演算工程を一時的に停止すると共に、前記シ
フトレジスタに出力されているデータを前記テストデー
タ出力端子にシリアルに移動するデータ移動工程と、 前記テストデータ出力端子に移動されたデータを前記コ
ンタクタのテストデータ出力線に出力するデータ出力工
程とを備えていることを特徴とする半導体集積回路の評
価方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31207298A JP4234826B2 (ja) | 1998-11-02 | 1998-11-02 | 半導体集積回路の評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31207298A JP4234826B2 (ja) | 1998-11-02 | 1998-11-02 | 半導体集積回路の評価方法 |
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| Publication Number | Publication Date |
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| JP2000138267A true JP2000138267A (ja) | 2000-05-16 |
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Family Applications (1)
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|---|---|---|---|
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| JP (1) | JP4234826B2 (ja) |
-
1998
- 1998-11-02 JP JP31207298A patent/JP4234826B2/ja not_active Expired - Fee Related
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| JP4234826B2 (ja) | 2009-03-04 |
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