KR20080064371A - 병렬 타입 반도체 집적회로 테스트 시스템 및 병렬 타입반도체 집적회로 테스트 방법 - Google Patents

병렬 타입 반도체 집적회로 테스트 시스템 및 병렬 타입반도체 집적회로 테스트 방법 Download PDF

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Abstract

본 발명은 병렬 테스트가 가능한 반도체 집적회로 테스트 시스템 및 반도체 집적회로 테스트 방법에 관한 것이다. 본 발명의 일실시예에 따른 병렬 타입 반도체 집적회로 테스트 시스템은, 서로 다른 종류를 갖는 복수의 DUT를 탑재하는 프로브 척; 상기 서로 다른 종류의 DUT들을 동시에 독립적으로 테스트하기 위한 복수의 회로 사이트를 제공하는 테스트 헤드; 및 상기 테스트 헤드 및 상기 프로브 척을 제어하는 테스트 제어부를 포함한다.
메모리 테스터, 다중 DUT, 플래시 메모리

Description

병렬 타입 반도체 집적회로 테스트 시스템 및 병렬 타입 반도체 집적회로 테스트 방법{Parallel type test system for semiconductor device and method of testing semiconductor device in parallel}
도 1은 종래의 병렬 타입 반도체 집적회로 테스트 시스템의 테스트 방법을 도시하는 개념도이다.
도 2는 본 발명의 일부 실시예에 따른 병렬 타입 반도체 집적회로 테스트 시스템을 개략적으로 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 병렬 타입 반도체 집적회로 테스트 시스템의 회로 사이트를 개략적으로 도시하는 블록도이다.
도 4는 도 3에 도시된 병렬 타입 반도체 집적회로 테스트 시스템에 의해 실현되는 예시적인 테스트 모드를 설명하기 위한 테스트 맵을 도시한다.
도 5는 본 발명의 다른 실시예에 따른 병렬 타입 반도체 집적회로 테스트 시스템의 회로 사이트를 개략적으로 도시하는 블록도이다.
도 6은 도 5에 도시된 병렬 타입 반도체 집적회로 테스트 시스템에 의해 실현되는 예시적인 테스트 모드를 설명하기 위한 테스트 맵을 도시한다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 프로브 척 200: 테스트 헤드
201: 니들부 202: 프로브 카드
203: 스위칭 매트릭스 회로 204: 핀 보드
205: 소스 모니터 유닛 300: 테스트 제어부
400: 시스템 버스
본 발명은 반도체 집적회로 테스트 시스템 및 반도체 집적회로 테스트 방법에 관한 것으로서, 더욱 상세하게는, 병렬 테스트가 가능한 반도체 집적회로 테스트 시스템 및 반도체 집적회로 테스트 방법에 관한 것이다.
일반적으로, 실리콘 등의 반도체 기판 상에 형성되는 반도체 소자는 막들의 적층 공정, 불순물의 도핑 공정, 이들 막의 패터닝을 위한 포토리소그래피 공정 및 식각 공정으로 이루어진 일련의 단위 공정들을 통하여 제조된다. 각 단위 공정이 설계에 부합되도록 정확하게 수행되었는지 여부를 판정하기 위하여, 각 단위 공정이 끝날 때마다 제조되는 소자들, 예를 들면, 트랜지스터, 캐패시터, 저항체 및 인덕터 등의 불량 여부 및 이들 소자의 파라미터 특성을 평가할 수 있다.
이와 같은 테스트 소자들의 특성을 평가하기 위하여, 웨이퍼 상에 형성된 각 반도체 소자들에 전기적 신호를 인가시키고 이로부터 발생하는 전기적 신호를 감지할 수 있는 반도체 집적회로 테스트 시스템이 사용된다. 반도체 집적회로 테스트 시스템은 통상적으로 테스트 모듈을 하나씩 프로빙하는 싱글 타입 반도체 집적회로 테스트 시스템과 웨이퍼 상의 서로 다른 영역(location)에 배치된 테스트 모듈 그룹의 테스트 모듈들에 대하여 동시에 테스트를 할 수 있는 병렬 타입 반도체 집적회로 테스트 시스템이 있다.
도 1은 종래의 병렬 타입 반도체 집적회로 테스트 시스템의 테스트 방법을 도시하는 개념도이다.
도 1을 참조하면, 테스트 요원은 평가 아이템, 예를 들면, 트랜지스터, 캐패시터, 인턱터 및 저항체 중 어느 하나를 선택하고, 선택된 평가 아이템을 측정하기 위하여 웨이퍼 상에서 N 개의 측정 영역(location )을 정한다. 예를 들어, 평가 아이템이 트랜지스터의 경우, 도시된 바와 같이 웨이퍼 상의 4 개의 측정 영역(10)을 정할 수 있다. 평가 아이템이 저항체인 경우는, 웨이퍼 상에 배치된 모든 저항체들의 절반 수준에 해당하는 측정 영역들(20)을 정할 수도 있다.
종래의 병렬 타입 반도체 집적회로 테스트 시스템에서는, 하나의 평가 아이템에 대하여 복수의 측정 영역에서 병렬로 처리할 수 있을 뿐, 서로 다른 평가 아이템에 대해서는 시계열적으로 진행된다. 예를 들면, 하나의 평가 아이템인 트랜지스터에 대하여 웨이퍼(W) 상의 4 개의 측정 영역(10)에 대한 테스트(S10)가 모두 완료된 다음에서야(S10), 비로소, 다른 평가 아이템, 예를 들면 저항체에 대하여 웨이퍼(W) 상의 저항체의 절반 수준에 해당하는 측정 영역(W)에 대해 테스트(S 20)가 수행될 수 있다.
트랜지스터 테스트(S10)는 병렬 타입 반도체 집적회로 테스트 시스템에 로딩된 트랜지스터 테스트 프로그램(P10)에 의해 수행되며, 저항체 테스트(S20)은 저항 체 테스트 프로그램(P20)에 의하여 수행된다. 이때, 각 테스트 단계(S10, S20)에서 서로 다른 측정 영역이 동시에 측정될 수 있다.
이와 같이, 하나의 평가 아이템에 대하여 병렬로만 이루지는 종래의 병렬 타입 반도체 집적회로 테스트 시스템에서는, 서로 다른 종류의 평가 아이템에 대한 테스트가 필요한 경우, 반드시 시계열적으로 테스트가 이루어지므로, 다른 종류의 평가 아이템들을 모두 평가하는 경우, 싱글 타입의 반도체 집적회로 테스트 시스템과 유사한 낮은 처리량을 갖는 문제점이 있다. 또한, 평가 아이템에 따라 요구되는 테스트 시스템의 리소스가 다름에도 불구하고, 하나의 평가 아이템을 테스트하는 동안 남는 시스템의 리소스를 활용할 수 없으므로 고가의 테스트 시스템이 갖는 리소스가 사용되지 못하고 낭비되는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 서로 다른 종류를 갖는 복수의 반도체 소자들(이하, DUT(Device Under Test)라고도 함)이 형성된 반도체 기판과 같이, 서로 다른 평가 아이템들에 대하여 동시에 병렬로 테스트를 수행하여 신속하고 처리율이 높은 병렬 타입 반도체 집적회로 테스트 시스템을 제공하는 것이다. 또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 테스트 리소스에 차이가 있는 DUT에 대하여, 남는 리소스를 활용하여 이를 테스트함으로써 고가의 테스트 시스템이 갖는 리소스를 충분히 활용할 수 있는 병렬 타입 반도체 집적회로 테스트 시스템을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 서로 다른 종류를 갖는 복수의 소자가 형성된 반도체 기판과 같이, 서로 다른 평가 아이템들에 대하여 동시에 테스트를 수행하여 신속하고 높은 처리량을 제공할 수 있는 병렬 타입 반도체 집적회로 테스트 방법을 제공하는 것이다. 그리고, 본 발명이 이루고자 하는 또 다른 기술적 과제는, 테스트 리소스에 차이가 있는 DUT에 대하여 남는 리소스를 활용할 수 있는 병렬 타입 반도체 집적회로 테스트 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일부 실시예에 따른 병렬 타입 반도체 집적회로 테스트 시스템은, 서로 다른 종류를 갖는 복수의 DUT를 탑재하는 프로브 척; 상기 서로 다른 종류의 DUT들을 동시에 독립적으로 테스트하기 위한 복수의 회로 사이트를 제공하는 테스트 헤드; 및 상기 테스트 헤드 및 상기 프로브 척을 제어하는 테스트 제어부를 포함한다.
본 발명의 일부 실시예에서, 상기 테스트 헤드는 상기 DUT의 콘택 패드와 콘택할 수 있도록 배열된 니들부를 포함하는 프로브 카드; 상기 프로브 카드 상에 탑재되어 스위칭 매트릭스 회로의 중계에 의해 선택된 상기 니들부에 신호를 입출력시키는 핀 보드; 및 상기 핀 보드에 연결되어 상기 신호를 발생 및 검출하는 복수의 소스 모니터 유닛을 포함할 수 있다. 또한, 일부 실시예에서, 상기 회로 사이트는 상기 회로 사이트마다 할당되는 마이크로 프로세서를 포함할 수 있다.
상기 회로 사이트는 서로 다른 종류의 테스트 프로그램이 독립적으로 로딩되어 실행될 수 있으며, 이로 인하여, 본 발명의 실시예에 따른 병렬 타입 반도체 집적회로 테스트 시스템은 서로 다른 평가 아이템들에 대하여 동시에 병렬로 테스트 를 수행할 수 있어 신속하고 높은 처리량을 가질 수 있다.
본 발명의 다른 실시예에 따른 병렬 타입 반도체 집적회로 테스트 시스템은, 서로 다른 종류의 DUT들이 탑재된 프로브 척; 할당된 리소스를 상호 결합하여 단일하게 사용할 수 있는 2 이상의 회로 사이트를 제공하는 테스트 헤드; 및 상기 테스트 헤드 및 상기 프로브 척을 제어하는 테스트 제어부를 포함할 수 있다.
본 발명의 일부 실시예에서, 상기 회로 사이트는 상기 회로 사이트마다 할당되는 마이크로 프로세서를 포함할 수 있다. 또한, 상기 회로 사이트는 서로 다른 종류의 테스트 프로그램이 독립적으로 로딩되어 실행될 수 있다.
본 발명의 다른 실시예에 따른 병렬 타입 반도체 집적회로 테스트 시스템에 따르면, 할당된 리소스를 상호 결합하여 단일하게 사용할 수 있는 2 이상의 회로 사이트에 의해, 테스트 리소스에 차이가 있는 DUT에 대하여, 남는 리소스를 활용하여 이를 테스트할 수 있으므로, 고가의 테스트 시스템이 갖는 리소스를 충분히 활용할 수 있게 된다.
또한, 본 발명의 다른 기술적 과제를 해결하기 위한 일부 실시예에 따른 병렬 타입 반도체 집적회로 테스트 방법은, 서로 다른 종류를 갖는 복수의 DUT들이 제공되는 단계; 2 이상의 서로 다른 종류의 평가 아이템을 선택하는 단계; 상기 평가 아이템들을 평가하기 위하여, 서로 다른 측정 영역에 배치된 상기 서로 다른 종류의 DUT를 선택하는 단계; 및 상기 서로 다른 종류의 DUT들을 동시에 독립적으로 테스트하는 단계를 포함한다.
일부 실시예에 있어서, 서로 다른 종류의 DUT들을 동시에 독립적으로 테스트 하는 단계는, 상기 서로 다른 종류의 DUT에 할당된 테스트 리소스를 독립적으로 사용하는 것에 의해 이루어질 수 있다. 또한, 본 발명의 다른 실시예에 있어서, 상기 서로 다른 종류의 DUT들 중 확장된 테스트 리소스가 요구되는 대형 DUT가 있는 경우, 상기 DUT에 할당된 테스트 리소스를 결합하여 상기 대형 DUT에 할당하여 사용하는 단계를 포함할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 또한, 도면에서 각 구성 요소의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역 또는 부분을 다른 영역 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역 또는 부분을 지칭할 수 있다.
도 2는 본 발명의 일부 실시예에 따른 병렬 타입 반도체 집적회로 테스트 시스템을 개략적으로 나타내는 블록도이다.
도 2을 참조하면, 반도체 집적회로 테스트 시스템은 웨이퍼(W)를 탑재하는 프로브 척(100), 웨이퍼(W) 상에 배치된 복수의 반도체 소자(DUT)를 테스트하기 위한 테스트 헤드(200) 및 프로브 척(100)과 테스트 헤드(200)를 제어하기 위한 테스터 제어부(300)를 포함할 수 있다. 프로브 척(100)은 당해 기술분야에서 잘 알려진 바와 같이, 적합한 프로브 척 구동 수단(미도시)에 의해 테스트하는 동안 테스트 헤드(200)의 회로 사이트에 대응하도록 웨이퍼(W)를 정렬시킬 수 있다.
테스트 헤드(200)는 웨이퍼(W) 상의 반도체 소자(DUT)의 콘택 패드와 콘택할 수 있도록 배열된 니들부(201)를 포함하는 프로브 카드(202), 프로브 카드(202) 상에 탑재되어 스위칭 매트릭스 회로(203)의 중계에 의해 선택된 니들부(201)에 신호를 입출력시키는 핀 보드(204) 및 핀 보드(204)에 연결되어 신호를 발생 및 검출하는 복수의 소스 모니터 유닛(205)을 포함할 수 있다.
테스트 헤드(200)를 이루는 프로브 카드(202), 핀보드(204) 및 소스 모니터 유닛(205)은 복수의 반도체 소자(DUT)를 동시에 테스트할 수 있도록, 다중 회로 사이트, 예를 들면 36개의 독립된 회로 사이트들을 제공할 수 있다. 또한, 테스트 헤드(200)는 2 이상의 회로 사이트가 서로 결합하여 테스트 리소스를 공유하는 단일한 회로 사이트를 제공할 수 있다.
여기서, 회로 사이트란 각 반도체 소자(DUT)에 대하여 테스트를 수행하는 테스트 리소스의 특정 집합을 의미한다. 테스트 리소스는 통상적으로 채널이라고 언 급되는 반도체 소자(DUT)의 콘택 패드의 개수를 지칭할 수도 있다. 또한, 여기서 회로 사이트에 정렬되는 반도체 소자(DUT)는 특정한 평가 아이템들, 예를 들면, 트랜지스터, 캐패시터 및 저항체들 중 어느 하나로만 이루어진 서로 다른 테스트 모듈들을 구성할 수 있다. 이들 서로 다른 테스트 모듈은 하나의 테스트 모듈 그룹을 구성할 수 있으며, 이들 테스트 모듈 그룹은 반도체 기판(W)에 형성된 각 다이(die)마다 하나씩 할당될 수 있다. 따라서, 본 발명의 일부 실시예에 따른 회로 사이트는 서로 다른 테스트 모듈 그룹 단위로 할당될 수도 있으며, 본 발명의 다른 실시예에서는 회로 사이트가 하나의 테스트 모듈 그룹에 속한 서로 다른 테스트 모듈들에 할당될 수도 있다.
테스트 제어부(300)는 적합한 테스트 시스템 제어 프로그램을 실행시킬 수 있는 워크스테이션 또는 PC와 같은 컴퓨터일 수 있다. 상기 회로 사이트들은 당해 기술분야에서 잘 알려진 바와 같이 시스템 버스에 의해 테스트 제어부(300)에 연결될 수 있다. 테스트 제어부(300)는 후술하는 테스트 맵을 작성하기 위한 운영자 인터페이스를 제공할 수 있다.
상술한 바와 같이 본 발명의 실시예에 따른 병렬 타입 반도체 집적회로 테스트 시스템의 상기 회로 사이트는 서로 다른 평가 아이템을 테스트하기 위하여 독립적으로 서로 다른 테스트를 수행하거나, 2 이상의 회로 사이트가 결합되어 하나의 회로 사이트로 기능할 수 있다. 회로 사이트마다 회로 사이트에 할당된 테스트 리소스를 "독립적으로" 또는 복수의 회로 사이트가 해당 회로 사이트들에 각각 할당된 테스트 리소스를 "결합하여 단일하게" 사용할 수 있도록, 테스트 제어부(300)의 테스트 시스템 제어 프로그램은 상기 시스템 버스를 통하여 이들 회로 사이트를 어드레싱하고 제어할 수 있다. 또한, 시스템 제어부(300)는 각 회로 사이트에서 수행되는 개별 측정 프로그램을 각 회로 사이트에 로딩시키는 기능을 할 수 있다. 이로 인하여, 본 발명의 실시예에 따르면, 병렬 타입 반도체 집적회로 테스트 시스템이 갖는 테스트 리소스의 확장과 집중이 가능해져 더욱 효율적으로 테스트 리소스를 사용할 수 있는 병렬 타입 반도체 집적회로 테스트 시스템을 제공할 수 있다.
이하, 본 발명의 다양한 실시예에 따른 회로 사이트에 대하여 더욱 상세히 설명한다.
도 3은 본 발명의 일 실시예에 따른 병렬 타입 반도체 집적회로 테스트 시스템(1000)의 회로 사이트(SITE1, SITE2,..., SITEN -1, SITEN)를 개략적으로 도시하는 블록도이다.
도 3을 참조하면, 각 회로 사이트(SITE1, SITE2,..., SITEN -1, SITEN)는 도 2를 참조하여 상술한 바와 같이 이들에 할당된 니들부(201), 스위칭 매트릭스 회로(203), 핀 보드(204), 소스 모니터 유닛(205)으로 이루어 질 수 있다. 여기서 N은 예를 들면, 36일 수 있다. 또한, 회로 사이트(SITE1, SITE2,..., SITEN -1, SITEN)가 각각 독립된 테스트를 수행할 수 있도록 테스트 헤드(도 2의 200)는 회로 사이트(SITE1, SITE2,..., SITEN-1, SITEN)마다 할당되는 별도의 마이크로 프로세서(206)를 더 포함할 수 있다.
본 발명에 따르면, 서로 다른 종류의 반도체 소자들(DUT1, DUT2,..., DUTi, DUTj)을 동시에 테스트하기 위하여, 각 회로 사이트들(SITE1, SITE2,..., SITEN -1, SITEN)에는 서로 다른 종류의 테스트 프로그램이 독립적으로 로딩되어 실행될 수 있다. 예를 들면, 반도체 소자들(DUT1, DUT2,..., DUTi, DUTj)은 각각 트랜지스터, 캐패시터, 저항체 및 인덕터와 같은 서로 다른 종류의 평가 아이템일 수 있다. 이들을 동시에 테스트하기 위하여, 서로 다른 종류의 테스트 프로그램이 회로 사이트에 각각 로딩되어 동시에 독립적으로 실행될 수 있다. 이에 따라, 각 회로 사이트마다 할당된 테스트 리소스가 독립적으로 사용될 수 있다.
본 발명의 일부 실시예에서, 이들 회로 사이트는 서로 다른 종류의 반도체 소자들(DUT1, DUT2,..., DUTi, DUTj)을 측정하기 위하여 구비된 테스트 리소스가 다를 수 있다. 예를 들면, 회로 사이트(SITE1)는 36 채널을 가지고, 나머지 회로 사이트(SITE2,..., SITEN-1, SITEN)들은 68 채널을 가질 수도 있다.
도 4는 도 3에 도시된 병렬 타입 반도체 집적회로 테스트 시스템(1000)에 의해 실현되는 예시적인 테스트 모드를 설명하기 위한 테스트 맵을 도시한다.
도 4를 참조하면, 병렬 타입 반도체 집적회로 테스트 시스템의 프로브 척 상에 서로 다른 종류의 반도체 소자들이 형성된 반도체 기판이 로딩되고, 운영 요원은 평가 아이템들을 선택한다. 이후, 상기 선택된 평가 아이템을 테스트하기 위하여, 서로 다른 측정 영역에 배치된 서로 다른 종류의 반도체 소자들(DUT1, DUT2, DUT3, DUT4)을 선택한다. 그에 따라, 평가 아이템과 웨이퍼 상의 반도체 소자들의 측정 위치로 정의되는 테스트 맵이 작성될 수 있다. 병렬 타입 반도체 집적회로 테스트 시스템의 테스트 제어부는 이와 같은 테스트 맵을 작성하기 위한 운영자 인터페이스를 제공할 수 있다.
예를 들면 DUT1은 트랜지스터일 수 있으며, DUT2은 다이오드, DUT3는 유전체 및 DUT4는 저항체일 수 있다. 이들 반도체 소자(DUT1, DUT2, DUT3, DUT4)는 웨이퍼 상의 다이들 사이의 스크라이브 라인에 형성된 테스트용 반도체 소자들일 수 있다.
본 발명의 일실시예에 따른 병렬 타입 반도체 집적회로 테스트 시스템은 테스트 맵에 정의된 대로, 프로브 척에 의해 반도체 기판 상의 반도체 소자(DUT1, DUT2, DUT3, DUT4)를 테스트 헤드의 회로 사이트에 정렬시킨다. 이후, 각 회로 사이트들은 로딩된 각 테스트 프로그램(P100, P200, P300, P400)에 의해 독립적으로 해당 서로 다른 종류의 반도체 소자(DUT1, DUT2, DUT3, DUT4)를 동시에 테스트하여, 정의된 모든 측정 영역의 평가 아이템을 테스트한다. 이와 같이 본 발명에 따르면 한번의 테스트에 의하여 서로 다른 종류의 평가 아이템들에 대한 테스트 데이터를 한꺼번에 얻을 수 있으므로, 소요되는 테스트 시간을 단축시킬 수 있으며 테스트 처리량을 증가시킬 수 있다.
도 5는 본 발명의 다른 실시예에 따른 병렬 타입 반도체 집적회로 테스트 시스템(2000)의 회로 사이트(SITE1, SITEx, SITEN)를 개략적으로 도시하는 블록도이 다.
도 5를 참조하면, 본 발명의 병렬 타입 반도체 집적회로 테스트 시스템은 2 이상의 회로 사이트(SITEx1, SITEx2)를 결합하여 하나의 대형 등가 회로 사이트(SITEx)를 구성할 수 있다. 예를 들면, 플래시 메모리의 경우, 테스트를 위하여 100 이상의 콘택 패드를 요구하며, 이것은 회로 사이트의 테스트 리소스가 100 이상의 채널을 확보할 것을 필요로 함을 의미한다. 회로 사이트(SITE1, SITEx1, SITEx2, SITEN)가 각각 64 채널을 갖는다면, 2 개의 회로 사이트(SITEx1, SITEx2)를 결합시킴으로써 하나의 회로 사이트로 기능하는 128 개의 채널을 갖는 회로 사이트(SITEx)를 제공할 수 있으며, 100 개의 채널이 요구되는 플래시 메모리와 같은 대형 반도체 소자(DUTx)를 테스트할 수 있게 된다.
이와 같이, 본 발명의 실시예에 따르면, 반도체 소자의 복잡화 및 파라미터의 다양화에 대응하여, 기존 설비의 리소스를 결합하여 하나의 확장된 리소스를 갖는 회로 사이트를 갖는 병렬 타입 반도체 집적회로 테스트 시스템을 제공할 수 있다. 또한, 이들 회로 사이트(SITE1, SITEx, SITEN)들도, 서로 다른 종류의 반도체 소자들(DUT1, DUTx, DUTj)을 동시에 테스트하기 위하여, 서로 다른 종류의 테스트 프로그램이 로딩되어 동시에 독립적으로 실행될 수 있다. 이에 따라, 각 회로 사이트마다 할당된 테스트 리소스가 독립적으로 사용될 수 있다.
도 6은 도 5에 도시된 병렬 타입 반도체 집적회로 테스트 시스템(2000)에 의 해 실현되는 예시적인 테스트 모드를 설명하기 위한 테스트 맵을 도시한다.
도 6을 참조하면, 운영요원은 우선 평가 아이템들을 선택한다. 이후, 상기 선택된 평가 아이템을 테스트하기 위한 웨이퍼 상의 서로 다른 측정 영역에 배치된 서로 다른 종류의 반도체 소자들(DUT1, DUTx, DUT4)를 선택한다. 그에 따라, 평가 아이템과 웨이퍼 상의 DUT 위치(로케이션이라 함)로 결정되는 도시된 바와 같은 테스트 맵이 작성될 수 있다. DUT1은 트랜지스터일 수 있으며, DUTx은 확장된 테스트 리소스가 요구되는 플래시 메모리 셀이고, DUT3는 저항체일 수 있다.
본 발명의 일실시예에 따른 병렬 타입 반도체 집적회로 테스트 시스템에 있어서, DUT1은 회로 사이트(도 5의 SITE1)에 의해 테스트될 수 있으며, DUTx는 2 개의 회로 사이트(SITEx1, SITEx2)가 결합하여 제공된 회로 사이트(SITEx)에 의해 테스트될 수 있으며, DUTj는 회로 사이트(SITEN)에 의해 테스트될 수 있다. 이들 DUT1, DUTx, DUT4들은 순차적으로 테스트될 수도 있으며, 각 회로 사이트(SITE1, SITEx, SITEj)마다 독립된 테스트 프로그램(P100, P200, P300, P400)이 로딩되어 동시에 테스트될 수도 있음은 상술한 바와 같다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명의 일부 실시예에 따른 병렬 타입 반도체 집적회로 테스트 시스템은, 서로 다른 종류의 DUT들을 동시에 독립적으로 테스트하기 위한 복수의 회로 사이트를 포함하여, 서로 다른 평가 아이템들에 대하여 동시에 병렬로 테스트를 수행할 수 있으므로, 신속하고 높은 처리량을 갖는 병렬 타입 반도체 집적회로 테스트 시스템을 제공할 수 있다.
또한, 본 발명의 다른 실시예에 따른 병렬 타입 반도체 집적회로 테스트 시스템은 할당된 리소스를 상호 결합하여 단일하게 사용할 수 있는 2 이상의 회로 사이트를 포함하여, 테스트 리소스에 차이가 있는 DUT에 대하여, 남는 리소스를 활용하여 이를 테스트함으로써 고가의 테스트 시스템이 갖는 리소스를 충분히 활용할 수 있는 병렬 타입 반도체 집적회로 테스트 시스템을 제공할 수 있다.
또한, 본 발명의 일부 실시예에 따른 병렬 타입 반도체 집적회로 테스트 방법은 상기 서로 다른 종류의 DUT들을 동시에 독립적으로 테스트하는 단계를 포함하여, 서로 다른 평가 아이템들에 대하여 동시에 테스트를 수행하여 신속하고 높은 처리량을 제공할 수 있는 병렬 타입 반도체 집적회로 테스트 방법을 제공할 수 있다.

Claims (19)

  1. 서로 다른 종류를 갖는 복수의 DUT를 탑재하는 프로브 척;
    상기 서로 다른 종류의 DUT들을 동시에 독립적으로 테스트하기 위한 복수의 회로 사이트를 제공하는 테스트 헤드; 및
    상기 테스트 헤드 및 상기 프로브 척을 제어하는 테스트 제어부를 포함하는 병렬 타입 반도체 집적회로 테스트 시스템.
  2. 제 1 항에 있어서,
    상기 테스트 헤드는 상기 DUT의 콘택 패드와 콘택할 수 있도록 배열된 니들부를 포함하는 프로브 카드;
    상기 프로브 카드 상에 탑재되어 스위칭 매트릭스 회로의 중계에 의해 선택된 상기 니들부에 신호를 입출력시키는 핀 보드; 및
    상기 핀 보드에 연결되어 상기 신호를 발생 및 검출하는 복수의 소스 모니터 유닛을 포함하는 병렬 타입 반도체 집적회로 테스트 시스템.
  3. 제 1 항에 있어서,
    상기 회로 사이트는 상기 회로 사이트마다 할당되는 마이크로 프로세서를 포함하는 병렬 타입 반도체 집적회로 테스트 시스템.
  4. 제 1 항에 있어서,
    상기 회로 사이트는 서로 다른 종류의 테스트 프로그램이 독립적으로 로딩되어 실행되는 병렬 타입 반도체 집적회로 테스트 시스템.
  5. 제 1 항에 있어서,
    상기 회로 사이트의 리소스는 상기 회로 사이트마다 다르게 제공되는 병렬 타입 반도체 집적회로 테스트 시스템.
  6. 제 1 항에 있어서,
    상기 테스트 제어부는 테스트 맵을 작성하기 위한 운영자 인터페이스를 제공하는 병렬 타입 반도체 집적회로 테스트 시스템.
  7. 제 1 항에 있어서,
    상기 DUT는 트랜지스터, 캐패시터 및 저항체를 포함하는 병렬 타입 반도체 집적회로 테스트 시스템.
  8. 제 1 항에 있어서,
    상기 DUT는 웨이퍼 상의 다이들 사이에 배치된 스크라이브 라인에 형성된 것인 반도체 집적회로 테스트 시스템.
  9. 서로 다른 종류의 DUT들이 탑재된 프로브 척;
    할당된 리소스를 상호 결합하여 단일하게 사용할 수 있는 2 이상의 회로 사이트를 제공하는 테스트 헤드; 및
    상기 테스트 헤드 및 상기 프로브 척을 제어하는 테스트 제어부를 포함하는 병렬 타입 반도체 집적회로 테스트 시스템.
  10. 제 9 항에 있어서,
    상기 테스트 헤드는 상기 DUT의 콘택 패드와 콘택할 수 있도록 배열된 니들부를 포함하는 프로브 카드;
    상기 프로브 카드 상에 탑재되어 스위칭 매트릭스 회로의 중계에 의해 선택된 상기 니들부에 신호를 입출력시키는 핀 보드; 및
    상기 핀 보드에 연결되어 상기 신호를 발생 및 검출하는 복수의 소스 모니터 유닛을 포함하는 병렬 타입 반도체 집적회로 테스트 시스템.
  11. 제 9 항에 있어서,
    상기 회로 사이트는 상기 회로 사이트마다 할당되는 마이크로 프로세서를 포함하는 병렬 타입 반도체 집적회로 테스트 시스템.
  12. 제 9 항에 있어서,
    상기 회로 사이트는 서로 다른 종류의 테스트 프로그램이 독립적으로 로딩되 어 실행되는 병렬 타입 반도체 집적회로 테스트 시스템.
  13. 제 9 항에 있어서,
    상기 테스트 제어부는 테스트 맵을 작성하기 위한 운영자 인터페이스를 제공하는 병렬 타입 반도체 집적회로 테스트 시스템.
  14. 제 9 항에 있어서,
    상기 DUT는 플래시 메모리를 포함하는 병렬 타입 반도체 집적회로 테스트 시스템.
  15. 제 9 항에 있어서,
    상기 DUT는 웨이퍼 상의 다이들 사이에 배치된 스크라이브 라인에 형성된 것인 병렬 타입 반도체 집적회로 테스트 시스템.
  16. 서로 다른 종류를 갖는 복수의 DUT들이 제공되는 단계;
    2 이상의 서로 다른 종류의 평가 아이템을 선택하는 단계;
    상기 평가 아이템들을 평가하기 위하여, 서로 다른 측정 영역에 배치된 상기 서로 다른 종류의 DUT를 선택하는 단계; 및
    상기 서로 다른 종류의 DUT들을 동시에 독립적으로 테스트하는 단계를 포함하는 병렬 타입 반도체 집적회로 테스트 방법.
  17. 제 16 항에 있어서,
    상기 DUT는 반도체 기판 상의 다이들 사이에 배치된 스크라이브 라인에 형성된 테스트 소자인 병렬 타입 반도체 집적회로 테스트 방법.
  18. 제 16 항에 있어서,
    상기 서로 다른 종류의 DUT들을 동시에 독립적으로 테스트하는 단계는, 상기 서로 다른 종류의 DUT에 할당된 테스트 리소스를 독립적으로 사용하는 것에 의해 이루어지는 병렬 타입 반도체 집적회로 테스트 방법.
  19. 제 16 항에 있어서,
    상기 서로 다른 종류의 DUT들 중 확장된 테스트 리소스가 요구되는 대형 DUT가 있는 경우, 상기 DUT에 할당된 테스트 리소스를 결합하여 상기 대형 DUT에 할당하여 사용하는 단계를 포함하는 병렬 타입 반도체 집적회로 테스트 방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7853425B1 (en) * 2008-07-11 2010-12-14 Keithley Instruments, Inc. Parallel testing in a per-pin hardware architecture platform
US20120256651A1 (en) * 2011-04-08 2012-10-11 International Business Machines Corporation Test structure for parallel test implemented with one metal layer
KR102030385B1 (ko) 2013-03-07 2019-10-10 삼성전자주식회사 자동 테스트 장비 및 그 제어방법
US9372227B2 (en) * 2013-03-11 2016-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit test system and method
WO2016155830A1 (en) 2015-04-01 2016-10-06 Advantest Corporation Method for operating a test apparatus and a test apparatus
KR102401093B1 (ko) 2015-09-17 2022-05-24 에스케이하이닉스 주식회사 반도체 메모리 및 이를 이용한 메모리 시스템
US9857678B1 (en) * 2016-08-31 2018-01-02 SK Hynix Inc. Methods of controlling distortion of exposure processes
CN109727882B (zh) * 2018-10-24 2021-01-01 深圳赛意法微电子有限公司 半导体功率器件的并行测试设备

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5794175A (en) * 1997-09-09 1998-08-11 Teradyne, Inc. Low cost, highly parallel memory tester
US6196677B1 (en) * 1998-05-20 2001-03-06 Advanced Micro Devices, Inc. Parallel test method
US6499121B1 (en) 1999-03-01 2002-12-24 Formfactor, Inc. Distributed interface for parallel testing of multiple devices using a single tester channel
US6851076B1 (en) * 2000-09-28 2005-02-01 Agilent Technologies, Inc. Memory tester has memory sets configurable for use as error catch RAM, Tag RAM's, buffer memories and stimulus log RAM
DE10060438B4 (de) * 2000-12-05 2004-09-09 Infineon Technologies Ag Testanordnung zum parallelen Test einer Mehrzahl von integrierten Schaltkreisen und Testverfahren
US6779140B2 (en) * 2001-06-29 2004-08-17 Agilent Technologies, Inc. Algorithmically programmable memory tester with test sites operating in a slave mode
KR100442696B1 (ko) * 2001-12-19 2004-08-02 삼성전자주식회사 반도체 메모리 소자의 병렬 테스트 시스템
JP4124345B2 (ja) * 2003-05-30 2008-07-23 シャープ株式会社 試験装置
KR100576454B1 (ko) * 2004-03-22 2006-05-08 주식회사 하이닉스반도체 뱅크 선택이 가능한 병렬 테스트 회로 및 그 병렬 테스트방법
US7307433B2 (en) * 2004-04-21 2007-12-11 Formfactor, Inc. Intelligent probe card architecture
US7245134B2 (en) * 2005-01-31 2007-07-17 Formfactor, Inc. Probe card assembly including a programmable device to selectively route signals from channels of a test system controller to probes

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