KR101161809B1 - 고속 동작용 칩을 테스트할 수 있는 번인보드와 그를 이용한 번인 테스트 장치 및 그 방법 - Google Patents

고속 동작용 칩을 테스트할 수 있는 번인보드와 그를 이용한 번인 테스트 장치 및 그 방법 Download PDF

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Abstract

본 발명은 고속 동작용 칩을 테스트할 수 있는 번인보드와 그를 이용한 번인 테스트 장치 및 그 방법에 관한 것으로, 고속 동작 환경에 요구되는 캐패시턴스 조건을 만족하는 테스트 단위로 칩을 배치하고, 각 테스트 단위에 대한 공용 경로를 이용해 각 테스트 단위를 지정함에 따라 테스트를 수행함으로써, 고속으로 동작하는 칩에 대한 번인 테스트를 할 수 있는, 고속 동작용 칩을 테스트할 수 있는 번인보드와 그를 이용한 번인 테스트 장치 및 그 방법을 제공하고자 한다.
이를 위하여, 본 발명의 고속 동작용 칩을 테스트할 수 있는 번인보드는, 테스트될 다수의 칩을 고속 테스트 동작이 가능한 테스트 단위별로 수용하기 위한 칩 수용부; 각기 공용 경로를 통해 상호 연결되고, 상호 연결된 공용 경로가 선택됨으로써 각 테스트 단위로의 경로가 지정되도록 하기 위한 경로 설정부; 및 상기 경로 설정부의 제어를 위한 경로정보를 이용하여 상기 경로 설정부 각각에 대해 상호 연결된 공용 경로를 선택할 수 있도록 제어하기 위한 경로 설정 제어부를 포함한다.

Description

고속 동작용 칩을 테스트할 수 있는 번인보드와 그를 이용한 번인 테스트 장치 및 그 방법{BURN-IN BOARD CAPABLE OF TESTING HIGH SPEED CHIPS, BURN-IN TEST APPARATUS USING THE SAME AND METHOD THEREOF}
본 발명은 고속 동작용 칩을 테스트할 수 있는 번인보드와 그를 이용한 번인 테스트 장치 및 그 방법에 관한 것으로, 더욱 상세하게는, 고속 동작 환경에 요구되는 캐패시턴스 조건을 만족하는 테스트 단위로 칩을 배치하고, 각 테스트 단위에 대한 공용 경로를 이용해 각 테스트 단위를 지정함에 따라 테스트를 수행함으로써, 고속으로 동작하는 칩에 대한 번인 테스트를 할 수 있는, 고속 동작용 칩을 테스트할 수 있는 번인보드와 그를 이용한 번인 테스트 장치 및 그 방법에 관한 것이다.
반도체 제조공정은 웨이퍼를 가공하는 전공정(Fabrication: FAB)과, 웨이퍼상의 칩(chip)을 개개로 잘라서 완성품으로 조립하고 완성된 제품이 제대로 동작하는지를 검사하는 후공정(packaging/test)으로 구분된다. 구체적으로, 전공정은 웨이퍼라 일컫는 실리콘 산화물 박막에 여러 공정[확산(diffusion), 감광(photo), 식각(etching), 이온주입(ion implantation) 및 박막형성(thin film) 등]을 통해 제조하고자 하는 회로소자를 실장하는 공정이다. 후공정은 전공정을 통해 제조된 웨이퍼상의 개별소자별로 특정 테스트(probe/test)를 한 뒤 소자단위로 절삭(sawing)하여 조립[배선(bonding), 성형(molding) 등]한 후, 완성된 개별소자에 대한 최종 출하 검사(burn-in test 및 final test)를 하는 공정이다.
특히, 후공정에서 번인 테스트(burn-in test)는 칩의 수명 및 신뢰성과 관련하여 일정시간 동안 고온과 고압을 인가하여 제품을 동작시켜 조기불량을 발견하여 조치하기 위한 과정으로서, 퍼니스(furnace)를 이용하여 상온에서 125℃까지 올려 칩의 동작에 대한 테스트를 수행한다. 이때, 번인 타임은 용도에 따라 다르게 설정될 수 있다. 이러한 번인 테스트용 반도체 장비는 1세대 MBT(Memory Burn-in Test), 2세대 MBT, 3세대 MBT로 구별된다. 이때, 1세대 MBT는 번인 결과의 모니터링이 가능한 모니터링 번인 테스트 장비이며, 2세대 MBT는 1세대보다 처리속도가 빠르며 신호 관리능력까지 갖춘 번인 테스트 장비이며, 3세대 MBT는 상기 1세대와 2세대의 기능을 갖추며 디바이스 자체의 특성까지도 테스트할 수 있는 번인 테스트 장비이다. 이때, 3세대 MBT를 통상적으로 TDBI(Test During Burn-In)라 한다.
도 1a 및 도 1b는 종래의 번인 테스트 장치에 대한 구성도이다.
도 1a와 같이, 종래의 번인 테스트 장치는 TDBI로서, 번인 테스트용 테스트 패턴을 발생시키는 신호 패턴 생성부(pattern generator, 110), 신호 패턴 생성부(110)로부터 칩(150)을 테스트하기 위한 신호를 전달받아 커넥터(connector, 130)를 통해 각각의 칩(150)으로 전달하고 커넥터(130)를 통해 칩(150)의 출력결과에 대한 신호를 전달받아 통과(pass) 또는 불량(fail)을 판정하는 드라이버(driver, 120), 번인 테스트용 칩(150)이 배치되는 번인보드(Burn In Board: BIB, 140)로 구성된다. 일반적으로, 번인 테스트 장치는 125℃의 고온 환경에서 칩의 동작에 대한 테스트를 수행하기 위해, 칩이 실장된 번인보드(140)를 도 1b와 같은 퍼니스(furnace)에 탑재하여 테스트를 수행한다. 통상적으로, 퍼니스는 대략 60 슬롯(60 slots)의 번인보드(140)를 탑재할 수 있고, 하나의 번인보드(140)는 480개의 칩을 내장할 수 있다.
도 2a는 병렬 구조의 번인보드와 라이트(write) 신호에 대한 딜레이 타임을 나타낸 도면이고, 도 2b는 병렬 구조의 번인보드와 리드(read) 신호에 대한 딜레이 타임을 나타낸 도면이다.
도 2a 및 도 2b와 같이 병렬 구조의 번인 보드(140)에서는 칩(150)이 병렬로 연결되어 있다. 이때, 칩(150)에 신호를 입력하는 라이트(write) 신호일 때는 같은 시간에 일제히 칩(150)에 신호를 라이트하는 반면에, 칩(150)에서 신호를 출력하는 리드(read) 신호일 때는 각각의 칩(150)을 개별적으로 선택하여 해당 신호를 리드한다.
이러한 번인 테스트 장치는 대부분 10㎒의 검사속도로 제작되어 있기 때문에, 150㎒～200㎒ 정도의 고속 동작 환경이 요구되는 칩(예를 들어, DDR2, DDR3 등)에 대해 효율적인 번인 테스트 과정을 수행하기 어렵다.
이는 종래의 번인 테스트 장치에서 번인 테스트용 신호 패턴이 10㎒의 검사속도로 한정될 때 번인 테스트를 수행할 수 있는 상태의 신호 패턴을 제공할 수 있음을 의미한다[도 3의 (a) 참조]. 즉, 종래의 번인 테스트 장치에서는 번인 테스트용 신호 패턴을 200㎒의 검사속도로 설정할 때 신호 패턴이 번인 테스트를 수행할 수 없는 상태로 나타나기 때문에 번인 테스트 자체를 수행할 수 없다[도 3의 (b) 참조]. 여기서, 도 3은 종래의 번인 테스트 장치에서 검사속도별 신호 패턴에 대한 설명도이다.
상기와 같은 이유로, 고속 동작 환경이 요구되는 칩의 경우에도 종래의 테스트 장치를 이용하여 번인 테스트를 수행할 때 10㎒의 검사속도로 신호 패턴을 제공해야 하므로, 이는 실제적으로 요구되는 검사속도(즉, 200㎒)에서 크게 미치지 못하여 테스트의 신뢰성을 떨어트릴 뿐만 아니라 고온상태에서 실제 동작상태를 검사하는 번인 테스트라기보다 단지 전압을 오픈(open) 또는 쇼트(short)시키는 정도의 성능 테스트라는 의미밖에 없다.
전술한 바와 같이, 종래의 번인 테스트 장치는 고속 동작 환경이 요구되는 칩에 대한 번인 테스트(즉, 200㎒ 동작 속도에서의 번인 테스트)를 수행하기 어려운데, 이는 신호 경로상에 존재하는 전파 지연(propagation delay)에 의해 원하는 시간(즉, 2.5㎱)에 원하는 형태(즉, 1V를 갖는 신호 패턴)의 고속 동작 환경용 신호 패턴을 생성할 수 없기 때문이다[도 3의 (b) 참조].
따라서, 고속으로 동작하는 칩에 대한 번인 테스트를 수행하기 위해서는, 번인 테스트 장치 내의 전파 지연을 줄여 원하는 시간에 원하는 형태의 신호 패턴을 제공할 필요가 있다.
일반적으로, 전파 지연은 하기 [수학식 1]과 같이, 레지스턴스(resistance, R) 및 캐패시턴스(capacitance, C)와 관련된다.
Figure 112010010458339-pat00001
여기서, 레지스턴스는 주로 배선저항에 의해 결정되며, 캐패시턴스는 커넥터와 칩의 캡(cap)에 의한 핀 캐패시턴스(pin capacitance)에 의해 결정된다. 레지스턴스는 배선저항이므로 일정하나, 캐패시턴스는 번인보드에 연결된 커넥터와 번인보드에 병렬로 배치된 칩의 개수에 따라 그 값이 좌우된다. 도 4는 전파지연에 관련된 레지스턴스 및 캐패시턴스에 대한 설명도이다.
도 4를 참조하면, 레지스턴스는 배선저항 R로 일정하며, 캐패시턴스는 커넥터 및 칩의 핀 캐패시턴스에 대한 총합(Ctotal)으로 나타낼 수 있다. 여기서, Ctotal은 커넥터에 병렬 접속된 칩의 핀 캐패시턴스에 대한 합으로 나타낼 수 있으므로, Ctotal＝C1+C2+…+CN를 통해 확인할 수 있다.
이와 같이, 캐패시턴스는 커넥터 및 칩의 개수가 증가할수록 커지며, 이러한 이유로 상기 [수학식 1]에서 전파 지연 역시 커넥터 및 칩의 개수가 증가할수록 커진다. 이는 종래의 번인 테스트 장치에서 고속으로 동작하는 칩에 대한 번인 테스트를 수행하기 어려운 이유가 커넥터와 칩의 개수가 많기 때문이라는 점을 나타낸다. 그런데 번인 테스트 장치는 처리시간이 길다는 검사장비의 특성상 정해진 시간에 어느 정도 요구되는 개수에 대해 테스트를 수행해야 한다.
이러한 요구에 맞춰, 종래에는 병렬로 연결된 칩의 개수를 줄이기 위해 칩을 그룹핑하는 방식(즉, 그룹핑 방식)이 제안되었다. 이와 같은 그룹핑 방식은 480개의 칩이 연결되어 있는 번인보드에서 10개씩 그룹핑하여 48개 그룹 각각에 대해 번인 테스트를 수행한다. 그룹핑 방식은 48개의 각 그룹별로 신호 패턴 생성부, 드라이버 및 커넥터와 같은 구성요소가 필요하기 때문에, 종래와 같이 480개의 번인보드상의 칩에 대해 번인 테스트를 수행할 수 있다는 장점이 있으나 비용이 증가하고 번인보드의 크기가 제한된다는 점에 있어서 한계가 있다.
다음으로, 종래에는 추가로 커넥터 등의 채널 개수를 증가시켜 테스트할 수 있는 칩의 개수를 증가시키는 방식(즉, 채널수 증가 방식)이 제안되었다. 이러한 채널수 증가 방식은 채널수의 증가로 인해 시스템의 비용이 증가하며, 채널수의 증가에 따른 고속 테스트를 만족하기 위해 다수의 커넥터를 사용해야 하지만, 번인보드의 크기가 제한됨에 따라 번인보드에 구성할 수 있는 커넥터의 수가 제한되어 효과적으로 채널수를 증가시킬 수 없다.
따라서, 종래의 번인 테스트 장치는 번인보드에 배치된 칩의 총 캐패시턴스를 줄이면서, 정해진 시간에 요구되는 칩의 개수에 대해 테스트함으로써, 고속으로 동작하는 칩에 대한 번인 테스트를 수행할 수 있는 기술이 제안될 필요가 더욱 절실하다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 창안된 것으로, 그 목적은, 고속 동작 환경에 요구되는 캐패시턴스 조건을 만족하는 테스트 단위로 칩을 배치하고, 각 테스트 단위에 대한 공용 경로를 이용해 각 테스트 단위를 지정함에 따라 테스트를 수행함으로써, 고속으로 동작하는 칩에 대한 번인 테스트를 할 수 있는, 고속 동작용 칩을 테스트할 수 있는 번인보드와 그를 이용한 번인 테스트 장치 및 그 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 고속 동작용 칩을 테스트할 수 있는 번인보드는, 테스트될 다수의 칩을 고속 테스트 동작이 가능한 테스트 단위별로 수용하기 위한 칩 수용부; 각기 공용 경로를 통해 상호 연결되고, 상호 연결된 공용 경로가 선택됨으로써 각 테스트 단위로의 경로가 지정되도록 하기 위한 경로 설정부; 및 상기 경로 설정부의 제어를 위한 경로정보를 이용하여 상기 경로 설정부 각각에 대해 상호 연결된 공용 경로를 선택할 수 있도록 제어하기 위한 경로 설정 제어부를 포함한다.
또한, 본 발명의 번인 테스트 장치는, 번인 테스트를 위한 신호 패턴을 생성하기 위한 신호 패턴 생성부; 상기 신호 패턴의 전압 레벨을 조정하여 제공하기 위한 드라이버; 및 테스트될 다수의 칩을 고속 테스트 동작이 가능한 테스트 단위별 배치하고, 각 테스트 단위에 대한 선택을 공용 경로를 이용하여 지정함에 따라 테스트를 수행하기 위한 번인 보드를 포함한다.
또한, 본 발명은 테스트될 다수의 칩이 수용된 고속 테스트 동작이 가능한 테스트 단위에 대해 공용 경로를 기 설정하는 설정 단계; 라이트(write) 동작시에, 상기 공용 경로에 대한 설정을 위한 경로 정보를 이용하여 상기 테스트 단위에 테스트 신호를 라이트하도록 상기 공용 경로를 활성화시키는 라이트 단계; 및 리드(read) 동작시에, 상기 공용 경로에 대한 설정을 위한 경로 정보를 이용하여 상기 테스트 단위로부터 테스트 결과 신호를 리드할 수 있도록 상기 공용 경로에서 특정 공용 경로를 개별적으로 활성화시는 리드 단계를 포함한다.
상기한 바와 같이, 본 발명은 고속 동작 환경에 요구되는 캐패시턴스 조건을 만족하는 테스트 단위로 칩을 배치하고, 각 테스트 단위에 대한 공용 경로를 이용하여 각 테스트 단위를 지정함에 따라 테스트를 수행함으로써, 고속으로 동작하는 칩에 대한 번인 테스트를 할 수 있는 효과가 있다.
또한, 본 발명은 테스트될 다수의 칩을 고속 테스트 동작이 가능한 테스트 단위로 설정하고, 각 테스트 단위에 대한 선택을 공용 경로를 이용해 지정함에 따라, 200㎒의 고속 동작 환경이 요구되는 칩에 대한 번인 테스트를 수행할 수 있는 효과가 있다.
또한, 본 발명은 번인 테스트를 위해 요구되는 신호 패턴 생성 및 드라이버의 개수를 줄임으로써, 번인보드와의 커넥터의 개수를 줄여 캐패시턴스에 의한 영향을 감소시킬 수 있는 효과가 있다.
도 1a 및 도 1b는 종래의 번인 테스트 장치에 대한 구성도,
도 2a는 병렬 구조의 번인보드와 라이트(write) 신호에 대한 딜레이 타임을 나타낸 도면,
도 2b는 병렬 구조의 번인보드와 리드(read) 신호에 대한 딜레이 타임을 나타낸 도면,
도 3은 종래의 번인 테스트 장치에서 검사속도별 신호 패턴에 대한 설명도,
도 4는 전파지연에 관련된 레지스턴스 및 캐패시턴스에 대한 설명도,
도 5는 본 발명에 따른 번인 테스트 장치에 대한 일실시예 구성도,
도 6a는 본 발명의 번인보드를 구성하는 단위 그룹에 대한 일실시예 구성도,
도 6b는 상기 도 6a의 단위 그룹에 의한 번인보드 구성에 대한 설명도,
도 7은 200㎒의 신호 패턴에 대한 예시도,
도 8은 본 발명에 따른 번인 테스트 방법에 대한 일실시예 흐름도이다.
상술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되어 있는 상세한 설명을 통하여 보다 명확해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다.
도 5는 본 발명에 따른 번인 테스트 장치에 대한 일실시예 구성도이고, 도 6a는 본 발명의 번인보드를 구성하는 단위 그룹에 대한 일실시예 구성도이고, 도 6b는 상기 도 6a의 단위 그룹에 의한 번인보드 구성에 대한 설명도이고, 도 7은 200㎒의 신호 패턴에 대한 예시도이다.
도 5에 도시된 바와 같이, 본 발명에 따른 번인 테스트 장치는, 신호 패턴 생성부(210), 드라이버(220), 번인보드(230)를 포함한다. 이때, 번인보드(230)에는 번인 테스트의 대상 디바이스인 칩(240)이 탑재된다.
신호 패턴 생성부(210)는 번인 테스트를 위해 클럭(clock), 어드레스(address) 등의 신호 패턴을 생성하고, 드라이버(220)는 신호 패턴 생성부(210)에 의해 생성된 신호 패턴의 전압 레벨을 조정한다. 신호 패턴 생성부(210) 및 드라이버(220)는 번인보드(230)의 단위 그룹별로 할당된다.
번인보드(230)는 200㎒ 이상의 고속으로 동작하는 칩(240)(예를 들어, DDR2, DDR3 등)에 대한 번인 테스트를 수행하기 위해, 고속 동작 환경에 요구되는 전체 캐패시턴스를 줄인 구조로 구현된다. 즉, 번인보드(230)는 고속 동작 환경에 요구되는 캐패시턴스 조건을 고려하여 번인 테스트를 위한 칩(240)의 배치 구조를 구현할 뿐만 아니라, 단위 그룹당 신호 패턴 생성부(210) 및 드라이버(220)를 하나만 연결하는 구조를 채용하더라도, 종래와 같은 개수를 가지며 고속으로 동작하는 칩(240)에 대해서 번인 테스트를 수행할 수 있도록 한다.
한편, 번인보드(230)는 하나의 보드상에 번인 테스트를 수행하기 위해 총 480개의 칩을 탑재할 수 있다. 본 발명에서는 4개의 그룹으로 편성하여 그룹당 120개의 칩에 대해 독립적인 번인 테스트를 수행하는 보드로 구현한다(도 6a 및 도 6b참조). 이는 고속으로 동작하는 칩에 대한 번인 테스트를 위해 커넥터 및 칩의 캡에 의한 캐패시턴스를 줄여 전파 지연을 감소시키기 위함이다. 다만, 번인보드(230)는 번인 테스트 환경 및 요구사양에 따라 다양하게 그룹핑될 수 있으며, 본 발명에서는 설명의 편의상 4개의 그룹으로 편성하였으나, 이에 한정되지 않음을 당업자라면 쉽게 이해할 수 있을 것이다.
도 6a는 120개의 칩이 탑재되는 단위 그룹을 나타낸다. 이를 토대로, 번인보드(230)는 도 6b의 (a)와 같이 120개의 칩이 탑재되는 단위 그룹을 4개 묶어 나타낼 수 있다. 이때, 번인보드(230)는 각기 단위 그룹에 각각 할당되는 신호 패턴 생성부(210) 및 드라이버(220)를 4개가 필요하게 된다. 참고로, 종래에는 도 6b의 (b)와 같이, 단지 칩을 10개씩 묶어 탑재하는 방식을 이용함으로써 각각에 대해 신호 패턴 생성부(210) 및 드라이버(220)를 할당해야 하므로 총 48개가 필요하게 된다. 이와 같이, 본 발명은 상기와 같은 번인보드(230)를 구성함으로써, 200㎒의 칩에 대한 번인 테스트를 수행하기 위해 신호 패턴 생성부(210) 및 드라이버(220)의 개수를 줄일 수 있고, 그에 따라 신호 패턴 생성부(210) 및 드라이버(220)와의 연결을 위한 커넥터로 인한 캐패시턴스의 영향을 감소시켜 전파 지연을 줄일 수 있다. 이는 캐패시턴스에 의한 전파 지연을 방지함으로써 고속 테스트 환경이 요구되는 200㎒의 칩에 대한 번인 테스트를 수행할 수 있음을 의미한다.
구체적으로, 번인보드(230)는 칩 수용부(231), 경로 설정부(232), 경로 설정 제어부(231)를 포함하며, 각 구성요소의 동작에 대해 도 6a를 참조하여 상세히 설명한다.
칩 수용부(231)는 번인 테스트의 대상이 되는 칩(240)을 수용하고, 각각의 칩(240)을 경로 설정부(232)에 병렬로 연결한다. 여기서, 도 6a에 도시된 전체 칩 수용부(231)는 120개의 칩(240)을 수용한다.
하나의 칩 수용부(231)는 고속으로 동작하는 칩(240)에 대한 번인 테스트를 수행하기 위해 요구되는 캐패시턴스 조건을 만족하기 위해 최대 10개의 칩(240)을 테스트 단위로 수용하는 것이 바람직하다.
예를 들어, 도 7과 같이 1V의 크기를 갖는 200㎒의 신호 패턴의 경우에 번인 테스트를 수행하기 위해 요구되는 캐패시턴스 조건에 대해 설명한다.
먼저, 도 7의 200㎒의 신호 패턴은 전파 지연에 의한 찌그러짐 없이 번인 테스트를 수행하기 위해서 대략 1㎱에 1V의 신호를 나타내야 한다. 이는 200㎒의 신호 패턴의 기울기(
Figure 112010010458339-pat00002
)가
Figure 112010010458339-pat00003
를 만족해야 함을 의미한다. 이때, 드라이버(220)의 구동능력은 20㎃라 가정하자.
한편, 전하량 보존 법칙은 하기 [수학식 2]를 만족한다.
Figure 112010010458339-pat00004
Figure 112010010458339-pat00005
여기서, C는 캐패시턴스, V는 전압, Q는 전하량이다.
상기와 같은 조건을 상기 [수학식 2]에 대입하면,
Figure 112010010458339-pat00006
를 만족하고, 이를 정리하면
Figure 112010010458339-pat00007
와 같다. 즉, 고속 동작 환경의 번인 테스트에서는 20pF 이하의 캐패시턴스를 만족하도록 칩(240)을 배치해야 한다. 이때, 하나의 칩(240)은 일반적으로 2pF이므로, 이는 최대 10개 이하의 칩(240)에 대해서만 번인 테스트를 수행해야 함을 의미한다. 따라서, 하나의 칩 수용부(231)는 상기와 같은 고속 동작 환경에 요구되는 캐패시턴스 조건에 따라 칩(240)의 배치 구조를 구현한다.
칩 수용부(231)는 번인 테스트의 수행중에, 라이트(write) 사이클 동안에 해당 칩(240)으로 테스트 신호를 라이트하고, 리드(read) 사이클 동안에 해당 칩(240)으로부터 테스트 결과 신호를 리드한다. 이때, 칩 수용부(231)는 라이트 사이클 동안에 같은 시간에 모든 칩(240)에 대해 라이트 동작을 수행하며, 리드 사이클 동안에 칩 셀렉션(chip selection) 신호를 이용하여 해당 칩(240)에 대해 개별적인 리드 동작을 수행한다.
칩 수용부(231)는 경로 설정부(232)에 의해 형성된 신호 경로에 기초하여 보드상에 상하 또는 좌우 대칭적으로 분포한다. 일례로, 칩 수용부(231)는 도 6a와 같이, 경로 설정부(232)에 의해 형성된 신호 경로에 기초하여 상하 좌우로 4 영역으로 나뉘며, 각 영역당 3 개(즉, 칩 30개)가 배치된다. 이처럼, 칩 수용부(231)는 경로 설정부(232)에 의해 형성된 신호 경로에 따라 분포 영역이 결정되기 때문에, 번인보드(230)의 설계자에 의해 다양한 형태로 구현될 수 있다.
경로 설정부(232)는 번인 테스트용 신호(즉, 테스트 신호 또는 테스트 결과 신호)의 물리적 신호 경로를 형성한다. 여기서, 물리적 신호 경로는 도 6a와 같이 번인보드(230)에 위치하는 각각의 경로 설정부(232) 간의 연결 관계를 나타낸다. 반면, 경로 설정부(232)는 경로 설정 제어부(233)에 의한 제에 신호에 따라 논리적 신호 경로를 형성한다. 여기서, 논리적 신호 경로는 경로 설정 제어부(233)의 제어에 따라 번인 테스트용 신호가 실제로 전달되는 경로이다. 즉, 논리적 신호 경로는 번인 테스트용 신호의 궤적을 나타내는 단일 경로를 의미한다. 구체적으로, 경로 설정부(232)는 경로 설정 제어부(233)의 제어에 따라 논리적 신호 경로를 형성한다. 이때, 경로 설정부(232)는 4면 방향(즉, 상/하/좌/우 방향)으로 경로를 설정하는 제어핀을 구비한다. 즉, 제어핀은 경로 설정 제어부(233)로부터 경로 설정 제어정보가 입력되면, 이를 토대로 번인 테스트용 신호를 위한 논리적 신호 경로를 설정한다. 여기서, 경로 설정 제어정보는 4면 방향을 결정하면 되므로, 4개의 경우의 수를 갖는 2 비트 이진 데이터로 나타낸다. 일례로, 제어핀은 경로 설정 제어정보가 '00'이 입력되면 '상(위)'향으로 연결하고, 경로 설정 제어정보가 '01'이 입력되면 '하(아래)'향으로 연결하고, 경로 설정 제어정보가 '10'이 입력되면 '좌'향으로 연결하고, 경로 설정 제어정보가 '11'이 입력되면 '우'향으로 연결한다.
특히, 물리적 신호 경로는 적어도 두 개 이상의 논리적 신호 경로에 의해 공유되고 있다. 이는 하나의 물리적 신호 경로를 공용하여 하나의 드라이버(220)로부터 서로 다른 칩 수용부(231)로 각기 이질적인 논리적 신호 경로를 형성할 수 있기 때문에, 하나의 신호 패턴 생성부(210) 및 드라이버(220)에 의해서도 번인보드(230)의 칩(240)에 대한 번인 테스트를 수행할 수 있음을 의미한다.
바람직하게는, 경로 설정부(232)는 칩 수용부(231)의 각각의 칩(240)에 대한 접근성이 좋도록 하기 위해, 번인보드(230)의 상하좌우로 4개의 영역을 구분할 때 그 중심에 위치할 수 있도록 한다. 일례로, 도 6a에서 'R0'는 번인보드(230)를 상하좌우로 첫번째로 구분할 때의 중심에 위치하고, 'R1'은 번인보드(230)를 상하좌우로 두번째 구분할 때의 중심에 위치하며, 'R11' 및 'R12'는 번인보드(230)를 상하좌우로 세번째 구분할 때의 중심에 위치한다.
또한, 경로 설정부(232)는 경로 설정 제어부(233)에 의한 논리적 신호 경로의 설정을 위해 특정될 수 있는 고유한 식별정보를 포함한다. 도 6a에서 경로 설정부(232)는 R0, R1, R11, R12, R2, R21, R22와 같이 각각에 대해 식별정보가 부여되어 있다.
경로 설정 제어부(233)는 하기 표 1과 같이 논리적 신호 경로에 대한 경로 테이블이 미리 구비되어 있다. 여기서, 경로 테이블에는 경로별 각 경로 설정부(232)에 대한 식별정보 및 경로 설정부(232)에 의해 특정 공용 경로가 결정되도록 하기 위한 경로 설정 제어정보를 포함한다.
순번 논리적 신호 경로
경로1 R0(00)-R1(10)-R11(00)
경로2 R0(00)-R1(10)-R11(10)
경로3 R0(00)-R1(10)-R11(01)
경로4 R0(00)-R1(11)-R12(00)
경로5 R0(00)-R1(11)-R12(11)
경로6 R0(00)-R1(11)-R12(01)
경로7 R0(01)-R2(10)-R21(00)
경로8 R0(01)-R2(10)-R21(10)
경로9 R0(01)-R2(10)-R21(01)
경로10 R0(01)-R2(11)-R22(00)
경로11 R0(01)-R2(11)-R22(11)
경로12 R0(01)-R2(11)-R22(01)
상기 표 1에서, R0, R1, R2, R11, R12, R21, R22는 경로 설정부(232)의 식별정보를 나타내며, 식별정보의 괄호 안의 값은 경로 설정부(232)의 경로 설정 제어정보로서, 전술한 바와 같이 '상'향일 때 '00', '하'향일 때 '01', '좌'향일 때 '10', '우'향일 때 '11'로 나타낸다.
구체적으로, 경로 1 내지 3은 번인보드(230)의 좌상방측으로 향하는 경로로서 식별정보 R0, R1, R11을 갖는 경로 설정부(232)를 경유하는 경로이고, 경로 4 내지 6은 번인보드(230)의 우상방측으로 향하는 경로로서 식별정보 R0, R1, R12를 갖는 경로 설정부(232)를 경유하는 경로이다. 또한, 경로 7 내지 9는 번인보드(230)의 좌하방측으로 향하는 경로로서 식별정보 R0, R2, R21를 갖는 경로 설정부(232)를 경유하는 경로이고, 경로 10 내지 12는 번인보드(230)의 우하방측으로 향하는 경로로서 식별정보 R0, R2, R22를 갖는 경로 설정부(232)를 경유하는 경로이다.
한편, 상기 표 1에서 'R0(00)'은 식별정보 R0인 경로 설정부(232)에서 '상'향으로 경로를 연결한다는 의미이고, 'R0(01)'은 식별정보 R0인 경로 설정부(232)에서 '하'향으로 경로를 연결한다는 의미이다. 또한, 'R1(10)'은 식별정보 R1인 경로 설정부(232)에서 '좌'향으로 경로를 연결한다는 의미이고, R1(11)은 식별정보 R1인 경로 설정부(232)에서 '우'향으로 경로를 연결한다는 의미이다. 마찬가지로, R2(10), R2(11), R11(00), R11(10), R11(01), R12(00), R12(11), R12(01), R21(00), R21(10), R21(01), R22(00), R22(11), R22(01)도 전술한 바와 같이 그 의미가 쉽게 이해될 수 있으므로, 자세한 설명은 생략하기로 한다.
이와 같이, 경로 설정 제어부(233)는 번인 테스트를 위해 라이트 및 리드 동작을 수행할 때 경로 테이블을 이용하여 논리적 신호 경로를 형성하도록 경로 설정부(232)를 제어한다.
먼저, 경로 설정 제어부(233)는 라이트 동작시에 모든 논리적 신호 경로를 통해 칩 수용부(231)의 모든 칩(240)으로 테스트 신호를 동시에 전달하도록, 경로 테이블을 이용해 경로 설정부(232)를 제어함으로써 모든 논리적 신호 경로를 형성한다. 즉, 경로 설정 제어부(233)는 상기 표 1의 경로 1 내지 12를 동시에 모두 활성화시킨다. 다음으로, 경로 설정 제어부(233)는 리드 동작시에 특정 논리적 신호 경로를 통해 칩 수용부(231)의 각각의 칩(240)으로부터 테스트 결과 신호를 개별적으로 전달받도록, 특정 논리적 신호 경로를 형성하는 경로 설정부(232)를 제어한다. 즉, 경로 설정 제어부(233)는 상기 표 1의 경로 1 내지 12 중 어느 하나의 경로를 임의로 또는 순차로 선택하여 활성화시킨다.
도 8은 본 발명에 따른 번인 테스트 방법에 대한 일실시예 흐름도이다.
번인 테스트 장치의 경로 설정 제어부(233)는 다수의 칩이 수용된 고속 테스트 동작이 가능한 테스트 단위에 대해 공용 경로를 기 설정한다(S301). 이때, 경로 설정 제어부(233)는 라이트 동작시에 공용 경로에 대한 설정을 위한 경로 정보(즉, 식별정보 및 경로 설정 제어정보)를 이용하여 테스트 단위에 테스트 신호를 라이트하도록 공용 경로를 활성화시킨다(S302). 경로 설정 제어부(233)는 리드 동작시에 공용 경로에 대한 설정을 위한 경로 정보를 이용하여 테스트 단위로부터 테스트 결과 신호를 리드할 수 있도록 공용 경로에서 특정 공용 경로를 개별적으로 활성화시킨다(S303).
이상에서는 본 발명을 특정의 바람직한 실시예를 예를 들어 도시하고 설명하였으나, 본 발명은 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
210: 신호 패턴 생성부 220: 드라이버
230: 번인보드 231: 칩 수용부
232: 경로 설정부 233: 경로 설정 제어부

Claims (14)

  1. 각각 테스트될 다수의 칩을 테스트 단위별로 수용하는 다수의 칩 수용부;
    상기 다수의 칩 수용부를 분포 영역에 따라 다단계로 구획하도록 고유한 다단계 식별정보가 부여되며, 각각 공용 경로를 통하여 상호 연결되어 자신의 식별정보가 지정될 때 활성화되어 연결되고, 하위 단계의 공용 경로 설정을 위한 경로설정 제어정보에 따라 방향설정이 이루어지는 다단계 구조의 경로 설정부; 및
    상기 다단계 식별정보와 경로설정 제어정보의 조합으로 이루어지는 경로 정보를 구비하고, 상기 경로 정보에 의해 다수의 경로 중 하나의 경로를 설정하여 다단계 구조의 경로 설정부가 상기 다수의 칩 수용부 중 하나를 선택하도록 제어하는 경로 설정 제어부를 포함하는 고속 동작용 칩을 테스트할 수 있는 번인보드.
  2. 제 1 항에 있어서,
    상기 각각의 칩 수용부는,
    테스트 신호의 주파수가 200MHz일 때 상기 칩의 테스트 단위는 10개로 설정되는 것을 특징으로 하는 고속 동작용 칩을 테스트할 수 있는 번인보드.
  3. 제 1 항에 있어서,
    상기 다수의 칩 수용부는,
    상하 좌우로 구분되는 4 영역으로 나뉘어 배치되며, 상기 경로 설정부에 의해 형성된 공용 경로에 따라 분포 영역이 결정되는 것을 특징으로 하는 고속 동작용 칩을 테스트할 수 있는 번인보드.
  4. 제 1 항에 있어서,
    상기 다단계 구조의 경로 설정부는,
    상하 좌우로 구분되는 영역의 중심에 위치하는 것을 특징으로 하는 고속 동작용 칩을 테스트할 수 있는 번인보드.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 다단계 구조의 경로 설정부 중 최하위 경로 설정부는 각각 다수의 칩 수용부와 연결되며, 상기 경로설정 제어정보에 의해 상기 다수의 칩 수용부 중 어느 하나가 선택되며,
    상기 경로 설정 제어부는,
    상기 경로 정보를 테이블 형식으로 구비하는 고속 동작용 칩을 테스트할 수 있는 번인보드.
  6. 번인 테스트를 위한 테스트 신호 패턴을 생성하기 위한 신호 패턴 생성부;
    상기 테스트 신호 패턴의 전압 레벨을 조정하여 제공하기 위한 드라이버; 및
    각각 테스트될 다수의 칩을 테스트 단위별로 수용하는 다수의 칩 수용부를 분포 영역에 따라 다단계로 구획하도록 다단계 식별정보가 부여된 다단계 구조의 경로 설정부가 공용 경로를 통하여 상호 연결되며, 상기 경로 설정부는 하위 단계의 공용 경로 설정을 위한 경로설정 제어정보에 따라 방향설정이 이루어지고, 상기 다수의 칩 수용부 중 하나를 선택하도록 다수의 경로 중 하나의 경로를 선택하는 경로 정보에 의해 상기 다수의 칩 수용부 중 하나를 선택하여 상기 테스트 신호를 인가함에 의해 테스트를 수행하기 위한 번인 보드를 포함하며,
    상기 경로 정보는 상기 다단계 식별정보와 경로설정 제어정보의 조합으로 이루어지는 번인 테스트 장치.
  7. 제 6 항에 있어서,
    상기 번인보드는,
    각각 테스트될 다수의 칩을 테스트 단위별로 수용하는 다수의 칩 수용부;
    상기 다수의 칩 수용부를 분포 영역에 따라 다단계로 구획하도록 고유한 다단계 식별정보가 부여되며, 각각 공용 경로를 통하여 상호 연결되어 자신의 식별정보가 지정될 때 활성화되어 연결되고, 하위 단계의 공용 경로 설정을 위한 경로설정 제어정보에 따라 방향설정이 이루어지는 다단계 구조의 경로 설정부; 및
    상기 경로 정보를 구비하고, 상기 경로 정보에 의해 다수의 경로 중 하나의 경로가 설정되어 상기 다수의 칩 수용부 중 하나를 선택하도록 다단계 구조의 경로 설정부를 제어하는 경로 설정 제어부
    를 포함하는 번인 테스트 장치.
  8. 제 7 항에 있어서,
    상기 칩 수용부는,
    테스트 신호의 주파수가 200MHz일 때 상기 칩의 테스트 단위는 10개로 설정되는 것을 특징으로 하는 번인 테스트 장치.
  9. 제 7 항에 있어서,
    상기 다수의 칩 수용부는,
    상하 좌우로 구분되는 4 영역으로 나뉘어 배치되며, 상기 경로 설정부에 의해 형성된 공용 경로에 따라 분포 영역이 결정되는 것을 특징으로 하는 번인 테스트 장치.
  10. 제 7 항에 있어서,
    상기 다단계 구조의 경로 설정부는,
    상하 좌우로 구분되는 영역의 중심에 위치하는 것을 특징으로 하는 번인 테스트 장치.
  11. 제 7 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 번인보드는 각각 다단계 구조의 경로 설정부에 의해 다수의 칩 수용부가 상호 연결되며, 상기 경로 정보에 의해 다수의 칩 수용부 중 하나의 선택이 이루어지는 다수의 단위 그룹으로 이루어지고,
    상기 신호패턴 생성부와 드라이버는 상기 단위 그룹별로 할당되는 번인 테스트 장치.
  12. 테스트될 다수의 칩이 수용된 테스트 단위에 대해 공용 경로를 기 설정하는 설정 단계;
    라이트(write) 동작시에, 상기 공용 경로에 대한 설정을 위한 경로 정보를 이용하여 상기 테스트 단위에 테스트 신호를 라이트하도록 상기 공용 경로를 활성화시키는 라이트 단계; 및
    리드(read) 동작시에, 상기 공용 경로에 대한 설정을 위한 경로 정보를 이용하여 상기 테스트 단위로부터 테스트 결과 신호를 리드할 수 있도록 상기 공용 경로에서 특정 공용 경로를 개별적으로 활성화시는 리드 단계
    를 포함하는 번인 테스트 방법.
  13. 제 12 항에 있어서,
    상기 라이트 단계는,
    상기 공용 경로를 모두 활성화시키는 것을 특징으로 하는 번인 테스트 방법.
  14. 제 12 항에 있어서,
    상기 리드 단계는,
    상기 특정 공용 경로를 라이트 동작에 따라 순차로 활성화시키거나, 임의로 활성화시키는 것을 특징으로 하는 번인 테스트 방법.
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