KR100781431B1 - 반도체 웨이퍼 칩을 테스트하고 개별적으로 구성하는 방법및 시스템 - Google Patents

반도체 웨이퍼 칩을 테스트하고 개별적으로 구성하는 방법및 시스템 Download PDF

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Abstract

본 발명에 따른 방법 및 장치는 웨이퍼 칩들이 단일의 전력 공급 및 전력 중단 시퀀스로 구성되도록 하고, 그러한 시퀀스를 사용하지 않으면서 웨이퍼 테스트 동안 칩 파라미터가 조정될 수 있게 한다. 특히, 테스트 하의 각각의 웨이퍼 칩에 고유의 프로그래밍 가능한 식별자가 할당된다. 일단 각각의 칩에 대응하는 식별자가 할당되면, 칩들은 칩을 구성하도록 파라미터 값들을 칩 레지스터들에 제공하기 위해서 식별자에 의해 각각 개별적으로 액세스 가능하다. 이어서 구성된 칩들은 파라미터 설정 등을 평가하도록 병렬식으로 테스트된다. 또한, 본 발명은 칩들이 데이터 I/O 핀들이나 라인들을 공유할 수 있게 함으로써, 각각의 칩에 이용되는 기계 핀들을 테스트하는 양이 줄어들 수 있으며, 방대한 양의 칩들이 병렬식으로 테스트될 수 있다.

Description

반도체 웨이퍼 칩을 테스트하고 개별적으로 구성하는 방법 및 시스템{METHOD AND APPARATUS FOR ELECTIVELY ACCESSING AND CONFIGURING INDIVIDUAL CHIPS OF A SEMI-CONDUCTOR WAFER}
도 1a는 본 발명에 따른 웨이퍼의 다이나믹 랜덤 액세스 메모리(DRAM)를 개별적으로 구성하는 예시적인 웨이퍼 테스트 시스템을 도식적으로 나타낸 도면.
도 1b는 도 1a의 장치에 의해서 테스트되는 예시적인 DRAM 칩의 블록 다이어그램.
도 2는 웨이퍼의 칩들이 본 발명에 따라 개별적으로 액세스되고 구성되는 방식을 설명하는 흐름도.
도 3은 본 발명에 따른 I/O 라인을 공유하는 웨이퍼의 예시적인 DRAM 칩들의 개략적인 블록 다이어그램.
본 발명은 반도체 웨이퍼들의 테스트에 관한 것이다. 특히, 본 발명은 웨이퍼 레벨 테스트를 위해서 반도체 웨이퍼의 각각의 칩에 선택적으로 액세스하여 이 를 구성하는 것에 관한 것이다.
일반적으로, 반도체 웨이퍼들은 포장 및 실행전에 테스트될 다수의 칩들이나 회로들을 포함한다(즉, Dynamic Random Access Memory(DRAM) 웨이퍼는 5백개의 칩들을 포함한다). 각각의 칩은 대응 칩 레지스터들의 값들을 변화시킴에 의해서 내부 전압이나 다른 설정들을 일시적으로 조정한다. 일단 레지스터 설정 등이 최적화되면, 레지스터 값들을 조정할 수 있는 대응하는 금속 휴즈들을 비활성화시킴에 의해서 레지스터 값들이 레지스터들에 영구히 저장된다.
웨이퍼 레벨 테스트 동안에(즉, 레지스터 설정의 영구적인 저장 전에), 칩들의 내부 전압이나 다른 설정들이 조정되고 파라미터 또는 기능적 테스트들이 수행된다. 각각의 칩은 칩들이 동일한 방식으로 테스트되기 때문에 동일한 레지스터 설정을 수용한다. 파라미터 조정은 영구 저장 후에 마주치는 동일한 조건으로 칩의 테스트를 수행할 수 있게 한다. 그러나, 칩들의 여러 가지 특성들(즉, 측정된 내부 전압 등)은 공정 편차에 따라 변하게 된다. 예를 들면, 하나의 칩은 1.0V의 내부 전압을 가지며 다른 칩은 1.1V의 내부 전압을 갖는다.
편차를 최소화하기 위해서, 각각의 칩은 개별적인 조정이나 설정을 갖는다. 그런데, 칩들은 위에서 설명한 바와 같이 동일한 방식으로 테스트되기 때문에, 각각의 칩은 동일한 레지스터 설정들을 수용하므로, 이에 의해 편차를 완화하기 위한 각각의 칩의 개별적 조정을 할 수 없다.
종래 기술은 이러한 문제점을 극복하기 위해 각각의 웨이퍼 칩이 각기 다른 레지스터 설정들을 수용할 수 있게 하는 기술을 제공한다. 먼저, 웨이퍼 레벨 테 스트는 칩들의 테스트를 개시하고 제어하도록 칩들에 의해서 인식되는 여러 가지 테스트 모드 명령들을 이용하게 된다. 이러한 명령들은 웨이퍼 테스트 머신으로부터 발생된다. 예를 들면, 모드 레지스터 세트(MRS) 명령은 값을 칩 레지스터에 저장할 수 있도록 채용된다. 또한, 활성 명령은 칩을 능동 상태(즉, 비 테스트 모드 상태)에 놓이도록 이용되며, 여기에서 칩은 모드 레지스터 세트와 다른 테스트 모드 명령들을 무시하게 된다(즉, 칩이 능동 상태에 있는 동안에 칩 레지스터들은 조정되지 않는다).
각각의 칩의 설정을 조정하기 위해서, 각각의 칩은 초기에 전력공급이 중단된다. 제 1 칩이 선택되고 칩에 전력이 인가된다. 대응하는 레지스터 설정에 따라 제 1 칩에 대하여 모드 레지스터 설정 명령이 발생된다. 나머지 칩들에 대한 전력공급이 중단되거나 비활성화되기 때문에, 선택된 칩이 원하는 설정으로 구성된다. 제 1 칩이 능동 상태에 들어가도록 활성 명령을 발생시킨다. 이것은 구성된 칩이 전술한 바와 같은 다른 칩들을 구성하는 부수적인 모드 레지스터 설정 명령들을 무시할 수 있게 한다. 나머지 칩들은 전술한 바와 동일한 방식으로 구성되고, 여기에서 선택된 칩은 모드 레지스터 설정 명령을 통해서 원하는 설정들을 수용한다. 전력공급의 중단으로 인한 비활성화 상태나 능동상태(즉, 사전에 구성된 상태)에서 다른 칩들은 선택된 칩에 대한 모드 레지스터 설정 명령들을 무시하고, 이에 의해 단일 칩의 구성이 한번에 이루어질 수 있다. 일단 각각의 칩은 수용된 원하는 설정을 가지며, 파라미터적인 측정이나 기능 테스트는 설정을 평가하도록 동일한 방식으로 칩들 상에서 수행된다.
종래 기술은 몇 가지 결점들을 갖는다. 특히, 종래 기술은 칩에 대한 전력공급 및 중단에 의존한다. 다시 말해서, 칩은 테스트를 수행하기 위해서 각각의 파라미터 설정 전에 전력공급 중단 및 전력공급 허용이 필요하고, 따라서 웨이퍼 테스트를 수행하는데 있어서 시간소모가 많고 복잡성이 증가한다.
또한, 칩들은 통상적으로 테스트 시간을 줄이고 생산성을 향상시키도록 동일한 방식으로 테스트된다. 비록 어드레스 및 명령들이 이러한 형식의 테스트 모드에 있어서 모든 칩들에 의해서 공유되지만, 테스트 정보(즉, 통과/실패 등)는 각각의 칩에 대하여 유일하고, 이에 의해 각각의 칩이 전용 입력/출력(I/O) 라인을 갖는 것이 필요하다. 웨이퍼 테스트 머신은 테스트를 위해 칩 I/O 라인들을 결합하도록 고정된 양의 유용한 접점들을 갖기 때문에, 각각의 칩에 대한 전용 I/O 라인은 유용한 테스트 장치 접점들의 사용을 증가시키고, 동일하게 테스트될 칩들의 양을 제한하게 된다.
본 발명에 따른 방법 및 장치는 웨이퍼 칩들이 단일의 전력 공급 및 중단 시퀀스에 따라 구성될 수 있게 한다. 또한, 본 발명은 전력의 공급 및 중단 시퀀스를 이용함이 없이 웨이퍼 테스트 도중에 칩 파라미터들이 조정될 수 있게 한다. 특히, 본 발명은 테스트 하의 각각의 웨이퍼 칩에 고유의 프로그래밍 가능한 식별자를 할당한다. 일단 각각의 칩에 대응하는 식별자가 할당되면, 칩들은 칩을 구성하도록 파라미터 값들을 칩 레지스터들에 제공하기 위해서 식별자에 의해 각각 개별적으로 액세스 가능하다. 이어서 구성된 칩들은 파라미터 설정을 평가하도록 병렬식으로 테스트된다.
또한, 본 발명은 칩들이 데이터 I/O 핀들이나 라인들을 공유할 수 있게 한다. 이러한 핀들이나 라인들은 정보를 전달하도록 테스트 장치의 핀들에 연결된다. 특히, 칩은 하나 또는 그 이상의 다른 칩들과 공유하는 I/O 핀이나 라인들의 사용을 제어하도록 개별적으로 액세스된다. 핀들의 양은 테스트 머신에 대하여 고정되고, 테스트를 위해 각각의 칩에 의해서 요구되는 양은 병렬식으로 테스트되는 칩들의 양을 제한한다. 그러나, I/O 핀들이나 라인들의 공유는 각각의 칩에 의해서 요구되는 양을 감소시키고, 이에 의해 테스트에 유용한 테스트 장치 핀들의 양이 증가하고 병렬식으로 테스트될 칩들의 양이 커지게 된다.
본 발명의 특징과 장점들은 첨부 도면들을 참조한 하기의 바람직한 실시 예의 상세한 설명을 통해서 더욱 명백하게 밝혀질 것이며, 여기서 유사한 참조부호들은 유사한 부품들을 나타내도록 사용된다.
본 발명을 이용하는 예시적인 웨이퍼 테스트 시스템이 도 1a에 도시되어 있다. 특히, 웨이퍼 테스트 시스템(2)은 테스트 유닛(10), 커넥터(20) 및 탐침 카드(30)를 포함한다. 웨이퍼 테스트 시스템은 종래의 웨이퍼 테스트 시스템이나 부품들에 의해서 실행된다. 웨이퍼 테스트 시스템의 예가 미합중국 특허 제 6,845,478 호(본 명세서에서는 참고문헌으로서 기재됨)에 개시되어 있다. 테스트 유닛(10)은 프로그래밍 가능하고, 테스트 패턴들 및 테스트 모드 명령들을 발생시키고 테스트를 제어하기 위한 프로세서를 포함한다. 테스트 유닛은 커넥터(20)를 통해서 탐침 카드(30)에 연결된다. 탐침 카드는 테스트 도중에 웨이퍼(40)에서 칩들(42)을 인터페이스하기 위한 일련의 접점 세트들(31)을 포함한다. 예를 들면, 칩들(42)은 다이나믹 랜덤 액세스 메모리(DRAM) 타입의 칩들이고, 탐침 카드는 8개의 대응하는 칩들(42(1) 내지 42(8))의 병렬식 테스트를 가능하게 하도록 8개의 접촉 세트들(31)을 포함한다. 그러나, 칩들은 소정의 타입이고(즉, 집적 회로들, 논리, 게이트 등), 반면에 탐침 카드는 적당한 양의 접점 세트들을 포함한다. 탐침 카드는 칩들과 테스트 유닛(10) 사이에서 신호들을 전달할 수 있다.
예시적인 DRAM 칩(42)이 도 1b에 도시되어 있다. 특히, 칩(42)은 칩 선택 라인(32), 명령 라인(34), 데이터 또는 I/O 라인(36), 어드레스 라인(38) 및 테스트 인터페이스(44)를 포함한다. 칩 선택 라인은 신호 활성화 칩(42)을 제공한다. 이러한 라인은 칩을 활성화하도록 테스트 및 정상적인 작동과정 동안에 사용된다. 명령 라인(34)은 칩(42)의 작동을 제어하도록 명령을 제공한다. 명령들(즉, MODE REGISTER SET(MRS), 등)은 테스트 도중에 테스트 유닛(10)으로부터 칩에 의해서 수신되고, 외부 장치들은 정상적인 작동을 위해 칩에 명령들(즉, ACTIVATE, PRECHARGE, WRITE, READ, 등)을 제공한다. 데이터 라인(36)은 테스트 동안에 칩과 테스트 유닛 사이 또는 정상적인 작동을 위해서 칩과 외부 장치들 사이에서 신호들을 전달하도록 입/출력(I/O)라인으로서 기능한다. 어드레스 라인(38)은 특정 메모리 위치들의 액세스를 가능하게 하도록 테스트 및 정상적인 작동과정 동안에 칩에 어드레스들을 제공한다. 테스트 인터페이스(44)는 테스트 유닛(10)으로부터 수신된 테스트 모드 명령들에 반응하여 칩이 테스트 모드에 들어가고 여러 가지 동작들을 수행할 수 있게 한다. 칩은 테스트 초기 동안에 테스트 유닛으로부터 수신된 신호들에 반응하여 테스트 모드에 들어간다.
통상적으로, 다수의 칩은 웨이퍼 레벨 테스트 동안에 병렬식으로 이들 칩들을 동시에 테스트하도록 탐침 카드(30)(도 1a)에 의해서 접촉된다. 각각의 칩은 테스트 유닛에 의해서 제공된 동일한 테스트 신호들(즉, 명령, 어드레스, 데이터 등)을 수신하고 처리한다. 그러므로, 각각의 칩이 동일한 신호들을 수신하기 때문에 이러한 기술은 개별적인 칩들의 액세스 가능성과 구성을 막는다. 따라서, 본 발명은 칩들이 구성을 위한 개별적인 액세스가 가능하게 한다. 다시 말해서, 본 발명은 구성이 순차적으로(즉, 한번에 한 칩씩) 수행되게 하는 반면에, 웨이퍼 테스트는 감소된 테스트 시간과 향상된 생산성을 유지하도록 병렬식으로 수행되게 한다. 테스트 유닛(10)과 테스트 인터페이스(44)는 하기에서 설명하는 바와 같이 각각의 칩에 고유의 프로그래밍 가능한 식별자를 할당하고 파라미터 값들을 설정하도록 테스트 모드 명령들(즉, MODE REGISTER SET, TMIDSET, TMIDSELECT, SET PARAMETER, 등)을 이용한다. 이러한 식별자는 하기에서 설명하는 바와 같이 칩을 구성하기 위해 특별한 칩의 레지스터들에게 원하는 파라미터 값들을 선택적으로 할당하도록 이용된다.
본 발명은 신호가 선택된 칩들에 의해서 해석될 수 있도록 다수의 테스트 모드 명령들을 이용한다. 테스트 모드 설정 식별 명령(즉, TMIDSET)은 특별한 칩에 식별자를 할당하도록 테스트 유닛(10)에 의해서 이용된다. 칩(42)이 테스트 모드를 취하는 경우에 이러한 명령이 발생된다. 기본적으로, 테스트 유닛(10)은 명령 라인(34)(도 1a) 상에서 칩에 의해 수신되는 모드 레지스터 세트(MRS)를 발생시킨다. 세트 식별 명령은 어드레스 라인(38)을 통해 칩(42)에 제공된다. 칩이 모드 레지스터 설정 명령을 수신하는 경우, 테스트 인터페이스는 어드레스 라인을 조사하고, 설정 식별 명령의 존재에 반응하여 적절한 기능들을 수행한다. 만일 어드레스 라인이 충분한 용량을 가지면, 특별한 식별자는 설정 식별 명령으로 전달되어 대응하는 칩 레지스터에 저장된다. 만일 어드레스 라인이 식별과 명령에 대하여 충분한 용량성을 가지지 못하면, 식별자는 대응하는 칩 레지스터에 저장하기 위하여 부수적인 전송을 통해서 어드레스 라인으로 전달된다. 식별자를 저장하는 특별한 레지스터는 미리 정해지거나 아니면 모드 레지스터 세트나 세트 식별 명령들에 의해서 나타내어 진다.
일단 각각의 칩이 고유한 식별자를 수용하면, 테스트 모드 선택 식별 명령(즉, TMIDSELECT)은 특정한 식별자를 이용하여 칩을 선택하도록 이용된다. 이러한 명령은 특정한 칩 식별자와 연관시켜서 부수적인 신호들을 해석하도록 칩에 특정한 식별자를 부여하고, 반면에 이러한 신호들을 무시하도록 나머지 칩들에 다른 식별자를 부여하며, 이에 의해 특정한 칩에 개별적으로 액세스가 이루어진다. 기본적으로, 테스트 유닛(10)은 명령 라인(34)(도 1a) 상에 있는 칩에 의해서 수신되는 모드 레지스터 세트(MRS) 명령을 발생시킨다. 선택 식별 명령은 어드레스 라인(38)을 거쳐서 칩(42)을 제공한다. 칩이 모드 레지스터 세트 명령을 수신하므로, 테스트 인터페이스는 어드레스 라인을 조사하고, 선택 식별 명령의 존재에 반응하여 적절한 기능을 수행한다. 만일 어드레스 라인이 충분한 용량을 가지면, 특정한 칩 식별은 선택 식별 명령으로 전달된다. 만일 어드레스 라인이 칩 식별과 명령에 대하여 충분하지 못한 용량을 가지면, 칩 식별은 부수적인 전송으로서 어드레스 라인에 전달된다.
테스트 유닛은 사용자에 의해서 공급된 테스트 시퀀스에 따라서 이들 명령들을 발생시키는 반면, 테스트 인터페이스(44)는 이러한 명령들을 해석하고 대응하는 기능들을 수행하도록 구성된다. 테스트 유닛과 테스트 인터페이스는 적당한 하드웨어(즉, 프로세서, 회로, 논리 등) 및/또는 이러한 임무들을 수행하기 위한 소프트웨어 모듈들에 의해서 실행될 것이다.
또한, 테스트 유닛과 테스트 인터페이스는 그 이상의 테스트 모드 명령들을 이용하도록 구성된다. 예를 들면, 테스트 모드 판독 식별 명령(즉, TMIDREAD)은 진단 목적으로 칩 세팅들을 식별하도록 각각의 칩으로부터 식별자를 선택적으로 획득하게 이용된다. 또한, 테스트 모드 리셋 식별 명령(즉, TMIDRESET)은 각각의 칩의 식별자를 디폴트(default) 또는 초기 값(즉, 0000)으로 선택적으로 리셋하도록 채용된다. 이러한 명령들은 전술한 바와 실질적으로 동일한 방식으로 모드 레지스터 세트 명령과 관련하여 이용된다.
본 발명에 따라 웨이퍼(40)의 칩들(42)이 개별적으로 구성될 수 있는 방법이 도 2에 도시되어 있다. 특히, 웨이퍼(40)(도 1a) 상의 칩들(42(1)∼42(8))은 동일한 방식으로 테스트하기 위해 선택된다. 선택된 칩들의 양은 탐침 카드(30)의 접점 세트들의 양에 대응한다. 접점 세트들은 웨이퍼(40) 상에서 대응하는 칩들(42(1)∼42(8))과 각각 결합하고, 접점 세트는 단계(50)에서 초기에 수행된다. 이러한 테스트는 테스트 유닛(10)에 의해서 개시되고, 기본적으로 웨이퍼 테스트 시스템(즉, 탐침(30))과 칩들(42(1)∼42(8)) 사이에서 적당한 접점을 검증한다.
일단 장치와 칩들 사이에 적당한 접점이 검증되면, 단계(52)에서 테스트 유닛은 칩들이 테스트 모드에 진입하게 하는 신호를 제공하며, 테스트 하의 칩들(42(1)∼42(8)) 각각에 고유한 식별자를 할당한다. 식별자들의 할당은 한번에 한 칩씩 각각의 칩에 고유한 식별자를 할당하도록 순차적으로 수행된다. 특히, 각각의 칩들(42(1)∼42(8))에 대한 전력은 초기에 비활성화되고(즉, VDD = OV), 테스트 유닛에 의해서 제 1 칩에 전력이 인가된다(즉, 칩(42(1), 여기에서 VDD = 1.8V). 테스트 유닛은 제 1 칩(즉, 칩 (42(1)))에 식별자(즉, 0001)를 할당하도록 세트 식별 명령을 발생시킨다(즉, MODE REGISTER SET 명령이 칩 명령 라인(34)으로 제공되고 TMIDSET가 전술한 바와 같이 칩 어드레스 라인(38)에 제공된다). 제 1 칩은 식별자를 수용하여 저장하도록 대응하는 레지스터를 활성화하기 위하여 테스트 인터페이스(44)를 통해서 명령들을 수신하여 해석한다. 잔여 선택된 칩들(42(1)∼42(8))은 전력의 부족으로 인하여 비활성화되고, 이러한 칩들은 세트 식별 명령을 무시한다.
테스트 유닛은 초기 식별자(즉, 0000)로 제 2 칩(즉, 칩 42(2))에 액세스하도록 선택 식별 명령을 발생시킨다(즉, MODE REGISTER SET 명령이 칩 명령 라인(34)으로 제공되고 TMIDSELECT 명령이 전술한 바와 같이 칩 어드레스 라인(38)에 제공된다). 명령은 수신되고 활성화된 칩들(즉, 칩들 42(1), 42(2))의 테스트 인터페이스(44)에 의해서 해석되고, 부수적인 신호들(즉, TMIDSET 및 다른 명령들)이 특정한 칩에 의해서 해석되게 하며, 테스트중에 활성화된 칩들의 나머지들에 의해서 무시되게 한다. 기본적으로, 선택 식별 명령은 식별로 할당된 칩들이 다른 칩들에 대한 부수적인 세트 식별 명령들로 해석되어 그들의 할당된 식별자 위로 기록되는 것을 방지한다. 식별자들은 전술한 바와 동일한 방식으로(즉, MODE REGISTER SET, TMIDSET 및 TMIDSELECT 명령들을 통해서) 부수적으로 제 2 (즉, 칩 42(2)) 및 부수적인 칩들(즉, 42(3)∼42(8))에 할당된다.
일단 칩들이 할당된 식별자들을 가지면, 각각의 칩(42(1)∼42(8))은 고유한 식별자를 포함하고, 테스트 유닛은 정상적인 테스트 도중에 선택 식별 명령(즉, TMIDSELECT)를 활성화하도록 이러한 칩들의 테스트 인터페이스(44)에 신호들을 제공한다. 선택 식별 명령이 비활성화되는 경우, 각각의 칩은 칩에 할당된 식별자에 관계없이 신호들을 수신하여 해석한다. 칩들(42(1)∼42(8))에 대한 식별자들의 바람직한 할당이 하기 표 Ⅰ 및 Ⅱ에 나타나 있으며, 여기에서 표들에 있는 칩들(즉, 칩 1 내지 칩 8)의 표식들은 칩들(42(1)∼42(8))에 각각 대응하고, VX는 내부 전압 파라미터를 나타낸다.
Figure 112006048604282-pat00001
Figure 112006048604282-pat00002
대응하는 식별자들을 저장하는 칩 레지스터들은 각각 프로그래밍 가능하므로, 식별자들은 각각의 칩들(42(1)∼42(8))에 고유한 식별자가 할당될 수 있도록 원하는 방식으로 칩들에 할당된다. 이와는 달리, 칩들의 그룹에 공통의 식별자로 동일한 세팅을 제공하기 위하여 다수의 칩에 동일한 식별자가 할당된다. 유용한 식별자들의 양은 식별 레지스터의 크기와 용량을 증가시킴에 의해서 증가된다.
칩 식별자를 저장하는 칩 레지스터들은 통상적으로 휘발성이고 전력이 손실되거나 전력공급이 중단될 때 할당된 식별자를 상실한다. 할당된 식별자를 유지하기 위해서, 칩들은 비휘발성인 저장의 형태로 이용한다. 식별자는 금속 휴즈(즉, 레이저 휴즈), 전기 휴즈, 플래시 메모리 등에 저장된다. 이러한 방식에 있어서, 할당된 식별자는 액세스되고 전술한 바와 같이 웨이퍼 테스트에 이용되며, 제조과정의 후반 단계들(즉, 부품 테스트, 포장 등)에서 테스트에 이용된다.
일단 식별자들이 할당되면, 테스트 유닛은 적당한 신호들을 제공함으로써 각각의 칩(42(1)∼42(8))이 그러한 칩들의 라인들(32)을 선택할 수 있게 한다. 이것은 칩들이 하기에서 설명하는 바와 같이 테스트 모드 선택 식별 및 다른 명령들을 수신하여 해석하게 한다. 칩에 대한 파라미터가 단계(54)에서 결정되어 설정되는 것이 바람직한 경우, 단계(56)에서 파라미터 값은 칩에 대하여 설정된다. 특히, 선택 식별 명령은 원하는 칩에 대한 대응하는 식별자(즉, 표 Ⅰ 및 Ⅱ에 나타난 칩 42(1)에 대한 0001의 식별)를 이용하여 테스트 유닛(즉, MODE REGISTER SET 명령은 칩 명령 라인(34)으로 제공되고 TMIDSET 명령은 전술한 바와 같이 칩 어드레스 라인(38)으로 제공됨)에 의해서 발생된다. 식별자는 선택 식별 명령과 함께 칩 어드레스 라인으로 전달되거나 전술한 바와 같이 부수적으로 전달된다. 세트 파라미터 명령은 파라미터(즉, 전압)를 대응하는 칩 레지스터 내에서 원하는 값으로 설정하도록 테스트 유닛에 의해서 부수적으로 발생된다. 원하는 칩이 선택 식별 명령에 의해서 특정되기 때문에, 테스트 도중에 칩들의 나머지들(즉, 칩들(42(1)∼42(8)))은 설정 파라미터 명령을 무시한다. 그러므로, 원하는 칩(즉, 칩 42(1)) 내에서 단지 레지스터가 원하는 파라미터 값으로 설정된다. 테스트 도중에 칩들의 나머지들(즉, 칩들(42(1)∼42(8)))에 대한 파라미터는 전술한 방식으로 부수적으로 설정된다(즉, TMIDSELECT 및 설정 파라미터 명령들을 통해서).
이와는 달리, 선택 식별 명령은 다수의 식별자 쪽으로 향하거나, 다수의 칩은 동일한 파라미터 값들을 칩들의 그룹으로 할당하도록 동일한 식별자를 포함한다. 칩들(42(1)∼42(8))의 내부 전압(즉, VX)에 대한 파라미터 값들의 바람직한 할당은 하기 표 Ⅲ에 나타나 있는데, 여기에서 표에서 칩들(즉, 칩 1 내지 칩 8)에 대한 식별자들은 각각 칩들(42(1)∼42(8))에 대응한다.
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일단 원하는 파라미터 값들이 설정되면, 테스트 유닛은 단계(58)에서 파라미터 또는 기능 테스트를 수행한다. 이러한 테스트는 정상적인 작동 모드에서 수행되는데, 여기에서 칩들(42(1)∼42(8))은 테스트 유닛으로부터 동일한 신호들을 수신하여 해석하는 각각의 칩과 동일하게 테스트된다. 그러므로, 본 발명은 그러한 칩들의 테스트가 동일하게 수행되는 동안에 순차적으로 수행되는 테트스 하에서 칩들에 대한 식별자들의 할당을 위한 복합적인 액세스를 제공한다. 만일 테스트 결과가 단계(60)에서 결정된 바와 같이 수용 불가능하면, 전술한 공정은 파라미터를 각기 다른 값들로 설정하도록 반복적으로 수행된다(즉, 단계 54, 56 및 58). 한편으로, 다음의 파라미터는 하기에서 설명하는 바와 같이 설정된다.
테스트 결과들이 단계(60)에서 결정된 바와 같이 수용가능한 경우, 또는 단계(54)에서 결정된 바와 같이 새로운 값들이 파라미터에 대하여 바람직하지 않은 경우, 부수적인 파라미터들이 설정되고 테스트된다. 만일 새로운 파라미터가 단계(62)에서 결정된 바와 같이 설정되는 것이 바람직하면, 공정은 전술한 바와 동일한 방식으로(즉, TMIDSELECT 및 설정 파라미터 명령들) 새로운 파라미터를 설정하도록 단계(56)로 복귀한다. 본 발명의 기술은 소정의 원하는 칩 파라미터들을 설정하여 테스트하도록 이용된다. 예를 들면, 온 다이 터미네이션(ODT) 파라미터는 칩 입력 리시버들의 터미네이션 저항을 조정하고 신호 질을 개선시키도록 대응하는 레지스터에서 각각의 칩 상에 설정된다. 또한, 오프 칩 드라이버(OCD) 파라미터는 개선된 속도와 성능을 위해서 칩 출력 드라이버들을 조정하도록 대응하는 레지스터에서 각각의 칩에 대하여 설정된다. 일단 원하는 파라미터들이 단계(62)에서 결정된 바와 같이 설정되면, 공정이 종결된다. 본 발명의 기술은 웨이퍼 상에서 칩들의 부수적인 그룹들에 적용된다.
본 발명은 또한 웨이퍼 칩들로 하여금 동일한 테스트 환경에 있어서 I/O 핀들이나 라인들을 공유할 수 있게 한다. 특히, 웨이퍼 칩들은 테스트 시간을 단축하고 생산성을 향상시키도록 전술한 바와 같이 동일한 방식으로 테스트된다. 이러한 모드의 테스트는 테스트 결과들이 각각의 칩에 대하여 고유하기 때문에 칩에 속하는 테스트 결과들을 제공하도록 각각의 칩이 대응하는 전용 I/O 라인을 이용하게 하는 것이 필요하다. 그러나, 시험자들은 통상적으로 제한 요소이고, 고정된 양의 핀들, 채널들 및 사용에 유용한 메모리를 포함한다. I/O 핀들의 공유는 칩에 의해서 이용된 테스터 채널들의 양을 줄이기 때문에, 많은 양의 칩들이 동일하게 테스트된다.
따라서, 본 발명은 설정 식별을 이용하고 설정 식별은 칩들이 I/O 라인들을 공유하도록 명령한다. I/O 라인들의 공유는 웨이퍼 테스트의 시간과 병렬계산(즉, 한번에 테스트되는 칩들의 양)을 최적화한다. 예를 들어 도 3을 참조하면, 칩들 42(1) 및 42(2)는 각각 공통 어드레스와 명령 라인(70)에 연결되고, 칩들과 테스트 유닛 또는 외부 장치들 사이에서 신호들을 전달하도록 공통 데이터 또는 입력/출력(I/O)에 연결된다. 어드레스와 명령 라인은 동일한 동작을 위해서 칩들에 동일한 명령들과 어드레스들을 제공한다. 칩들은 전술한 칩들과 각각 유사하고, 테스트 모드와 다른 명령들을 해석하도록 테스트 인터페이스(44)를 포함하며, 전술한 바와 같이 각각의 칩들을 활성화시키도록 신호들을 제공하는 칩 선택 라인들(32)을 포함한다. 명령들 및/또는 어드레스들은 라인(70)을 통해서 테스트 유닛으로부터 수신되고 각각의 칩에 의해서 처리된다. 칩들은 공유 라인(72)을 통해서 테스트 유닛으로부터 공통 정보를 또한 수신한다. 그러므로, 각각의 칩 42(1), 42(2)는 통상적으로 테스트 도중에 테스트 유닛으로부터 수신된 동일한 데이터에 동일한 명령를 실행한다. 예를 들면, DRAM의 기능 테스트 도중에, 칩들에 대한 데이터의 기록은 동일하게 일어나고, 각각의 칩은 동일한 명령들을 수신하고 특정 메모리 셀들에 동일한 데이터를 기록한다.
그러나, 각각의 칩 42(1), 42(2)로부터 얻은 테스트 결과들은 공유된 데이터 라인(72)을 통해서 테스트 유닛으로 제공된다. 특히, 고유한 식별자는 전술한 것과 동일한 방식으로 각각의 칩에 먼저 할당된다. 일단 식별자들이 할당되면, 테스트 유닛은 칩들이 칩 선택 라인들(32)을 활성화시키도록 신호들을 제공한다. 이것은 칩들이 테스트 모드 명령들을 수신하여 해석할 수 있게 한다. 기능적인 테스트는 동일하게 수행되고, 각각의 칩은 테스트 유닛으로부터 동일한 명령들을 수신하여 실행한다(즉, DRAM 칩들에 대하여 동일하게 데이터를 기록). 테스트 결과들이나 데이터는 데이터 라인을 공유하는 칩들로부터 순서대로 취득된다. 특히, 테스트 유닛은 칩 42(1)로 하여금 공유 I/O 라인들 상에 테스트 결과 데이터를 제공하도록 선택 식별 명령을 발생시킨다(즉, MODE REGISTER SET and TMIDSELECT 명령들은 명령 라인(34)과 어드레스 라인(38)에 대하여 전술한 것과 동일한 방식으로 명령 및 어드레스 라인(70)으로 제공됨). 이러한 데이터 전송과정 동안에, 칩 42(2)는 칩으로부터 공유 I/O 라인으로의 연결 상에 고 임피던스 상태를 야기하고, 이에 의해 공유 I/O 라인으로부터 칩 42(2)을 효과적으로 분리시키게 된다. 전송이 종결되는 경우, 칩 42(2)는 전술한 바와 같이 선택 식별 명령(즉, MODE REGISTER SET and TMIDSELECT 명령들은 명령 및 어드레스 라인(70)으로 제공됨)를 통해서 공유 I/O 라인을 거쳐서 데이터 전송을 위해 선택된다. 이러한 경우에 있어서, 칩 42(1)는 칩으로부터 공유 I/O 라인으로의 연결상에 고 임피던스 상태를 야기하고, 이에 의해 공유 I/O 라인으로부터 칩 42(1)을 효과적으로 분리시키게 된다. 만일 테스트 유닛은 테스트 결과 데이터를 수용하도록 충분한 메모리(즉, FAIL 메모리 등)를 포함하면, 다른 공지된 제한이 없고, 동일하게 테스트된 칩들의 양을 증가시키는 것이 실행될 수 있다. 다른 웨이퍼 칩들은 동일한 방식으로 구성되고, 칩들의 양은 I/O나 다른 라인들의 양을 공유한다.
위에서 언급되고 도면에 나타낸 실시 예들은 반도체 웨이퍼의 개별적인 칩들을 선택적으로 액세스하여 구성하기 위한 방법 및 장치를 실행하는 여러 방식 중 단지 일부의 방식만을 나타낸 것이다.
본 발명은 바람직한 형식의 칩들(즉, 메모리, 집적 회로들, 게이트 등), 웨이퍼 테스트 시스템들 및/또는 바람직한 재료의 웨이퍼들(즉, 여러 가지 반도체 재료들(즉, 실리콘 등), 등)을 이용하게 된다. 웨이퍼들은 소정의 방식으로 구성된 일정량의 칩들을 포함한다.
웨이퍼 테스트 시스템은 소정의 종래의 또는 다른 웨이퍼 테스트 시스템 및/또는 부품들(즉, 테스트 유닛, 탐침 카드, 커넥터 등)에 의해서 실행된다. 테스트 유닛은 종래의 또는 다른 테스트 유닛에 의해서 실행되고 바람직하게 프로그래밍된다. 테스트 유닛은 모든 형식의 원하는 테스트들(즉, 소정의 원하는 명령 및 테스트 데이터의 전송, 테스트 결과들의 수신 및 분석)을 수행하고 평가하도록 소정의 종래의 또는 다른 마이크로프로세서, 컨트롤러, 회로 및/또는 소프트웨어 모듈들을 포함한다. 장치는 각각 소정량의 칩들을 웨이퍼 상에 결합시킬 수 있는 소정 량의 탐침카드를 포함한다. 탐침 카드는 탐침 카드와 테스트 유닛 사이에서 신호들의 전달을 가능하게 하기 위하여 종래의 또는 다른 인터페이스(즉, 회로, 커넥터들, 접점들 등)에 의해서 실행된다. 탐침카드는 일정량의 칩들의 동일한 테스트를 위하여 일정량의 칩들이나 칩 라인들을 인터페이스하도록 일정량의 접점들을 각각 갖는 일정량의 접점 세트들을 포함한다. 커넥터는 탐침카드와 테스트 유닛 사이에서 신호들을 전달할 수 있도록 하기 위하여 종래의 또는 다른 커넥터에 의해서 실행된다.
칩들은 어떠한 유형이든 가능하고, 임의의 방식으로 구성된 임의 개수의 임의 유형의 라인들이나 핀들(예컨대, 명령, 칩 선택, 어드레스, I/O 등)을 포함할 수 있다. 라인들이나 핀들은 원하는 용량을 포함하거나 일정량의 신호들(즉, 비트들)을 수용한다. 칩들은 일정량의 레지스터들을 포함하고, 원하는 양의 파라미터들(즉, 내부 전압 등)과 파라미터 값들을 각각 저장한다. 테스트 인터페이스는 종래의 또는 다른 하드웨어(즉, 프로세서, 회로, 논리 등) 및/또는 소프트웨어 모듈에 의해서 실행되고, 대응하는 기능들(즉, TMIDSET, TMIDSELECT, SET PARAMETER 등)을 수행하도록 원하는 명령을 이용한다.
여러 가지 명령들(즉, TMIDSET, TMIDSELECT, SET PARAMETER 등)은 소정의 원하는 방식으로 원하는 라인들(즉, 명령, 어드레스 등)을 거쳐서 칩들에 제공된다. 명령들은 소정의 포맷을 이용하고, 원하는 길이를 취한다. 칩 선택은 일정량의 길이를 가지며, 원하는 값이 되고, 바람직한 문자숫자식의(alphanumeric) 또는 다른 특징들을 포함한다. 각각의 칩은 일정량의 식별자를 포함한다. 식별자는 일정량의 소정의 원하는 레지스터들 또는 다른 저장 위치들(즉, 칩 메모리 위치들)에 저장된다. 칩 레지스터들은 일정량이 되고, 소정의 저장장치 또는 다른 저장장치들(즉, 게이트들, 메모리 위치들, 회로들)에 의해서 실행된다. 식별자는 각각의 칩에 대하여 유일하거나, 또는 일정량의 칩들은 칩들의 그룹에 대하여 동일한 식별을 이용하여 파라미터들에 액세스 및/또는 저장하도록 공통 식별자를 갖는다. 식별자들은 일정 방식(즉, 순차적 식별, 임의의 식별, 소정 오프셋의 식별, 소정 세트의 식별 등)에 있어서 테스트 유닛이나 다른 장치에 의해서 결정된다. 명령 내에서 식별자나 다른 정보는 명령과 함께 또는 일정량의 부수적인 전송에 의해서 보내진다(즉, 식별자는 TMSETID 명령 또는 부수적인 전송으로 보내진다). 식별자는 소정의 원하는 순서나 방식으로 칩들에 할당된다. 식별자는 소정의 또는 다른 기술들(즉, 휘발성 또는 비휘발성 메모리, 레이저 또는 다른 융합 기술들)을 통해서 휘발성 또는 비휘발성 방식으로 저장된다. 식별자들의 할당은 별도의 기능으로서 수행되거나 또는 테스트 흐름의 내부 또는 일부에 통합된다.
본 발명은 소정의 원하는 파라미터들을 소정의 값들로 설정한다(즉, 내부 전압들은 소정의 원하는 전압으로 설정된다). 파라미터 값들은 소정의 방식으로 테스트 유닛이나 다른 장치에 의해서 결정되고(즉, 적당한 조건들이나 기준, 소정의 기준에 기초하여), 일정량의 원하는 칩 레지스터들이나 다른 저장 위치들로 저장된다(즉, 칩 메모리 위치들). 명령 내에서 파라미터 값들이나 다른 정보는 명령과 함께 보내지거나 일정량의 부수적인 전송으로 보내진다(즉, 파라미터 값은 설정 파라미터 명령과 함께 보내지거나 부수적인 전송으로 함께 보내진다). 칩들은 원하는 순서나 방식으로 할당된 파라미터 값들이 된다. 또한, 파라미터들은 소정의 원하는 순서나 방식으로 할당된다. 위에서 언급되고 도면에 기재된 식별자와 파라미터들을 설정하기 위한 기술들은 여기에 기재된 기능들을 달성하는 소정의 방식으로 변경된다.
일단 파라미터 값들이 할당되면(즉, 메모리 기록 등) 테스트 유닛은 일정량의 적당한 테스트들을 수행한다. 테스트 유닛은 원하는 기준이나 임계값들을 기초로하여 칩들로부터 결과들을 수용하여 평가한다. 이러한 경우에 있어서, 파라미터들의 조정의 개시는 수용 불가능한 결과들에 반응하여 자동으로 수행된다. 이와는 달리, 사용자는 파라미터 값들을 조정하는데 필요한 사항을 결정하기 위해서 테스트 결과들을 평가한다. 칩들은 일정량의 원하는 라인들(즉, 데이터, 어드레스, 명령, 칩 선택 등)을 공유하도록 구성된다. 공유 라인들에 대한 액세스는 테스트 유닛이나 다른 장치로부터 적당한 명령(즉, TMIDSET, TMIDSELECT 등)를 통해서 제어된다. 라인은 일정량의 칩들에 의해서 공유된다. 칩은 원하는 특성(즉, 임피던스, 저장 등)을 제공하거나 공유 라인이나 핀에 대한 유효 연결을 제어하도록 소정의 원하는 장치를 이용한다.
본 발명은 여기에서 설명한 응용 예로서 제한되지 않으며, 유닛의 원하는 파라미터들 또는 구성들에 개별적으로 액세스하고 조정하도록 동일한 테스트 환경에 적용될 것이다.
위에서 언급된 명세서로부터, 본 발명은 반도체 웨이퍼의 각각의 칩에 선택적으로 액세스하여 이를 구성하기 위한 방법 및 장치를 제공하는데 유용하며, 여기에서 테스트 도중에 각각의 웨이퍼 칩은 칩을 구성하기 위해서 칩 레지스터들에 파라미터 값들을 저장하기 위해 각각의 칩에 개별적으로 액세스 가능하도록 고유의 프로그래밍 가능한 식별자가 할당된다.
반도체 웨이퍼의 칩들에 선택적으로 액세스하고 이들을 구성하기 위한 새로운 개선된 방법 및 장치의 바람직한 실시 예들이 기재되어 있으며, 여기에 설명한 기술들의 견지에서 다른 변경 및 변화들이 해당 기술분야의 숙련된 당업자에게 제안될 수 있다. 그러므로, 첨부된 특허청구의 범위에서 정의되는 바와 같은 본 발명의 사상 및 영역 내에서 다양한 변경 및 수정이 가능함을 이해할 수 있을 것이다.
본 발명에 따르면, 웨이퍼 칩들이 단일 전력의 공급 및 중단 시퀀스에 따라 구성될 수 있게 함으로써, 웨이퍼 테스트를 수행하는 데 있어서 시간소모를 적게하고, 그 복잡성을 감소시키는 효과가 있다.
또한, 본 발명에 따르면, 칩들이 데이터 I/O 핀들이나 라인들을 공유할 수 있게 함으로써, 각각의 칩에 대한 전용 I/O 라인은 유용한 테스트 장치 접점들의 사용을 감소시키고, 병렬식으로 테스트될 칩들의 양을 증가시키는 효과가 있다.

Claims (29)

  1. 웨이퍼(wafer)의 다수의 칩을 테스트하고 개별적으로 구성하는 방법에 있어서,
    (a) 테스트할 웨이퍼의 다수의 칩을 식별하는 단계와,
    (b) 상기 다수의 칩을 테스트하고 구성하도록 명령을 내리는 웨이퍼 테스트 시스템에 상기 식별된 칩들을 연결하는 단계와,
    (c) 상기 웨이퍼 테스트 시스템으로부터 상기 식별된 칩들이 수신하는 식별 명령들에 응답하여, 상기 식별된 칩들 각각에 식별자를 할당하고, 상기 칩의 대응하는 레지스터(register) 내에 상기 할당된 식별자를 저장하는 단계와,
    (d) 식별된 칩을 선택하는 단계와,
    (e) 상기 선택된 칩에 대한 적어도 하나의 파라미터 값(parameter value)을 결정하고, 상기 할당된 식별자를 기초로 하여 상기 선택된 칩에 개별적으로 액세스하며(accessing), 상기 웨이퍼 테스트 시스템으로부터 상기 식별된 칩들이 수신하는 선택 및 파라미터 명령들에 응답하여, 상기 칩을 구성하도록 대응하는 칩 레지스터 내에 각각의 결정된 파라미터 값을 저장하는 단계 -상기 칩들 중 적어도 2개는 각기 다른 파라미터 값을 가짐- 를 포함하는 방법.
  2. 제 1 항에 있어서,
    상기 단계(c)는,
    (c.1) 상기 식별된 칩들에 대한 전력을 디스에이블링(disabling)하는 단계와,
    (c.2) 상기 식별된 칩들 중 하나에 대한 전력을 인에이블링(enabling)하는 단계와,
    (c.3) 상기 인에이블링된 칩에 식별자를 할당하고 상기 할당된 식별자를 상기 대응하는 칩 레지스터에 저장하는 단계와,
    (c.4) 상기 식별자의 할당을 위해서 다음의 칩을 선택적으로 지정하는 단계를 더 포함하되,
    상기 단계들 (c.2) 내지 (c.4)는 상기 식별된 칩 각각에 상기 식별자가 할당될 때까지 반복적으로 수행되는 방법.
  3. 제 1 항에 있어서,
    상기 단계(e)는,
    (e.1) 상기 칩의 파라미터를 선택하고 상기 선택된 파라미터에 대한 값을 결정하는 단계와,
    (e.2) 상기 할당된 식별자를 기초로 하여 상기 선택된 칩에 개별적으로 액세스하고, 상기 선택된 파라미터에 대한 상기 결정된 값을 대응하는 칩 레지스터에 저장하는 단계와,
    (e.3) 상기 저장된 파라미터 값을 이용하여 상기 칩에서 기능 테스트를 수행하고 테스트 결과를 평가하는 단계와,
    (e.4) 수용가능한 상기 테스트 결과에 반응하여 결정할 상기 칩의 다음의 파라미터를 식별하는 단계를 더 포함하되,
    상기 단계들 (e.1) 내지 (e.4)는 상기 칩의 상기 적어도 하나의 파라미터 각각에 대하여 반복으로 수행되는 방법.
  4. 제 1 항에 있어서,
    상기 다수의 칩은 각각 테스트 인터페이스(test interface)를 포함하되,
    상기 단계(c)는,
    (c.1) 상기 할당된 식별자를 대응하는 칩 레지스터에 저장하도록 상기 테스트 인터페이스를 거쳐서 상기 식별 명령들을 수신하여 처리하는 단계를 더 포함하는 방법.
  5. 제 1 항에 있어서,
    상기 다수의 칩은 각각 테스트 인터페이스를 포함하되,
    상기 단계(e)는,
    (e.1) 각각의 결정된 파라미터 값을 상기 선택된 식별 칩의 대응하는 칩 레지스터에 저장하도록 상기 테스트 인터페이스를 거쳐서 상기 선택 및 파라미터 명령들을 수신하여 처리하는 단계를 더 포함하는 방법.
  6. 제 1 항에 있어서,
    각각의 상기 칩은 DRAM 칩을 포함하는 방법.
  7. 웨이퍼(40)의 다수의 칩(42)을 테스트하고 개별적으로 구성하는 시스템에 있어서,
    상기 다수의 칩을 테스트하고 구성하도록 명령들을 내리는 테스트 수단(10)과,
    각각의 상기 칩에 구성된 테스트 인터페이스 수단(44)을 포함하되,
    상기 테스트 수단은,
    테스트할 상기 다수의 칩을 식별하여 결합하는 테스트 식별 수단과,
    상기 칩들 각각에 식별자를 할당하도록 상기 식별된 칩들에 식별 명령을 제공하는 할당 수단과,
    식별된 칩을 선택하고 상기 선택된 칩에 대한 적어도 하나의 파라미터 값을 결정하는 파라미터 선택 수단과,
    상기 할당된 식별자를 기초로 하여 상기 선택된 칩에 개별적으로 액세스하고, 상기 적어도 하나의 파라미터 값을 저장하도록 상기 식별된 칩들에 선택 및 파라미터 명령들을 제공하는 파라미터 저장 수단을 포함하며,
    상기 테스트 인터페이스 수단은,
    상기 식별 명령들을 처리하고 상기 할당된 식별자를 상기 칩의 대응하는 레지스터 내에 저장하는 식별 수단과,
    상기 선택 및 파라미터 명령들을 처리하여, 상기 칩을 구성하도록 각각의 결정된 파라미터 값을 대응하는 칩 레지스터에 저장하는 파라미터 수단 -상기 칩들 중 적어도 2개는 각기 다른 파라미터 값을 가짐- 을 포함하는 시스템.
  8. 제 7 항에 있어서,
    상기 할당 수단은,
    상기 식별된 칩들에 대한 전력을 디스에이블링하는 디스에이블 수단과,
    상기 식별자의 할당을 위해 식별된 칩을 선택하는 선택 수단과,
    상기 선택된 칩에 대한 전력을 인에이블링하는 인에이블 수단과,
    상기 인에이블링된 칩에 식별자를 할당하고, 상기 할당된 식별자를 상기 대응하는 칩 레지스터에 저장하도록 상기 인에이블링된 칩에 상기 식별 명령을 제공하는 식별자 저장 수단을 포함하는 시스템.
  9. 제 7 항에 있어서,
    상기 파라미터 선택 수단은 상기 선택된 칩의 파라미터를 선택하고 상기 선택된 파라미터에 대한 값을 결정하며,
    상기 파라미터 저장 수단은 상기 할당된 식별자를 기초로 하여 상기 선택된 칩에 개별적으로 액세스하고,
    상기 파라미터 수단은 상기 선택된 파라미터에 대한 상기 결정된 값을 대응하는 칩 레지스터에 저장하고, 상기 저장된 파라미터 값을 이용하여 상기 칩에서 기능 테스트를 수행하는 기능 테스트 수단을 포함하되,
    상기 파라미터 선택 수단은 수용가능한 상기 테스트 결과들에 반응하여 결정할 상기 칩의 다음의 파라미터를 식별하는 시스템.
  10. 제 7 항에 있어서,
    각각의 상기 칩은 DRAM 칩(42)을 포함하는 시스템.
  11. 웨이퍼(40)의 다수의 칩(42)을 테스트하고 개별적으로 구성하는 시스템에 있어서,
    상기 다수의 칩을 테스트하고 구성하도록 명령들을 내리는 테스트 시스템과,
    각각의 상기 칩에 구성된 테스트 인터페이스(44)를 포함하되,
    상기 테스트 시스템은,
    테스트할 다수의 칩을 식별하여 결합하는 테스트 식별 모듈과,
    상기 칩들 각각에 식별자를 할당하도록 상기 식별된 칩들에 식별 명령을 제공하는 할당 모듈과,
    식별된 칩을 선택하고 상기 선택된 칩에 대한 적어도 하나의 파라미터 값을 결정하는 파라미터 선택 모듈과,
    상기 할당된 식별자를 기초로 하여 상기 선택된 칩에 개별적으로 액세스하고, 상기 적어도 하나의 파라미터 값을 저장하도록 상기 식별된 칩들에 선택 및 파라미터 명령들을 제공하는 파라미터 저장 모듈을 포함하며,
    상기 테스트 인터페이스는,
    상기 식별 명령들을 처리하고 상기 할당된 식별자를 상기 칩의 대응하는 레지스터 내에 저장하는 식별 모듈과,
    상기 선택 및 파라미터 명령들을 처리하고, 상기 칩을 구성하도록 각각의 결정된 파라미터 값을 대응하는 칩 레지스터에 저장하는 파라미터 모듈 -상기 칩들 중 적어도 2개는 각기 다른 파라미터 값을 가짐- 을 포함하는 시스템.
  12. 제 11 항에 있어서,
    상기 할당 모듈은,
    상기 식별된 칩들에 대한 전력을 디스에이블링하는 디스에이블 모듈과,
    상기 식별자의 할당을 위해 식별된 칩을 선택하는 선택 모듈과,
    상기 선택된 칩에 대한 전력을 인에이블링하는 인에이블 모듈과,
    상기 인에이블링된 칩에 식별자를 할당하고, 상기 할당된 식별자를 상기 대응하는 칩 레지스터에 저장하도록 상기 인에이블링된 칩에 상기 식별 명령을 제공하는 식별자 저장 모듈을 포함하는 시스템.
  13. 제 11 항에 있어서,
    상기 파라미터 선택 모듈은 상기 선택된 칩의 파라미터를 선택하고 상기 선택된 파라미터에 대한 값을 결정하며,
    상기 파라미터 저장 모듈은 상기 할당된 식별자를 기초로 하여 상기 선택된 칩에 개별적으로 액세스하고,
    상기 파라미터 모듈은 상기 선택된 파라미터에 대한 상기 결정된 값을 대응하는 칩 레지스터에 저장하되, 상기 저장된 파라미터 값을 이용하여 상기 칩에서 기능 테스트를 수행하는 기능 테스트 모듈을 포함하며,
    상기 파라미터 선택 모듈은 수용가능한 상기 테스트 결과들에 반응하여 결정할 상기 칩의 다음의 파라미터를 식별하는 시스템.
  14. 제 11 항에 있어서,
    각각의 상기 칩은 DRAM 칩(42)을 포함하는 시스템.
  15. 웨이퍼의 다수의 칩을 테스트하는 방법 -적어도 2개의 칩이 공통의 데이터 라인(common data line)을 공유함- 에 있어서,
    (a) 테스트할 웨이퍼의 다수의 칩을 식별하는 단계와,
    (b) 상기 식별된 칩들을 웨이퍼 테스트 시스템에 연결하는 단계 -상기 시스템은 상기 다수의 칩을 테스트하고 상기 공유 데이터 라인의 사용을 제어하도록 테스트 및 선택 명령들을 내림- 와,
    (c) 상기 식별된 칩들 각각에 식별자를 할당하고, 상기 웨이퍼 테스트 시스템으로부터 상기 식별된 칩들이 수신하는 식별 명령들에 응답하여 상기 칩의 대응하는 레지스터 내에 상기 할당된 식별자를 저장하는 단계와,
    (d) 상기 식별된 칩들에서 적어도 하나의 테스트를 수행하는 단계와,
    (e) 상기 웨이퍼 테스트 시스템으로부터 제공된 상기 선택 명령들에 응답하여 상기 적어도 2개의 칩에 의한 상기 공유 데이터 라인의 사용을 제어하는 단계를 포함하는 방법.
  16. 제 15 항에 있어서,
    상기 단계(c)는,
    (c.1) 상기 식별된 칩들에 대한 전력을 디스에이블링하는 단계와,
    (c.2) 상기 식별된 칩들 중 하나에 대한 전력을 인에이블링하는 단계와,
    (c.3) 상기 인에이블링된 칩에 식별자를 할당하고 상기 할당된 식별자를 상기 대응하는 칩 레지스터에 저장하는 단계와,
    (c.4) 상기 식별자의 할당을 위해 다음의 칩을 선택적으로 지정하는 단계를 더 포함하되,
    상기 단계들 (c.2) 내지 (c.4)는 상기 식별된 칩 각각에 상기 식별자가 할당될 때까지 반복되는 방법.
  17. 제 15 항에 있어서,
    상기 단계(e)는,
    (e.1) 상기 공유 데이터 라인을 이용하도록 칩을 선택하고 상기 선택된 칩을 나타내는 상기 선택 명령을 제공하는 단계와,
    (e.2) 상기 적어도 2개의 칩 중 나머지 하나가 상기 공유 데이터 라인에 액세스하는 것을 방지하는 단계를 포함하는 방법.
  18. 제 17 항에 있어서,
    상기 단계(e.2)는,
    (e.2.1) 각각의 상기 나머지 칩은, 상기 공유 데이터 라인에 대한 액세스를 방지하도록 상기 칩으로부터 상기 공유 데이터 라인으로의 연결부에 고 임피던스 상태(high impedance state)를 제공하는 단계를 더 포함하는 방법.
  19. 제 15 항에 있어서,
    각각의 상기 칩은 DRAM 칩을 포함하는 방법.
  20. 웨이퍼(40)의 다수의 칩(42)을 테스트하는 시스템 -적어도 2개의 칩(42(1), 42(2))이 공통의 데이터 라인(72)을 공유함- 에 있어서,
    상기 다수의 칩을 테스트하도록 명령들을 내리는 테스트 수단(10)과,
    각각의 상기 칩에 구성된 테스트 인터페이스 수단(44)을 포함하되,
    상기 테스트 수단은,
    테스트할 다수의 칩을 식별하여 결합하는 테스트 식별 수단과,
    상기 칩들 각각에 식별자를 할당하도록 상기 식별된 칩들에 식별 명령을 제공하는 할당 수단과,
    상기 식별된 칩들에서 적어도 하나의 테스트를 수행하도록 테스트 명령들을 제공하는 칩 테스트 수단과,
    상기 적어도 2개의 칩에 의한 상기 공유 데이터 라인의 사용을 제어하도록 선택 명령들을 제공하는 제어 수단을 포함하며,
    상기 인터페이스 수단은,
    상기 식별 명령들을 처리하고 상기 할당된 식별자를 상기 칩의 대응하는 레지스터 내에 저장하는 식별 수단과,
    상기 테스트 명령들을 처리하고 대응하는 칩에서 상기 적어도 하나의 테스트를 수행하는 테스트 수행 수단과,
    상기 선택 명령들을 처리하고 상기 적어도 2개의 칩에 의한 상기 공유 데이터 라인의 사용을 제어하는 라인 제어 수단을 포함하는 시스템.
  21. 제 20 항에 있어서,
    상기 할당 수단은,
    상기 식별된 칩들에 대한 전력을 디스에이블링하는 디스에이블 수단과,
    상기 식별자의 할당을 위해 식별된 칩을 선택하는 선택 수단과,
    상기 선택된 칩에 대한 전력을 인에이블링하는 인에이블 수단과,
    상기 인에이블링된 칩에 식별자를 할당하고, 상기 할당된 식별자를 상기 대응하는 칩 레지스터에 저장하도록 상기 인에이블링된 칩에 상기 식별 명령을 제공하는 식별자 저장 수단을 포함하는 시스템.
  22. 제 20 항에 있어서,
    상기 제어 수단은 상기 공유 데이터 라인을 이용하도록 칩을 선택하고, 상기 선택된 칩을 나타내는 상기 선택 명령을 제공하는 칩 선택 수단을 포함하며,
    상기 라인 제어 수단은 상기 공유 데이터 라인을 사용하도록 선택된 다른 칩에 반응하여 대응하는 칩이 상기 공유 데이터 라인에 액세스하는 것을 방지하는 라인 액세스 수단(line access mean)을 포함하는 시스템.
  23. 제 22 항에 있어서,
    상기 라인 제어 수단은, 상기 공유 데이터 라인(72)에 대한 액세스를 방지하도록 상기 대응하는 칩으로부터 상기 공유 데이터 라인으로의 연결부에 고 임피던스 상태를 제공하는 연결 수단을 포함하는 시스템.
  24. 제 20 항에 있어서,
    각각의 상기 칩은 DRAM 칩(42)을 포함하는 시스템.
  25. 웨이퍼(40)의 다수의 칩(42)을 테스트하는 시스템 -적어도 2개의 칩(42(1), 42(2))이 공통의 데이터 라인(72)을 공유함- 에 있어서,
    상기 다수의 칩을 테스트하도록 명령들을 내리는 테스트 시스템과,
    각각의 상기 칩에 구성된 테스트 인터페이스(44)를 포함하되,
    상기 테스트 시스템은,
    테스트할 다수의 칩을 식별하여 결합하는 테스트 식별 모듈과,
    상기 칩들 각각에 식별자를 할당하도록 상기 식별된 칩들에 식별 명령을 제공하는 할당 모듈과,
    상기 식별된 칩들에서 적어도 하나의 테스트를 수행하도록 테스트 명령들을 제공하는 칩 테스트 모듈과,
    상기 적어도 2개의 칩에 의한 상기 공유 데이터 라인의 사용을 제어하도록 선택 명령들을 제공하는 제어 모듈을 포함하며,
    상기 테스트 인터페이스는,
    상기 식별 명령들을 처리하고 상기 할당된 식별자를 상기 칩의 대응하는 레지스터 내에 저장하는 식별 모듈과,
    상기 테스트 명령들을 처리하고 대응하는 칩에서 상기 적어도 하나의 테스트를 수행하는 테스트 수행 모듈과,
    상기 선택 명령들을 처리하고 상기 적어도 2개의 칩에 의한 상기 공유 데이터 라인의 사용을 제어하는 라인 제어 모듈을 포함하는 시스템.
  26. 제 25 항에 있어서,
    상기 할당 모듈은,
    상기 식별된 칩들에 대한 전력을 디스에이블링하는 디스에이블 수단과,
    상기 식별자의 할당을 위해 식별된 칩을 선택하는 선택 수단과,
    상기 선택된 칩에 대한 전력을 인에이블링하는 인에이블 수단과,
    상기 인에이블링된 칩에 식별자를 할당하고, 상기 할당된 식별자를 상기 대응하는 칩 레지스터에 저장하도록 상기 인에이블링된 칩에 상기 식별 명령을 제공하는 식별자 저장 수단을 포함하는 시스템.
  27. 제 25 항에 있어서,
    상기 제어 모듈은 상기 공유 데이터 라인(72)을 이용하도록 칩을 선택하고 상기 선택된 칩을 나타내는 상기 선택 명령을 제공하는 칩 선택 모듈을 포함하며,
    상기 라인 제어 모듈은 상기 공유 데이터 라인을 사용하도록 선택된 다른 칩에 반응하여, 대응하는 칩이 상기 공유 데이터 라인에 액세스하는 것을 방지하는 라인 액세스 모듈을 포함하는 시스템.
  28. 제 27 항에 있어서,
    상기 라인 제어 모듈은, 상기 공유 데이터 라인(72)에 대한 액세스를 방지하도록 상기 대응하는 칩으로부터 상기 데이터 공유 라인으로의 연결부에 고 임피던스 상태를 제공하는 연결 모듈을 포함하는 시스템.
  29. 제 25 항에 있어서,
    각각의 상기 칩은 DRAM 칩(42)을 포함하는 시스템.
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