CN109633417B - 多芯片同测结构及方法 - Google Patents

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Abstract

本发明公开了一种多芯片同测结构，针对晶圆上的芯片进行电学测试，所述晶圆上的待测芯片划分为行及列组成测试阵列，位于同一列上的待测芯片并联之后形成每一列的测试端口；所述测试端口接测试仪电源通道；所述位于同一行上的待测芯片共用一个控制开关；测试仪具有多个电源通道，一个测试仪电源通道对应一列的待测芯片的测试端口。本发明还公开了所述多芯片同测结构的同测方法，通过将待测芯片与测试仪的通道进行合理匹配，既增加了同测数，又实现了对每个待测芯片的功耗参数测试，在测试中遇到短路的测试单元可以通过相应的控制开关进行隔离，减少了误判。

Description

多芯片同测结构及方法
技术领域
本发明涉及半导体集成电路制造与测试领域，特别是指一种在对晶圆上多个芯片(die)进行同时测试的方法。
背景技术
芯片测试是为了检验规格的一致性而在硅片级集成电路上进行的电学参数测量，目的是检验可接受的电学性能。测试过程中使用的电学规格随测试目的而有所不同。
在半导体芯片测试行业，随着技术的不断进步，工艺尺寸越来越小，芯片面积也随之越来越小，换句话说，在相同尺寸的晶圆上其芯片(die)的数量不断增加。对晶圆测试来说，由于芯片的数量增多，如果同测数保持不变的情况下，测试效率必然是下降的。由于测试环节并不能增加芯片价值，提成经济效益，因此，一般要尽可能的降低芯片的测试成本。而测试效率低意味着测试成本的增加，这是不能接受的。
如何提升测试效率降低测试成本是行业共同面临的挑战。在相同的测试条件下(DUT(待测器件，本发明指芯片)测试通道，测试项目，测试仪通道等不变)，要想提升测试效率，只能依靠提高DUT同测数来实现。目前一般做法是多个DUT通过控制共享同一个测试仪电源通道(DPS)来实现，如图1所示，第一组DUT11～DUT1n通过并联在一起之后来共享一个测试仪电源通道DPS1来进行测试，第二组DUT21～DUT2n通过并联来共享一个另一个测试仪电源通道DPS2，通过这种结构是实现多个DUT的同时测试。
这样尽管提高了同测数量，但其带来的缺点也是明显的。首先，由于是并联结构，测试结果是无法测试到单个DUT的功耗参数，只能得到并联在一起的一组DUT的总功耗；其次，当这些共享一个DPS资源通道的一组DUT中的某个DUT或者某些DUT对地短路时，只能把整组DUT的电源关闭，所有DUT设定为失效DUT，这样存在判定过度(overkill)的情况，而且在晶圆的周边，这种情况会变的明显。
发明内容
本发明所要解决的技术问题在于提供一种多芯片同测结构，能增加芯片同测数，提高测试效率
本发明所要解决的另一技术问题在于提供所述的多芯片同测结构的测试方法。
为解决上述问题，本发明所述的多芯片同测结构，针对晶圆上的芯片进行电学测试，所述晶圆上的待测芯片划分为行及列组成测试阵列，位于同一列上的待测芯片并联之后形成每一列的测试端口；
所述测试端口接测试仪电源通道；
所述位于同一行上的待测芯片共用一个控制开关；
测试仪，所述测试仪具有多个电源通道，一个测试仪电源通道对应一列的待测芯片的测试端口。
进一步的改进是，所述的待测芯片包含多个测试管脚；测试阵列的行数由待测芯片的测试管脚数决定，测试阵列的列数由测试仪电源通道数决定。
进一步的改进是，所述的控制开关由测试仪的控制信号进行控制，位于每行上的待测芯片分为一个组，所述的控制开关控制该组测试的开合。
进一步的改进是，所述的电学测试包括短路测试及功耗测试。
进一步的改进是，所述控制开关为继电器。
一种多芯片同测结构的测试方法，首先根据测试仪的测试电源通道数以及待测芯片的管脚来计算出多少个待测芯片能共享一个测试仪电源通道，将待测芯片按行及列规划建立测试阵列；并将每一行上的待测芯片通过控制开关连接测试仪的控制信号，形成一个二维控制网；
当测试阵列中有短路的待测芯片时，首先进行步骤A：将短路的待测芯片所在的行的开关断开，其他行的控制开关全部闭合，所有的测试仪电源通道上电测试；再进行步骤B：将短路的待测芯片所在的行的开关闭合，其他行的控制开关全部断开，并且将短路的待测芯片所在的列的测试仪电源通道断开，其他列的测试仪电源通道上电进行测试；
当需要测试待测芯片的功耗时，进行分组测试：首先闭合测试阵列中某一行的控制开关，其余行的控制开关断开，测试仪电源通道根据需要进行上电测试；再将测试阵列中的另一行的控制开关闭合，其余行的控制开关断开，测试仪电源通道根据需要进行上电测试；以此类推，将测试阵列中的所有行全部测试完毕。
进一步的改进是，当测试阵列中没有芯片短路时，所有控制开关闭合，所有测试仪电源通道上电测试。
进一步的改进是，当所述测试阵列中有短路芯片时，所述步骤A及步骤B的顺序不受限制，能进行颠倒测试。
进一步的改进是，根据芯片管脚以及测试仪电源通道信息，计算出多少待测芯片能共享一个测试仪电源通道。
进一步的改进是，所述测试仪电源通道数为偶数。
进一步的改进是，所述控制开关为继电器。
本发明所述的多芯片同测方法，通过将待测芯片与测试仪的通道进行合理匹配，既增加了同测数，又实现了对每个待测芯片的功耗参数测试，在测试中遇到短路的测试单元可以通过相应的控制开关进行隔离，减少了误判。
附图说明
图1是现有的芯片的测试方法。
图2是本发明所述的多芯片同测结构的示意图。
图3是图2中的多芯片同测结构出现短路DUT的示意图。
图4是本发明多芯片同测结构的一实施例，以4个DUT为一组分64组测试。
图5是图4所示的同测结构出现短路DUT的示意图。
具体实施方式
本发明所述的一种多芯片同测结构，针对晶圆上的芯片进行电学测试，如图2所示，所述晶圆上的待测芯片DUT划分为行及列组成测试阵列，位于同一列上的待测芯片并联之后形成每一列的测试端口；所述测试端口接测试仪电源通道DPS,包含DPS1～DPSn.
所述位于同一行上的待测芯片共用一个控制开关CW，从CW1～CWn.
测试仪，所述测试仪具有多个电源通道，一个测试仪电源通道对应一列的待测芯片的测试端口。
所述的待测芯片包含多个测试管脚；测试阵列的行数由待测芯片的测试管脚数决定，测试阵列的列数由测试仪电源通道数决定。
所述的控制开关CW为继电器relay，由测试仪的控制信号进行控制，位于每行上的待测芯片分为一个组，所述的控制开关控制CW该组测试的开合。
利用上述同测结构进行测试，首先根据测试仪的测试电源通道数以及待测芯片的管脚来计算出多少个待测芯片能共享一个测试仪电源通道，将待测芯片按行及列规划建立测试阵列；并将每一行上的待测芯片通过控制开关连接测试仪的控制信号，形成一个二维控制网；
当测试阵列中有短路的待测芯片时，首先进行步骤A：将短路的待测芯片所在的行的开关断开，其他行的控制开关全部闭合，所有的测试仪电源通道上电测试；再进行步骤B：将短路的待测芯片所在的行的开关闭合，其他行的控制开关全部断开，并且将短路的待测芯片所在的列的测试仪电源通道断开，其他列的测试仪电源通道上电进行测试；
当需要测试待测芯片的功耗时，进行分组测试：首先闭合测试阵列中某一行的控制开关，其余行的控制开关断开，测试仪电源通道根据需要进行上电测试；再将测试阵列中的另一行的控制开关闭合，其余行的控制开关断开，测试仪电源通道根据需要进行上电测试；以此类推，将测试阵列中的所有行全部测试完毕。
以图2所示的测试结构为例，图中包含有待测芯片DUT11～DUT1n，DUT21～DUT2n，……,DUTn1～DUTnn，还包括测试仪电源通道DPS1～DPSn。根据芯片的管脚数及测试仪电源通道数信息，计算出多少个DUT可以共享一个DPS(共享DPS通道资源的数量记为n，n取2的倍数)，例如，以某DUT管脚有5个，电源管脚一个，GND一个，其他信号管脚3个；测试仪通道有768个(测试仪通道数是不同于测试仪电源通道的另一测试仪资源，在实际使用时，需要综合考虑测试仪电源通道数的限制，本领域技术人员可以按照实际情况另行进行分配计算)，DPS通道64个，CW控制信号64个；经过计算可以支持256(通道数768÷信号管脚3)DUT同测，因此可以4个芯片DUT共享一个DPS通道资源。
共用不同DPS通道资源的DUT11、DUT21、DUT31、DUT41分为一组，由同一个测试仪上的CW1控制信号控制这组控制开关的开合。
共用不同DPS通道资源的DUT12、DUT22、DUT32、DUT42分为一组，由同一个测试仪上的CW2控制信号控制这组relay的开合。
以此类推，把所有的DUT、DPS、CW分配完毕形成的测试阵列如图4所示。
继续参考图2，共用不同DPS通道资源的DUT11，DUT21，…，DUTn1分为一组，由同一个测试仪上的CW1控制信号控制这组relay的开合。
共用不同DPS通道资源的DUT12，DUT22，…，DUTn2分为一组，由同一个测试仪上的CW2控制信号控制这组relay的开合。
依此类推，把所有的DUT分配完毕。这样，CW控制信号和DPS通道资源组成了一个二维的控制网。
根据形成的测试网络，制作相应的探针卡进行测试。
当测试阵列中没有芯片短路时，所有控制开关闭合，所有测试仪电源通道上电测试。
当芯片有短路时(如图3标示X的DUT：DUT12，DUT22，DUT1n)，由于短路DUT所在的行是CW2及CWn,所在的DPS是DPS1及DPS2。因此，首先进行步骤A，通过控制信号将控制开关CW2、CWn断开，其余控制开关CW全部闭合，所有DPS通道上电测试，这样可以避开短路的DUT；再次进行步骤B，将控制开关CW2、CWn闭合，其余控制开关CW全部断开，同时DPS1、DPS2通道不上电，其余DPS通道上电测试。根据二维控制网，可以方便剔除短路的DUT。
当所述测试阵列中有短路芯片时，所述步骤A及步骤B的顺序不受限制，能进行颠倒测试，比如先进行步骤B再进行步骤A。当所述测试阵列中有超过一个以上短路芯片时,主要把握其短路芯片对应的CW控制开关闭合时,其短路芯片对应的DPS通道不要上电；其短路芯片对应的CW控制开关断开时,其短路芯片对应的DPS通道应该上电测试的原则,所有短路芯片对应的不同的CW控制开关可以不同时闭合或断开,以达到测试及控制的最优化。
当要测试芯片的功耗时，只要分为n组测试，即可方便得到。参考图2，每行对应一个测试组，将CW1闭合，其余CW断开，DPS根据需求上电测试功耗；再次CW2闭合，其余CW断开，DPS根据需求上电测试功耗；依此类推，可以得到所有芯片功耗参数。为出于量产的效率考虑，功耗测试一般都是分组测试，一次测一组DUT的功耗，即一个CW开关控制下的所有DUT的功耗，但并不排除一次只测一个DUT功耗的情况，这种情况下只需将所需要测量的DUT的DPS供电，而其他DPS全部断开即可。
如图5所示，是图4所示的测试阵列中出现短路的DUT的示意图，短路的DUT为DUT22、DUT42、DUT52，所在行的控制开关为CW2及CW6，所在的DPS为DPS2、DPS4、DPS5。首先CW2、CW6断开，其余CW所有闭合，所有DPS通道上电测试；再次，CW2、CW6闭合，其余CW断开，DPS2、DPS4、DPS5通道不上电，其余DPS通道上电测试。
当要测试芯片的功耗时，只要分为64组测试，即可方便得到，参考图4。CW1闭合，其余CW断开，DPS根据需求上电测试功耗；再次CW2闭合，其余CW断开，DPS根据需求上电测试功耗；以此类推，可以得到所有芯片功耗参数。或者是，可以根据需要对阵列中某一个DUT进行功耗测试，只需打开相应的CW及DPS通道即可。
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种多芯片同测结构的同测方法，其特征在于：首先根据测试仪电源通道数以及待测芯片的管脚来计算出多少个待测芯片能共享一个测试仪电源通道，将待测芯片按行及列规划建立测试阵列；并将每一行上的待测芯片通过控制开关连接测试仪的控制信号，形成一个二维控制网；
当测试阵列中有短路的待测芯片时，首先进行步骤A：将短路的待测芯片所在的行的开关断开，其他行的控制开关全部闭合，所有的测试仪电源通道上电测试；再进行步骤B：将短路的待测芯片所在的行的开关闭合，其他行的控制开关全部断开，并且将短路的待测芯片所在的列的测试仪电源通道断开，其他列的测试仪电源通道上电进行测试；
当需要测试待测芯片的功耗时，进行分组测试：首先闭合测试阵列中某一行的控制开关，其余行的控制开关断开，测试仪电源通道根据需要进行上电测试；再将测试阵列中的另一行的控制开关闭合，其余行的控制开关断开，测试仪电源通道根据需要进行上电测试；以此类推，将测试阵列中的所有行全部测试完毕。
2.如权利要求1所述的多芯片同测结构的同测方法，其特征在于：当测试阵列中没有芯片短路时，所有控制开关闭合，所有测试仪电源通道上电测试。
3.如权利要求1所述的多芯片同测结构的同测方法，其特征在于：当所述测试阵列中有短路芯片时，所述步骤A及步骤B的顺序不受限制，能进行颠倒测试。
4.如权利要求1所述的多芯片同测结构的同测方法，其特征在于：所述测试仪电源通道数为偶数。
5.如权利要求1所述的多芯片同测结构的同测方法，其特征在于：所述控制开关为继电器。
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