CN108267682B - 一种高密度测试芯片及其测试系统及其测试方法 - Google Patents

Abstract

本发明公开了一种高密度测试芯片及其测试系统及其测试方法，高密度测试芯片包括外围电路、若干个待测器件以及若干个焊盘，所述外围电路包括行寻址电路、列寻址电路、开关电路和地址寄存器，所述地址寄存器包括计数器，地址寄存器输入端和输出端连接焊盘，地址寄存器的输出端还连接行寻址电路和列寻址电路，行寻址电路和列寻址电路都通过开关电路连接待测器件，开关电路还连接信号焊盘。地址寄存器输出地址信号，经过行寻址电路和列寻址电路译码后配合开关电路选择所要测试的待测器件进行测试，提高了焊盘的利用率，减少焊盘占用面积。本方案适用于集成电路制造工艺的测试。

Description

一种高密度测试芯片及其测试系统及其测试方法

技术领域

本发明涉及芯片设计制造领域，尤其是涉及一种高密度测试芯片及其测试系统及其测试方法。

背景技术

随着集成电路的设计规模不断扩大，单一芯片上的电子器件密度越来越大，而电子器件的特征尺寸越来越小。同时，集成电路工艺流程包含着很多复杂的工艺步骤，每一步都存在特定的工艺制造偏差，导致了集成电路芯片的成品率降低。在可制造性设计的背景下，为了提高集成电路产品的成品率，缩短成品率成熟周期，业界普遍采用基于特殊设计的测试芯片的测试方法，通过对测试芯片的测试来获取制造工艺和设计成品率改善所必需的数据。

短程测试芯片和可寻址测试芯片是集成电路芯片制造过程中经常采用的两种测试芯片类型。短程测试芯片因其生产周期短、测试灵活、测试精度高而得到广泛的应用。但是，在传统的短程测试芯片中，各个待测元件的各个端子需要单独的连接到终端焊盘上，因此每个待测元件需要连接两个或多个焊盘，这些待测元件与焊盘有可能放置在同一层上，也可能待测元件的连接端子经过一层接触孔与焊盘层上的焊盘一一对应相连接，导致其面积利用率特别低。可寻址测试芯片利用译码器和开关选择电路实现了多个测试结构共用焊盘的目的，但是由于要求使用较复杂的辅助电路。

普通的可寻址电路所能够测量的器件较少，且测量也必须是逐个扫描进行测量，满足不了先进工艺下的高密度器件的快速测量要求，不能在百万级至上亿级的器件中快速定位出缺陷位置和类型。

对于可寻址电路的外围电路简化成为可寻址电路广泛应用的所关注的主要问题，专利ZL 201520437526.6中均有关于外围电路简化的技术改进。对于10nm、7nm等先进工艺来说，测试芯片被放在面积有限的划片槽中，并且要测量百万数量级以上的器件，上述改进并不能满足要求。

发明内容

本发明主要是解决现有技术所存在的缺少百万数量级以上的测试器件等的技术问题，提供一种定位快速、密度高、能够满足新工艺测试要求的高密度测试芯片。

本发明针对上述技术问题主要是通过下述技术方案得以解决的：一种高密度测试芯片，包括外围电路、若干个待测器件以及若干个焊盘，所述外围电路包括行寻址电路、列寻址电路、开关电路和地址寄存器，所述地址寄存器包括计数器，地址寄存器输入端连接焊盘RST、焊盘SEN、焊盘SI、焊盘AEN和焊盘CLK，焊盘SO连接地址寄存器的输出端，地址寄存器的输出端还连接行寻址电路和列寻址电路，行寻址电路和列寻址电路都通过开关电路连接待测器件，开关电路还连接焊盘BF、焊盘SF、焊盘GF、焊盘GL、焊盘DF和焊盘DL；焊盘VDD连接电源正极，焊盘VSS连接电源负极，焊盘VDD和焊盘VSS实现对芯片内部供电。

RST(或RESET)信号为重置信号，SEN信号未扫描使能信号，SI信号为扫描数据输入信号，AEN信号为待测器件使能信号，CLK信号为时钟信号，SO信号为扫描数据输出信号。焊盘VDD和焊盘VSS为供电输入焊盘。焊盘BF、焊盘SF、焊盘GF、焊盘GL、焊盘DF和焊盘DL为测试信号输入输出焊盘。地址寄存器输出地址信号，经过行寻址电路和列寻址电路译码后配合开关电路选择所要测试的待测器件进行测试，提高了焊盘的利用率，减少焊盘占用面积。

作为优选，所述计数器至少为两个，所述地址寄存器还连接焊盘SEL。

由于测试芯片从设计到流片周期和投入很多，因此为确保测试芯片的正常工作，在一些实施例中，地址寄存器中有两个或以上的计数器以避免一个计数器不工作时不影响测试芯片的正常运行，此时，需要有一个计数器选择信号(SEL)选择其中一个计数器工作。

作为优选，所述计数器为同步计数器或异步计数器。

异步计数器最低有效位是由外部时钟信号控制的，其他位均用前一位的输出作为时钟信号，其优点在于结构简单、逻辑简单，但是该计数器存在时序偏差且对噪声和毛刺(glitch)敏感，需要额外的无毛刺(glitch-free)电路设计；同步计数器的所有位均由外部时钟信号控制，性能稳定、没有时序偏差、电路设计没有额外要求，缺点是相比之下逻辑较为复杂。

作为优选，开关电路包括若干个传输门和若干个阵列使能控制电路，待测器件为晶体管，若干个晶体管按矩阵排布形成测试阵列，若干个测试块按矩阵排布形成测试区；

测试阵列内连接结构如下：同一行晶体管的B端共接到一个BF传输门的输出端，每个BF传输门的输入端都连接焊盘BF；同一行晶体管的S端共接到一个SF传输门的输出端，每个SF传输门的输入端都连接焊盘SF；同一行晶体管的G端共接到一个GF传输门的输出端和一个GL传输门的输出端，每个GF传输门的输入端都连接焊盘GF,每个GL传输门的输入端都连接焊盘GL；同一列晶体管的D端共接到一个DF传输门的输出端和一个DL传输门的输出端，每个DF传输门的输入端都连接焊盘DF,每个DL传输门的输入端都连接焊盘DL；阵列使能控制电路的输入端连接行寻址电路和列寻址电路，阵列使能控制电路的行输出端经由缓冲器连接BF传输门的控制端、GF传输门的控制端、GL传输门的控制端和SF传输门的控制端，阵列使能控制电路的列输出端经由缓冲器连接DF传输门的控制端和DL传输门的控制端，阵列使能控制电路的控制端通过阵列选择信号连接地址寄存器。晶体管为N型或P型晶体管。

阵列使能控制电路为开关器件，在控制端信号的控制下实现输入端和对应的输出端之间的导通和断开。在地址寄存器输出端上也可以设置缓冲器，行寻址电路、列寻址电路、地址寄存器均由逻辑电路组成，缓冲器可以解决金属连线过长及信号完整性问题。

作为优选，为了防止漏测可以在待测器件中放入若干个已知位置的异常待测器件，根据测试结果可以对比是否符合预置异常待测器件的地址位与电学特性，以确认测试结果的正确性。异常待测器件为存在短路、断路、Vt漂移、Id值异常或其他缺陷的待测器件，对每个位置的异常待测器件的缺陷也是已知的。

一种高密度测试芯片测试系统，包括测试机和高密度测试芯片；

所述高密度测试芯片包括外围电路、若干个待测器件以及若干个焊盘，所述外围电路包括行寻址电路、列寻址电路、开关电路和地址寄存器，地址寄存器输入端连接焊盘RST、焊盘SEN、焊盘SI、焊盘AEN和焊盘CLK，焊盘SO连接地址寄存器的输出端，地址寄存器的输出端还连接行寻址电路和列寻址电路，行寻址电路和列寻址电路都通过开关电路连接待测器件，开关电路还连接焊盘BF、焊盘SF、焊盘GF、焊盘GL、焊盘DF和焊盘DL；焊盘VDD连接电源正极，焊盘VSS连接电源负极，焊盘VDD和焊盘VSS实现对芯片内部供电；

所述测试机包括函数发生器、线上分析引擎、数据库和至少两个源测量单元；第一个源测量单元连接焊盘VDD和焊盘VSS；第二个源测量单元连接焊盘BF、焊盘SF、焊盘GF、焊盘GL、焊盘DF和焊盘DL；函数发生器连接地址寄存器；线上分析引擎连接数据库、函数发生器和源测量单元。

测试机通过第一源测量单元给测试芯片供电，测试机中的函数发生器与测试芯片中的地址寄存器相连，测试机中的第二源测量单元与测试芯片中待测器件的信号线相连，从而为测试芯片中的开关电路提供电压和数据测试。

在一些实施例中，测试机包含两个以上源测量单元(SMU)，如为保持电路更稳定需要两个或以上源测量单元供电，或者并行测试时需要多个源测量单元同时工作并测试。

函数发生器将产生的重置信号(RESET)、扫描使能信号(SEN)、扫描数据输入信号(SI)、待测器件使能信号(AEN)、时钟信号(CLK)、计数器选择信号(SEL)输入到地址寄存器中；测试芯片中的每个器件均有不同的地址位，通过时钟信号实现对测试芯片中各个地址位器件的扫描或选择，测试机对每个被扫描或选择的待测器件进行测试，线上分析引擎在所有测试结束后将测试结果从第二源测量单元中的数据存储器中抽取并分析，经过分析后的测试结果再存储到数据库中。

通过时钟信号可以实现对当待测器件的扫描测试或者选择测试。

作为优选，所述第二个源测量单元包括至少一个数据存储器。

在对所需的若干个或所有待测器件进行的电学参数测试结果均被存储在所述的数据存储器中。

一种高密度测试芯片测试系统的测试方法，基于前述高密度测试芯片测试系统，当扫描使能信号SEN＝1时，测试系统进行连续扫描测试，地址寄存器具有移位寄存器的功能，时钟信号每变换一次波形，地址寄存器中的地址位移动到下一个地址位；当扫描使能信号SEN＝0时，测试系统进行选择测试，地址寄存器具有计数器的功能，时钟信号每变换一次波形，地址寄存器选中下一个地址位。

作为优选，所述测试系统进行连续扫描测试的方法为：

A1、系统接通电源；

A2、配置源测量单元和函数发生器；

A3、信号设置为：重置信号RESET＝1保持100us以上之后变RESET＝0，SEN＝0，AEN＝1；

A4、时钟信号进行扫描，测试机的第二源测量单元对待测器件进行连续电学参数测试，测试数据存储在数据存储器中；

A5、测试机取出所有测量结果并分析后存储于数据库中；

A6、分析数据并识别出异常值。

作为优选，所述测试系统进行选择测试的方法为：

B1、系统接通电源；

B2、配置源测量单元和函数发生器；

B3、信号设置为：重置信号RESET＝1保持100us以上之后变RESET＝0，AEN＝1；

B4、设置SEN＝1，使用数据扫描输入信号和时钟信号加载出器件所在地址位的选择信号；

B5、停止时钟信号，行寻址电路和列寻址电路根据所述选择信号选中待测器件，多次变化该器件的电压施加状态，通过第二源测量单元测试该器件的电学参数；

B6、根据测试结果画出电学参数变化曲线。

优选地，所述测试系统可用于测量电路缺陷如短路、断路，还可用于测量器件缺陷如Vt漂移、Id值异常等。

优选地，根据上述测试芯片的测试方法，测量得到的I_on和并I_off的精确度分别可以达到1e^-6A和1e^-8A。

优选地，为了不占用芯面积，所述测试芯片一般放置在划片槽中，且测试芯片中的待测器件高密度排布，其数量至少在10⁶以上。

在测试芯片中，待测试器件一般通过一个或多个金属层实现与测试电路的连接并测试。若金属层数为n，在第n层测试时整个金属层已制造完成，检测出缺陷的几率很大且缺陷会导致之前的制造工作需要重新进行，致使设计效率较低。本发明所披露的测试芯片在第一金属层(M1层)或第二金属层(M2层)可测，可以及时发现制造过程中产生的缺陷问题，有效地监控半导体制造过程。

本发明带来的实质性效果是，本发明所提供的高密度测试芯片不仅可以适应先进半导体工艺对测试芯片中高密度待测器件的要求(在20mmX20mm的面积内摆放百万数量级的晶体管)，而且支持P型和N型晶体管在一个测试芯片中进行测试；另一方面本发明所披露的测试系统和测试方法，通过测试机中函数发生器和测试芯片的地址寄存器的配置，可以对待测器件进行快速扫描或者选择测试，测试机对测试结果的一次性抽取可以大幅度地提高测试效率；为了保证测试精度，本发明的待测器件均通过四端感应连接提高测试精度，测量得到的I_on和I_off的精确度分别可以达到1e^-6A和1e^-8A。

附图说明

图1是本发明的一种高密度测试芯片结构示意图；

图2是本发明的一种阵列结构示意图；

图3是本发明的一种测试系统结构图；

图4是本发明的一种同步计数器电路图；

图5是本发明的一种异步计数器电路图；

图6是本发明的另一种高密度测试芯片结构示意图；

图7是本发明的另一种阵列结构示意图；

图8是本发明的另一种测试系统结构图；

图中：1、焊盘区；2、地址寄存器；3、行寻址电路；4、列寻址电路；5、阵列；6、阵列使能控制电路；7、传输门；8、晶体管；9、函数发生器；10、线上分析引擎；11、数据库；12、源测量单元。

具体实施方式

下面通过实施例，并结合附图，对本发明的技术方案作进一步具体的说明。

实施例1：本实施例的一种可快速定位并测量的高密度测试芯片，该测试芯片包含外围电路、若干个待测器件以及焊盘区1的若干焊盘。该测试芯片中所述的外围电路包括行寻址电路3、列寻址电路4、开关电路、地址寄存器2；所述地址寄存器中中包含有一个计数器，则地址寄存器输入端包含重置信号(RESET/RST)、扫描使能信号(SEN)、扫描数据输入信号(SI)、待测器件使能信号(AEN)、时钟信号(CLK)，输出端包含扫描数据输出信号(SO)。在一些实施例中，行、列译码器中还加入缓冲器(buffer/buf)以解决金属连线过长、及信号完整性问题。

本实施例中测试芯片的布局图如图1所示。

该测试芯片共占用20mmX20mm的面积，其中待测晶体管8被分为8X8个阵列5(Array)，每个阵列中含有128x128＝16384个待测晶体管，即在20mmX20mm的面积内可以容纳8X8X128x128＝1048576个晶体管，即10⁶数量级的待测晶体管。待测器件使能信号(AEN)通过地址寄存器产生6位阵列选择使能信号控制一个阵列(Array)的晶体管处于可被选中的预备状态。因为每个阵列中含有128x128个晶体管，故该测试芯片中所使用的行、列寻址电路分别为7位行、列译码器，可以产生2⁷即128个行地址位与列地址位，因此通过行、列译码器可以在一个阵列中选择出唯一一个晶体管。

如图2所示，开关电路包括若干个传输门7和若干个阵列使能控制电路6；每个阵列中，每一行晶体管的B端、S端、G端分别共接于由行寻址电路控制的B、S、G端信号线，每一列晶体管共接于由列寻址电路控制的D端信号线上。具体地，每一行晶体管的B端通过一个传输门共接于BF信号线、S端通过一个传输门共接于SF信号线、G端分别通过一个传输门共接于GF和GL信号线，每一列晶体管的D端分别通过一个传输门共接于DF、DL信号线；BF、SF、GF、GL端的传输门由行寻址译码器产生的选择信号控制，DF、DL端的传输门由列寻址译码器产生的选择信号控制。

本实施例的测试芯片中待测器件均为N型晶体管，或者待测器件均为P型晶体管。该测试芯片中基本焊盘数量为14个，包括电源焊盘VDD、VSS，接收函数发生器生产信号(RESET、SEN、SI、AEN、CLK)的焊盘，输出地址寄存器信号(SO)的焊盘，通过开关电路连接到待测晶体管的信号线(BF、SF、GF、GL、DF、DL)焊盘。晶体管测试端在DF或DL端，因此每增加一个并行测试则需要增加2个焊盘即一对DF和DL焊盘。

如图3所示，上述测试芯片与测试机构成一种测试系统，所述测试机包含两个源测量单元(SMU)12、函数发生器(Func Gen)9、线上分析引擎(Online Analysis Engine)10、数据库(Database)11。测试机通过第一源测量单元给测试芯片供电，测试机中的函数发生器与测试芯片中的地址寄存器相连，测试机中的第二源测量单元为测试芯片中的开关电路提供电压和提供数据测试。所述函数发生器将重置信号(RESET)、扫描使能信号(SEN)、扫描数据输入信号(SI)、待测器件使能信号(AEN)、时钟信号(CLK)输入到地址寄存器中；测试芯片中的每个器件均有不同的地址位，通过时钟信号实现对测试芯片中各个地址位器件的扫描或者选择测试，测试机对每个被扫描或被选中的待测器件进行测试；测试结果存储在第二源测量单元的数据存储器中；测试结束后，测试机中的线上分析引擎抽取出所有的测试结果并分析后存储到数据库中。

上述测试系统可以进行连续扫描测量和选择测量两种方式：(1)当系统供电后，测试机配置源测量单元和函数发生器；重置信号高电平即RESET＝1保持100us以上之后变为低电平即RESET＝0，阵列使能信号为高电平即AEN＝1，使能扫描信号为低电平即SEN＝0，则此时系统对测试芯片中的待测器件进行扫描测试，因为当SEN＝0时，测试芯片中的地址寄存器具有计数器的功能，时钟信号(CLK)每变换一次波形地址寄存器中的地址位升高一位，同时在每个地址位第二源测量单元会对该地址位所对应的晶体管进行电学参数测量，以实现对待测晶体管的扫描测试，上述扫描测试的结果会被存储在数据存储器中；所有待测晶体管依照地址位的顺序依次被扫描测量完之后，测试机将存储在数据存储器中的测量数据全部抽取到线上分析引擎中进行分析并识别出异常值存储到数据库中；(2)当系统供电后，测试机配置源测量单元和函数发生器；重置信号高电平即RESET＝1保持100us以上之后变为低电平即RESET＝0，阵列使能信号为高电平即AEN＝1，使能扫描信号为高电平即SEN＝1，则此时系统对测试芯片中待测器件进行选择测量，因为SEN＝1时，测试芯片中的地址寄存器具有移位寄存器的功能，时钟信号(CLK)每变换一次波形地址寄存器中的某一位变为扫描数据输入信号(SI)的数据，直到变成需要选择的晶体管所对应的地址位，时钟信号停止工作；测试机中的第二源测量单元对该晶体管进行电学参数测量，并且根据晶体管上施加电压的变化测量出不同的测量结果存储在数据存储器中；测试机将存储在数据存储器中的测量数据全部抽取到线上分析引擎中进行分析并画出Id-Vg曲线存储到数据库中。

所述测试芯片中的地址寄存器可以使用同步计数器(见图4)或者异步计数器(见图5)均可以实现相同的功能。

异步计数器最低有效位是由外部时钟信号控制的，其他位均用前一位的输出作为时钟信号，其优点在于结构简单、逻辑简单，但是该计数器存在时序偏差且对噪声和毛刺(glitch)敏感，需要额外的无毛刺(glitch-free)电路设计；同步计数器的所有位均由外部时钟信号控制，性能稳定、没有时序偏差、电路设计没有额外要求，缺点是相比之下逻辑较为复杂。

实施例2：本实施例的一种可快速定位并测量的高密度测试芯片，该测试芯片包含外围电路、若干个待测器件以及焊盘区1的若干焊盘。该测试芯片中所述的外围电路包括行寻址电路3、列寻址电路4、开关电路、地址寄存器2；所述地址寄存器中计数器的数量至少为2，则地址寄存器输入端包含重置信号(RESET/RST)、计数器选择信号(SEL)、扫描使能信号(SEN)、扫描数据输入信号(SI)、待测器件使能信号(AEN)、时钟信号(CLK)，输出端包含扫描数据输出信号(SO)。在一些实施例中，地址寄存器、行译码器、列译码器中还加入缓冲器(buffer/buf)以解决金属连线过长、及信号完整性问题。

由于测试芯片从设计到流片周期和投入很多，因此为确保测试芯片的正常工作，在一些实施例中，地址寄存器中有两个或以上的计数器以避免一个计数器不工作时不影响测试芯片的正常运行，此时，需要有一个计数器选择信号选择其中一个计数器工作。

本实施例中测试芯片的布局图如图6所示。

同实施例1，该测试芯片共占用常见的block面积为20mmX20mm，其中待测晶体管被分为8X8个阵列5(Array)，每个阵列中含有128x128＝16384个待测晶体管，即在20mmX20mm的面积内可以容纳10⁶数量级的待测晶体管。待测器件使能信号(AEN)通过地址寄存器产生6位阵列选择使能信号控制一个阵列(Array)的晶体管处于可被选中的预备状态。因为每个阵列中含有16384个晶体管，故该测试芯片中所使用的行、列寻址电路分别为7位行、列译码器，可以产生2⁷即128个行地址位和128个列地址位，因此通过行、列译码器可以在一个阵列中选择出唯一一个晶体管。

如图7所示，开关电路包括若干个传输门7和若干个阵列使能控制电路6；每个阵列中，每一行晶体管的B端、S端、G端分别共接于由行寻址电路控制的B、S、G端信号线，每一列晶体管共接于由列寻址电路控制的D端信号线上。具体地，每一行晶体管的B端通过一个传输门共接于BF信号线、S端通过一个传输门共接于SF信号线、G端分别通过一个传输门共接于GF和GL信号线，每一列晶体管的D端分别通过一个传输门共接于DF、DL信号线；BF、SF、GF、GL端的传输门由行寻址译码器产生的选择信号控制，DF、DL端的传输门由列寻址译码器产生的选择信号控制。

本实施例的测试芯片中待测器件为N型晶体管和P型晶体管，且每个阵列(每一个Array中的晶体管类型相同)。该测试芯片中基本焊盘数量为23个，包括两组电源焊盘VDD、VSS，接收函数发生器生产信号(RESET、SEL、SEN、SI、AEN、CLK)的焊盘，输出地址寄存器信号(SO)的焊盘，通过开关电路连接到N型和P型晶体管的两组信号线(BF、SF、GF、GL、DF、DL)焊盘。晶体管测试端在DF或DL端，因此每增加一个并行测试则需要增加4个焊盘即两对DF和DL焊盘。

如图8所示，上述测试芯片与测试机构成一种测试系统，所述测试机包含两个源测量单元12(SMU)、函数发生器9(Func Gen)、线上分析引擎10(Online Analysis Engine)、数据库11(Database)。测试机通过第一源测量单元给测试芯片供电，测试机中的函数发生器与测试芯片中的地址寄存器相连，测试机中的第二源测量单元为测试芯片中的开关电路提供电压和数据测试。所述函数发生器将重置信号(RESET)、计数器选择信号(SEL)、扫描使能信号(SEN)、扫描数据输入信号(SI)、待测器件使能信号(AEN)、时钟信号(CLK)输入到地址寄存器中；测试芯片中的每个器件均有不同的地址位，通过时钟信号实现对测试芯片中各个地址位器件的扫描或者选择测试，测试机对每个被扫描或被选中的待测器件进行测试；测试结果存储在第二源测量单元的数据存储器中；测试结束后，测试机中的线上分析引擎抽取出所有的测试结果并分析后存储到数据库中。

上述测试系统可以进行连续扫描测量和选择测量两种方式：(1)当系统供电后，测试机配置源测量单元和函数发生器；重置信号高电平即RESET＝1保持100us以上之后变为低电平即RESET＝0，阵列使能信号为高电平即AEN＝1，使能扫描信号为低电平即SEN＝0，则此时系统对测试芯片中的待测器件进行扫描测试，因为当SEN＝0时，测试芯片中的地址寄存器具有计数器的功能，时钟信号(CLK)每变换一次波形地址寄存器中的地址位升高一位，同时在每个地址位第二源测量单元会对该地址位所对应的晶体管进行电学参数测量，以实现对待测晶体管的扫描测试，上述扫描测试的结果会被存储在数据存储器中；所有待测晶体管依照地址位的顺序依次被扫描测量完之后，测试机将存储在数据存储器中的测量数据全部抽取到线上分析引擎中进行分析并识别出异常值存储到数据库中；(2)当系统供电后，测试机配置源测量单元和函数发生器；重置信号高电平即RESET＝1保持100us以上之后变为低电平即RESET＝0，阵列使能信号为高电平即AEN＝1，使能扫描信号为高电平即SEN＝1，则此时系统对测试芯片中待测器件进行选择测量，因为SEN＝1时，测试芯片中的地址寄存器具有移位寄存器的功能，时钟信号(CLK)每变换一次波形地址寄存器中的某一位变为扫描数据输入信号(SI)的数据；测试机中的第二源测量单元对该晶体管进行电学参数测量，并且根据晶体管上施加电压的变化测量出不同的测量结果存储在数据存储器中；测试机将存储在数据存储器中的测量数据全部抽取到线上分析引擎中进行分析并画出Id-Vg曲线存储到数据库中。

所述测试芯片中的地址寄存器可以使用同步计数器或者异步计数器均可以实现相同的功能，此部分结构与实施例1相同。

本文中所描述的具体实施例仅仅是对本发明精神作举例说明。本发明所属技术领域的技术人员可以对所描述的具体实施例做各种各样的修改或补充或采用类似的方式替代，但并不会偏离本发明的精神或者超越所附权利要求书所定义的范围。

尽管本文较多地使用了地址寄存器、寻址电路、开关电路等术语，但并不排除使用其它术语的可能性。使用这些术语仅仅是为了更方便地描述和解释本发明的本质；把它们解释成任何一种附加的限制都是与本发明精神相违背的。

Claims (10)

1.一种高密度测试芯片，其特征在于，包括外围电路、若干个待测器件以及若干个焊盘，所述外围电路包括行寻址电路、列寻址电路、开关电路和地址寄存器，所述地址寄存器包括计数器，地址寄存器输入端连接焊盘RST、焊盘SEN、焊盘SI、焊盘AEN和焊盘CLK，焊盘SO连接地址寄存器的输出端，地址寄存器的输出端还连接行寻址电路和列寻址电路，行寻址电路和列寻址电路都通过开关电路连接待测器件，开关电路还连接焊盘BF、焊盘SF、焊盘GF、焊盘GL、焊盘DF和焊盘DL；焊盘VDD连接电源正极，焊盘VSS连接电源负极。

2.根据权利要求1所述的一种高密度测试芯片，其特征在于，所述计数器至少为两个，所述地址寄存器还连接焊盘SEL。

3.根据权利要求1或2所述的一种高密度测试芯片，其特征在于，所述计数器为同步计数器或异步计数器。

4.根据权利要求1所述的一种高密度测试芯片，其特征在于，开关电路包括若干个传输门和若干个阵列使能控制电路，待测器件为晶体管，若干个晶体管按矩阵排布形成测试阵列，若干个测试块按矩阵排布形成测试区；

测试阵列内连接结构如下：同一行晶体管的B端共接到一个BF传输门的输出端，每个BF传输门的输入端都连接焊盘BF；同一行晶体管的S端共接到一个SF传输门的输出端，每个SF传输门的输入端都连接焊盘SF；同一行晶体管的G端共接到一个GF传输门的输出端和一个GL传输门的输出端，每个GF传输门的输入端都连接焊盘GF,每个GL传输门的输入端都连接焊盘GL；同一列晶体管的D端共接到一个DF传输门的输出端和一个DL传输门的输出端，每个DF传输门的输入端都连接焊盘DF,每个DL传输门的输入端都连接焊盘DL；阵列使能控制电路的输入端连接行寻址电路和列寻址电路，阵列使能控制电路的行输出端经由缓冲器连接BF传输门的控制端、GF传输门的控制端、GL传输门的控制端和SF传输门的控制端，阵列使能控制电路的列输出端经由缓冲器连接DF传输门的控制端和DL传输门的控制端，阵列使能控制电路的控制端通过阵列选择信号连接地址寄存器。

5.根据权利要求1或4所述的一种高密度测试芯片，其特征在于，待测器件中包含若干个已知位置的异常待测器件。

6.一种高密度测试芯片测试系统，其特征在于，包括测试机和高密度测试芯片；

所述高密度测试芯片包括外围电路、若干个待测器件以及若干个焊盘，所述外围电路包括行寻址电路、列寻址电路、开关电路和地址寄存器，地址寄存器输入端连接焊盘RST、焊盘SEN、焊盘SI、焊盘AEN和焊盘CLK，焊盘SO连接地址寄存器的输出端，地址寄存器的输出端还连接行寻址电路和列寻址电路，行寻址电路和列寻址电路都通过开关电路连接待测器件，开关电路还连接焊盘BF、焊盘SF、焊盘GF、焊盘GL、焊盘DF和焊盘DL；焊盘VDD连接电源正极，焊盘VSS连接电源负极；

所述测试机包括函数发生器、线上分析引擎、数据库和至少两个源测量单元；第一个源测量单元连接焊盘VDD和焊盘VSS；第二个源测量单元连接焊盘BF、焊盘SF、焊盘GF、焊盘GL、焊盘DF和焊盘DL；函数发生器连接地址寄存器；线上分析引擎连接数据库、函数发生器和源测量单元。

7.根据权利要求6所述的一种高密度测试芯片测试系统，其特征在于，所述第二个源测量单元包括至少一个数据存储器。

8.一种高密度测试芯片测试系统的测试方法，基于权利要求7所述高密度测试芯片测试系统，其特征在于，当扫描使能信号SEN＝1时，测试系统进行连续扫描测试，地址寄存器具有移位寄存器的功能，时钟信号每变换一次波形，地址寄存器中的地址位移动到下一个地址位；当扫描使能信号SEN＝0时，测试系统进行选择测试，地址寄存器具有计数器的功能，时钟信号每变换一次波形，地址寄存器选中下一个地址位。

9.根据权利要求8所述的一种高密度测试芯片测试系统的测试方法，其特征在于，所述测试系统进行连续扫描测试的方法为：

A1、系统接通电源；

A2、配置源测量单元和函数发生器；

A3、信号设置为：重置信号高电平即 RESET=1，保持100us以上之后变为低电平即RESET=0，阵列使能信号为高电平即 AEN=1，使能扫描信号为低电平即SEN=0；

A4、时钟信号进行扫描，测试机的第二源测量单元对待测器件进行连续电学参数测试，测试数据存储在数据存储器中；

A5、测试机取出所有测量结果并分析后存储于数据库中；

A6、分析数据并识别出异常值。

10.根据权利要求8所述的一种高密度测试芯片测试系统的测试方法，其特征在于，所述测试系统进行选择测试的方法为：

B1、系统接通电源；

B2、配置源测量单元和函数发生器；

B3、信号设置为：重置信号高电平即RESET=1，保持100us以上之后变为低电平即RESET=0，阵列使能信号为高电平即AEN=1；

B4、设置SEN＝1，使用数据扫描输入信号和时钟信号加载出器件所在地址位的选择信号；

B5、停止时钟信号，行寻址电路和列寻址电路根据所述选择信号选中待测器件，多次变化该器件的电压施加状态，通过第二源测量单元测试该器件的电学参数；

B6、根据测试结果画出电学参数变化曲线。

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