CN113552473B - 用于芯片测试的系统和待测芯片装置 - Google Patents

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Abstract

本申请涉及芯片测试技术领域，公开一种用于芯片测试的系统，包括：芯片测试装置用于提供测试信号，接收测试反馈信号并根据测试反馈信号获取芯片测试结果；测试信号包括复合信号；复合信号由电源信号和指令控制信号叠加得到；待测芯片装置与芯片测试装置连接，待测芯片装置用于在接收到测试信号的情况下，对复合信号进行译码获得指令控制信号；根据指令控制信号获取测试反馈信号，并将测试反馈信号输出给芯片测试装置。提高了芯片测试效率，降低了芯片生产成本。本申请还公开一种待测芯片装置。

Description

用于芯片测试的系统和待测芯片装置
技术领域
本申请涉及芯片测试技术领域，例如涉及一种用于芯片测试的系统和待测芯片装置。
背景技术
在现代集成电路产业中，在芯片产业链中，芯片测试是芯片生产的其中一个重要环节，提高芯片测试效率可以提高芯片产出效率，从而降低芯片的生产成本。因此，如何在有限的测试资源下提高芯片的测试效率成为新的研究方向。
在芯片的晶圆测试过程中，在测试机台硬件资源确定的情况下，测试通道的数量是一定的，每个测试通道分配一个管脚，测试通道总数除以晶圆上的单颗芯片测试所需管脚数得到的结果，即为测试机台同时测试晶圆上芯片的数量，即并测数。因此，在晶圆上的单颗芯片测试过程中所需的测试管脚数量，决定晶圆测试阶段的并测数，亦即决定芯片的测试效率。为了降低生产成本，需要提高芯片测试效率，因此急需提高芯片并测数。
发明内容
为了对披露的实施例的一些方面有基本的理解，下面给出了简单的概括。所述概括不是泛泛评述，也不是要确定关键／重要组成元素或描绘这些实施例的保护范围，而是作为后面的详细说明的序言。
本公开实施例提供了一种用于芯片测试的系统和待测芯片装置，以提高芯片测试效率。
在一些实施例中，所述用于芯片测试的系统包括：芯片测试装置，用于提供测试信号，接收测试反馈信号并根据所述测试反馈信号获取芯片测试结果；所述测试信号包括复合信号；所述复合信号由电源信号和指令控制信号叠加得到；待测芯片装置，与所述芯片测试装置连接，所述待测芯片装置用于在接收到测试信号的情况下，对所述复合信号进行译码获得指令控制信号；根据所述指令控制信号获取测试反馈信号，并将所述测试反馈信号输出给所述芯片测试装置。
在一些实施例中，所述待测芯片装置被配置为接收芯片测试装置发送的测试信号，所述测试信号包括复合信号；所述复合信号由电源信号和指令控制信号叠加得到；对所述复合信号进行译码获得指令控制信号；根据所述指令控制信号获取测试反馈信号，并将所述测试反馈信号输出给所述芯片测试装置，触发所述芯片测试装置根据所述测试反馈信号获取芯片测试结果。
本公开实施例提供的用于芯片测试的系统和待测芯片装置，可以实现以下技术效果：通过芯片测试装置提供测试信号，测试信号包括复合信号，复合信号由电源信号和指令控制信号叠加得到，待测芯片装置在接收到测试信号的情况下，对复合信号进行译码获得指令控制信号；根据指令控制信号获取测试反馈信号，并将测试反馈信号输出给芯片测试装置，芯片测试装置接收测试反馈信号并根据测试反馈信号获取芯片测试结果。这样，待测芯片装置接收由电源信号和指令控制信号叠加得到的复合信号，根据复合信号获取测试反馈信号，即待测芯片装置只需一个管脚接收一个复合信号，相比现有技术中需要两个管脚分别接收电源信号和指令控制信号，在晶圆上单颗芯片测试过程中减少了一个信号的传输，即节省了一个管脚，进而提高了晶圆测试阶段的芯片并测数，提高了芯片测试效率，降低了芯片生产成本。
以上的总体描述和下文中的描述仅是示例性和解释性的，不用于限制本申请。
附图说明
一个或多个实施例通过与之对应的附图进行示例性说明，这些示例性说明和附图并不构成对实施例的限定，附图中具有相同参考数字标号的元件示为类似的元件，附图不构成比例限制，并且其中：
图1是本公开实施例提供的一个用于芯片测试的系统的示意图；
图2是本公开实施例提供的另一个用于芯片测试的系统的示意图；
图3是本公开实施例提供的另一个用于芯片测试的系统的示意图；
图4是本公开实施例提供的另一个用于芯片测试的系统的示意图；
图5是本公开实施例提供的一个对复合信号进行译码得到指令控制信号的示意图；
图6是本公开实施例提供的一个待测芯片装置的结构示意图。
具体实施方式
为了能够更加详尽地了解本公开实施例的特点与技术内容，下面结合附图对本公开实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本公开实施例。在以下的技术描述中，为方便解释起见，通过多个细节以提供对所披露实施例的充分理解。然而，在没有这些细节的情况下，一个或多个实施例仍然可以实施。在其它情况下，为简化附图，熟知的结构和装置可以简化展示。
本公开实施例的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本公开实施例的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。
除非另有说明，术语“多个”表示两个或两个以上。
本公开实施例中，字符“/”表示前后对象是一种“或”的关系。例如，A/B表示：A或B。
术语“和/或”是一种描述对象的关联关系，表示可以存在三种关系。例如，A和/或B，表示：A或B，或，A和B这三种关系。
结合图1所示，本公开实施例提供一种用于芯片测试的系统，包括：
芯片测试装置101和待测芯片装置102。芯片测试装置101用于提供测试信号，接收测试反馈信号并根据测试反馈信号获取芯片测试结果，测试信号包括复合信号，复合信号由电源信号和指令控制信号叠加得到；待测芯片装置102与芯片测试装置101连接，待测芯片装置102用于在接收到测试信号的情况下，对复合信号进行译码获得指令控制信号，根据指令控制信号获取测试反馈信号，并将测试反馈信号输出给芯片测试装置。
采用本公开实施例提供的用于芯片测试的系统，通过芯片测试装置提供测试信号，测试信号包括复合信号，复合信号由电源信号和指令控制信号叠加得到，待测芯片装置在接收到测试信号的情况下，对复合信号进行译码获得指令控制信号；根据指令控制信号获取测试反馈信号，并将测试反馈信号输出给芯片测试装置，芯片测试装置接收测试反馈信号并根据测试反馈信号获取芯片测试结果。这样，待测芯片装置接收由电源信号和指令控制信号叠加得到的复合信号，根据复合信号获取测试反馈信号，即待测芯片装置只需一个管脚接收一个复合信号，相比现有技术中需要两个管脚分别接收电源信号和指令控制信号，在晶圆上单颗芯片测试过程中减少了一个信号的传输，即节省了一个管脚，进而提高了晶圆测试阶段的芯片并测数，提高了芯片测试效率，降低了芯片生产成本。
可选地，测试信号还包括时钟信号、接地信号和状态控制信号。结合图2所示，可选地，待测芯片装置102包括：电源管脚201、地管脚202、第一通信管脚203、第二通信管脚204、译码模块205和待测芯片206。电源管脚201的第一端连接芯片测试装置101的第一端，电源管脚201的第二端连接译码模块205的一端，电源管脚201的第三端连接待测芯片206的第一输入端；地管脚202的一端连接芯片测试装置101的第二端，地管脚202的另一端连接待测芯片206的第二输入端；第一通信管脚203的一端连接芯片测试装置101的第三端，第一通信管脚203的另一端连接待测芯片206的第三输入端；第二通信管脚204的一端连接芯片测试装置101的第四端，第二通信管脚204的另一端连接待测芯片206的第四输入端；译码模块205的另一端连接待测芯片206的第五输入端；待测芯片206被配置为在接收到测试信号的情况下，根据指令控制信号获取测试反馈信号，并将测试反馈信号输出给芯片测试装置101。电源管脚用于将芯片测试装置发出的复合信号分别传输给待测芯片和译码模块；地管脚用于将芯片测试装置发出的接地信号传输给待测芯片；第一通信管脚用于将芯片测试装置发出的时钟信号传输给待测芯片；第二通信管脚用于将芯片测试装置发出的状态控制信号传输给待测芯片；译码模块用于对复合信号进行译码获得指令控制信号，并将指令控制信号发送给待测芯片触发待测芯片获取测试反馈信号。
待测芯片装置通过电源管脚接收由电源信号和指令控制信号叠加得到的复合信号，根据复合信号获取测试反馈信号，即待测芯片装置只需一个电源管脚即可接收电源信号和指令控制信号，相比现有技术中需要两个管脚分别接收电源信号和指令控制信号，在晶圆上单颗芯片测试过程中节省了一个用于传输指令控制信号的通信管脚，进而提高了晶圆测试阶段的芯片并测数，提高了芯片测试效率，降低了芯片生产成本。
可选地，译码模块被配置为通过以下方式实现对复合信号进行译码获得指令控制信号：将复合信号中宽度大于预设阈值的高电平译码为指令控制信号的高电平；将复合信号中的低电平译码为指令控制信号的低电平；将复合信号中宽度小于或等于预设阈值的高电平译码为指令控制信号的低电平。
可选地，复合信号的低电平大于待测芯片的最低工作电压，复合信号的高电平小于待测芯片的最高工作电压。
指令控制信号为预设形态的高低电平信号，电源信号上叠加预设形态的高低电平信号形成复合信号，该复合信号的特性是低电平大于待测芯片的最低工作电压，复合信号的高电平小于待测芯片的最高工作电压。译码模块将复合信号中宽度大于预设阈值的高电平译码为指令控制信号的高电平；译码模块将复合信号中的低电平译码为指令控制信号的低电平；将复合信号中宽度小于或等于预设阈值的高电平译码为指令控制信号的低电平。可选地，预设形态的高低电平信号为译码模块所需形态的高低电平信号。
结合图3所示，可选地，待测芯片装置102还包括：输出管脚207。输出管脚207的一端连接待测芯片206，输出管脚207的另一端连接芯片测试装置101的第五端；输出管脚用于将测试反馈信号输出给芯片测试装置。电源管脚201的第一端连接芯片测试装置101的第一端，电源管脚201的第二端连接译码模块205的一端，电源管脚201的第三端连接待测芯片206的第一输入端；地管脚202的一端连接芯片测试装置101的第二端，地管脚202的另一端连接待测芯片206的第二输入端；第一通信管脚203的一端连接芯片测试装置101的第三端，第一通信管脚203的另一端连接待测芯片206的第三输入端；第二通信管脚204的一端连接芯片测试装置101的第四端，第二通信管脚204的另一端连接待测芯片206的第四输入端；译码模块205的另一端连接待测芯片206的第五输入端；待测芯片206被配置为在接收到测试信号的情况下，根据指令控制信号获取测试反馈信号，并将测试反馈信号输出给芯片测试装置101。芯片测试装置提供测试信号，测试信号包括：复合信号、时钟信号、接地信号和状态控制信号；地管脚接收接地信号，第一通信管脚接收时钟信号，第二通信管脚接收状态控制信号，电源管脚接收复合信号。地管脚将接收到的接地信号传输给待测芯片；待测芯片接收接地信号并处于接地状态；第一通信管脚将接收到的时钟信号传输给待测芯片；待测芯片在接收到时钟信号的情况下开始测试；第二通信管脚将接收到的状态控制信号传输给待测芯片；待测芯片接收状态控制信号，并根据状态控制信号控制工作状态；电源管脚将接收到的复合信号传输给译码模块和待测芯片；待测芯片在接收到复合信号的情况下开始供电；译码模块接收复合信号并对复合信号进行译码获得指令控制信号，并将指令控制信号传输给待测芯片；待测芯片接收指令控制信号，根据指令控制信号获取测试反馈信号，并通过输出管脚将测试反馈信号传输给芯片测试装置；芯片测试装置接收测试反馈信号并根据测试反馈信号获取芯片测试结果。
可选地，芯片测试装置被配置为通过以下方式实现根据测试反馈信号获取芯片测试结果：将测试反馈信号与预设信号进行比较获得比较结果，根据比较结果获得芯片测试结果。
可选地，比较结果，包括：测试反馈信号与预设信号相同，或，测试反馈信号与预设信号不相同。
可选地，根据比较结果获得芯片测试结果，包括：在比较结果为测试反馈信号与预设信号相同的情况下，芯片测试结果为待测芯片测试性能合格；在比较结果为测试反馈信号与预设信号不相同的情况下，芯片测试结果为待测芯片测试性能不合格。
结合图4所示，可选地，待测芯片206包括：功能控制模块2061和功能测试模块2062。电源管脚201的第一端连接芯片测试装置101的第一端，电源管脚201的第二端连接译码模块205的一端，电源管脚201的第三端连接功能测试模块2062的第一传输端；地管脚202的一端连接芯片测试装置101的第二端，地管脚202的另一端连接功能测试模块2062的第二传输端；第一通信管脚203的一端连接芯片测试装置101的第三端，第一通信管脚203的另一端连接待功能测试模块2062的第三传输端；第二通信管脚204的一端连接芯片测试装置101的第四端，第二通信管脚204的另一端连接功能测试模块2062的第四传输端；输出管脚207的一端连接功能测试模块2062的输出端，输出管脚207的另一端连接芯片测试装置101的第五端；译码模块205的另一端连接功能控制模块2061的一端；功能控制模块2061的另一端连接功能测试模块2062的第五传输端。芯片测试装置提供测试信号，测试信号包括：复合信号、时钟信号、接地信号和状态控制信号；地管脚接收接地信号，第一通信管脚接收时钟信号，第二通信管脚接收状态控制信号，电源管脚接收复合信号。地管脚将接收到的接地信号传输给功能测试模块；功能测试模块接收接地信号并处于接地状态；第一通信管脚将接收到的时钟信号传输给功能测试模块；功能测试模块在接收到时钟信号的情况下开始测试；第二通信管脚将接收到的状态控制信号传输给功能测试模块；功能测试模块接收状态控制信号，并根据状态控制信号控制工作状态；电源管脚将接收到的复合信号传输给译码模块和功能测试模块；功能测试模块在接收到复合信号的情况下开始供电；译码模块接收复合信号并对复合信号进行译码获得指令控制信号，并将指令控制信号传输给功能控制模块；功能控制模块接收指令控制信号，根据指令控制信号选择对应测试的芯片工作功能，并触发功能测试模块对选择的芯片工作功能进行测试获得测试反馈信号，功能测试模块通过输出管脚将测试反馈信号传输给芯片测试装置；芯片测试装置接收测试反馈信号并根据测试反馈信号获取芯片测试结果。
在一些实施例中，在芯片的晶圆测试过程中，芯片测试装置根据译码模块所需的信号形态，提供相应形态的高低电平信号，并与电源信号叠加得到复合信号。待测芯片装置的电源管脚将接收到的复合信号输入给译码模块，译码模块将宽度大于预设阈值的高电平译码为指令控制信号的高电平，译码模块将低电平译码为指令控制信号的低电平，将宽度小于或等于预设阈值的高电平译码为指令控制信号的低电平；并将指令控制信号输入给功能控制模块，触发功能控制模块选择测试功能，从而实现对芯片测试功能的选择。
芯片测试装置通过在电源管脚的电源信号上叠加预设形态的高低电平信号，利用此预设形态的高低电平信号作为对芯片晶圆测试操作指令的输入通道。待测芯片装置中的译码模块将电源信号叠加特性形态的高低电平信号译码为指令控制信号，实现信号的译码，将译码后的指令控制信号提供给待测芯片的功能控制模块来选择对应的测试功能，并触发功能测试模块按照功能控制模块选择的测试功能进行测试。这样，通过电源管脚传输电源信号叠加特性形态的高低电平信号，实现电源管脚复用为通信管脚，本申请只需要电源管脚、地管脚、用于输出测试反馈信号的通信管脚、用于传输时钟信号的通信管脚和用于传输状态控制的信号管脚，与现有技术相比减少了一个用于传输指令控制信号的通信管脚，节省了一个通信管脚，进而提高了晶圆测试阶段的芯片并测数，提高了芯片测试效率，降低了芯片生产成本。
在一些实施例中，芯片测试装置在电源信号上叠加宽度不同的高低电平信号得到复合信号，该叠加的宽度不同的高低电平信号的高电平低于待测芯片正常工作的最高电位，该宽度不同的高低电平信号的低电平高于待测芯片正常工作的最低电位。待测芯片装置的电源管脚接收到复合信号的情况下，将复合信号输入给译码模块，译码模块将复合信号中宽度大于预设阈值的高电平译码为电源电位域和地电位域的“1”信号；译码模块将复合信号中宽度小于或等于预设阈值的高电平译码为电源电位域和地电位域的“0”信号；译码模块将复合信号中的低电平译码为电源电位域和地电位域的“0”信号，译码模块译码后得到的指令控制信号提供给待测芯片触发待测芯片获取测试反馈信号。例如，图5为对复合信号进行译码得到指令控制信号的示意图，如图5所示，复合信号的高电平低于待测芯片正常工作的最高电位，复合信号的低电平高于待测芯片正常工作的最低电位，低电平高于地电位；译码模块将复合信号中宽度大于预设阈值的高电平译码为指令控制信号中的电源电位，即“1”信号；译码模块将复合信号中宽度小于或等于预设阈值的高电平译码为指令控制信号中的地电位，即“0”信号；译码模块将复合信号中的低电平译码为指令控制信号中的地电位，即“0”信号。
在一些实施例中，芯片测试装置通过在电源信号上加入预设形态的高低电平信号得到复合信号，待测芯片装置接收到复合信号的情况下，通过译码模块译码获得指令控制信号，并将指令控制信号提供给待测芯片触发待测芯片获取测试反馈信号。这样，通过电源管脚传输芯片测试指令的信号传输方法，减少了芯片测试过程中测试管脚的使用数量，提高了晶圆测试过程中的并测数，有效的减少测试时间，提高了测试效率，进而降低测试成本。
本公开实施例提供一种待测芯片装置，被配置为接收芯片测试装置发送的测试信号，测试信号包括复合信号；复合信号由电源信号和指令控制信号叠加得到；对复合信号进行译码获得指令控制信号；根据指令控制信号获取测试反馈信号，并将测试反馈信号输出给芯片测试装置，触发芯片测试装置根据测试反馈信号获取芯片测试结果。
采用本公开实施例提供的待测芯片装置，通过接收芯片测试装置发送的测试信号，测试信号包括复合信号；复合信号由电源信号和指令控制信号叠加得到；对复合信号进行译码获得指令控制信号；根据指令控制信号获取测试反馈信号，并将测试反馈信号输出给芯片测试装置，触发芯片测试装置根据测试反馈信号获取芯片测试结果。这样，待测芯片装置接收由电源信号和指令控制信号叠加得到的复合信号，根据复合信号获取测试反馈信号，即待测芯片装置只需一个管脚接收一个复合信号，相比现有技术中需要两个管脚分别接收电源信号和指令控制信号，在晶圆上单颗芯片测试过程中减少了一个信号的传输，即节省了一个管脚，进而提高了晶圆测试阶段的芯片并测数，提高了芯片测试效率，降低了芯片生产成本。
结合图6所示，可选地，测试信号还包括时钟信号、接地信号和状态控制信号，待测芯片装置包括：电源管脚201、地管脚202、第一通信管脚203、第二通信管脚204、译码模块205和待测芯片206。电源管脚201的第一端连接译码模块205的一端，电源管脚201的第二端连接待测芯片206的第一输入端；地管脚202与待测芯片206的第二输入端连接；第一通信管脚203与待测芯片206的第三输入端连接；第二通信管脚204与待测芯片206的第四输入端连接；译码模块205的另一端连接待测芯片206的第五输入端；待测芯片206被配置为在接收到测试信号的情况下，根据指令控制信号获取测试反馈信号，并将测试反馈信号输出给芯片测试装置。电源管脚用于接收复合信号并将复合信号分别传输给待测芯片和译码模块；地管脚用于接收接地信号并将接地信号传输给待测芯片；第一通信管脚用于接收时钟信号并将时钟信号传输给待测芯片；第二通信管脚用于接收状态控制信号并将状态控制信号传输给待测芯片；译码模块用于对复合信号进行译码获得指令控制信号，并将指令控制信号发送给待测芯片触发待测芯片获取测试反馈信号。
可选地，译码模块被配置为通过以下方式实现对复合信号进行译码获得指令控制信号：将复合信号中宽度大于预设阈值的高电平译码为指令控制信号的高电平；将复合信号中的低电平译码为指令控制信号的低电平；将复合信号中宽度小于或等于预设阈值的高电平译码为指令控制信号的低电平。
可选地，复合信号的低电平大于待测芯片的最低工作电压，复合信号的高电平小于待测芯片的最高工作电压。
可选地，待测芯片装置被配置为通过以下方式实现触发芯片测试装置根据测试反馈信号获得芯片测试结果：将测试反馈信号与预设信号进行比较获得比较结果；根据比较结果获得芯片测试结果。
以上描述和附图充分地示出了本公开的实施例，以使本领域的技术人员能够实践它们。其他实施例可以包括结构的以及其他的改变。实施例仅代表可能的变化。除非明确要求，否则单独的部件和功能是可选的，并且操作的顺序可以变化。一些实施例的部分和特征可以被包括在或替换其他实施例的部分和特征。本公开的实施例并不局限于上面已经描述并在附图中示出的结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限制。

Claims (8)

1.一种用于芯片测试的系统，其特征在于，包括：
芯片测试装置，用于提供测试信号，接收测试反馈信号并根据所述测试反馈信号获取芯片测试结果；所述测试信号包括复合信号；所述复合信号由电源信号和指令控制信号叠加得到；
待测芯片装置，与所述芯片测试装置连接，所述待测芯片装置用于在接收到测试信号的情况下，对所述复合信号进行译码获得指令控制信号；根据所述指令控制信号获取测试反馈信号，并将所述测试反馈信号输出给所述芯片测试装置；
所述测试信号还包括时钟信号、接地信号和状态控制信号，所述待测芯片装置包括：
电源管脚，第一端连接所述芯片测试装置的第一端，所述电源管脚的第二端连接译码模块的一端，所述电源管脚的第三端连接待测芯片的第一输入端，所述电源管脚用于将所述芯片测试装置发出的复合信号分别传输给所述待测芯片和所述译码模块；
地管脚，一端连接所述芯片测试装置的第二端，所述地管脚的另一端连接所述待测芯片的第二输入端，所述地管脚用于将所述芯片测试装置发出的接地信号传输给所述待测芯片；
第一通信管脚，一端连接所述芯片测试装置的第三端，第一通信管脚的另一端连接所述待测芯片的第三输入端，所述第一通信管脚用于将所述芯片测试装置发出的时钟信号传输给所述待测芯片；
第二通信管脚，一端连接所述芯片测试装置的第四端，第二通信管脚的另一端连接所述待测芯片的第四输入端，所述第二通信管脚用于将所述芯片测试装置发出的状态控制信号传输给所述待测芯片；
所述译码模块，另一端连接所述待测芯片的第五输入端，所述译码模块用于对所述复合信号进行译码获得指令控制信号，并将所述指令控制信号发送给所述待测芯片触发所述待测芯片获取测试反馈信号；
所述待测芯片，被配置为在接收到测试信号的情况下，根据所述指令控制信号获取测试反馈信号，并将所述测试反馈信号输出给所述芯片测试装置。
2.根据权利要求1所述的系统，其特征在于，所述译码模块被配置为通过以下方式实现对所述复合信号进行译码获得指令控制信号：
将所述复合信号中宽度大于预设阈值的高电平译码为指令控制信号的高电平；将所述复合信号中的低电平译码为所述指令控制信号的低电平；将所述复合信号中宽度小于或等于所述预设阈值的高电平译码为所述指令控制信号的低电平。
3.根据权利要求1所述的系统，其特征在于，所述复合信号的低电平大于所述待测芯片的最低工作电压，所述复合信号的高电平小于所述待测芯片的最高工作电压。
4.根据权利要求1至3任一项所述的系统，其特征在于，所述芯片测试装置被配置为通过以下方式实现根据所述测试反馈信号获取芯片测试结果：
将所述测试反馈信号与预设信号进行比较获得比较结果；
根据所述比较结果获得芯片测试结果。
5.一种待测芯片装置，其特征在于，被配置为：
接收芯片测试装置发送的测试信号，所述测试信号包括复合信号；所述复合信号由电源信号和指令控制信号叠加得到；
对所述复合信号进行译码获得指令控制信号；
根据所述指令控制信号获取测试反馈信号，并将所述测试反馈信号输出给所述芯片测试装置，触发所述芯片测试装置根据所述测试反馈信号获取芯片测试结果；
所述测试信号还包括时钟信号、接地信号和状态控制信号，所述待测芯片装置包括：
电源管脚，第一端连接所述芯片测试装置的第一端，所述电源管脚的第二端连接译码模块的一端，所述电源管脚的第三端连接待测芯片的第一输入端，所述电源管脚用于将所述芯片测试装置发出的复合信号分别传输给所述待测芯片和所述译码模块；
地管脚，一端连接所述芯片测试装置的第二端，所述地管脚的另一端连接所述待测芯片的第二输入端，所述地管脚用于将所述芯片测试装置发出的接地信号传输给所述待测芯片；
第一通信管脚，一端连接所述芯片测试装置的第三端，第一通信管脚的另一端连接所述待测芯片的第三输入端，所述第一通信管脚用于将所述芯片测试装置发出的时钟信号传输给所述待测芯片；
第二通信管脚，一端连接所述芯片测试装置的第四端，第二通信管脚的另一端连接所述待测芯片的第四输入端，所述第二通信管脚用于将所述芯片测试装置发出的状态控制信号传输给所述待测芯片；
所述译码模块，另一端连接所述待测芯片的第五输入端，所述译码模块用于对所述复合信号进行译码获得指令控制信号，并将所述指令控制信号发送给所述待测芯片触发所述待测芯片获取测试反馈信号；
所述待测芯片，被配置为在接收到测试信号的情况下，根据所述指令控制信号获取测试反馈信号，并将所述测试反馈信号输出给所述芯片测试装置。
6.根据权利要求5所述的待测芯片装置，其特征在于，所述译码模块被配置为通过以下方式实现对所述复合信号进行译码获得指令控制信号：
将所述复合信号中宽度大于预设阈值的高电平译码为指令控制信号的高电平；将所述复合信号中的低电平译码为所述指令控制信号的低电平；将所述复合信号中宽度小于或等于所述预设阈值的高电平译码为所述指令控制信号的低电平。
7.根据权利要求5所述的待测芯片装置，其特征在于，所述复合信号的低电平大于所述待测芯片的最低工作电压，所述复合信号的高电平小于所述待测芯片的最高工作电压。
8.根据权利要求5至7任一项所述的待测芯片装置，其特征在于，所述待测芯片装置被配置为通过以下方式实现触发芯片测试装置根据所述测试反馈信号获得芯片测试结果：
将所述测试反馈信号与预设信号进行比较获得比较结果；
根据所述比较结果获得芯片测试结果。
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Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56152058A (en) * 1980-04-25 1981-11-25 Matsushita Electric Ind Co Ltd Test system for chip of one-chip microcomputer
CN101369001A (zh) * 2008-10-17 2009-02-18 北京星网锐捷网络技术有限公司 用于调试可编程芯片的装置及现场可编程门阵列芯片
CN102109572A (zh) * 2009-12-23 2011-06-29 中兴通讯股份有限公司 一种传输芯片的测试方法及测试控制方法
CN102341718A (zh) * 2009-03-04 2012-02-01 阿尔卡特朗讯 用于使用多个指令类型进行系统测试的方法与设备
CN102818986A (zh) * 2012-08-20 2012-12-12 桂林电子科技大学 混合信号电路边界扫描测试系统及测试方法
CN103308846A (zh) * 2013-05-07 2013-09-18 南京邮电大学 一种基于模型识别的集成芯片功能性能检测方法和装置
CN105004984A (zh) * 2015-06-25 2015-10-28 深圳市芯海科技有限公司 一种自动化芯片测试方法
CN105785256A (zh) * 2016-03-04 2016-07-20 天津中亚慧通科技有限公司 集成电路产品测试系统
CN107886997A (zh) * 2017-12-15 2018-04-06 北京京存技术有限公司 一种emmc测试装置及方法
CN109164377A (zh) * 2018-10-24 2019-01-08 电子科技大学 一种高速ad/da混合芯片的故障测试装置及方法
CN109581196A (zh) * 2018-12-26 2019-04-05 北京无线电计量测试研究所 一种包含工艺角检测电路的芯片及检测方法
CN110824336A (zh) * 2019-10-10 2020-02-21 合肥格易集成电路有限公司 一种测试系统和测试方法
CN211788923U (zh) * 2020-04-20 2020-10-27 佛山市国星半导体技术有限公司 一种用于快速测试漏电led芯片漏电点的系统
CN112327144A (zh) * 2021-01-04 2021-02-05 北京紫光青藤微系统有限公司 一种通过io引脚测量芯片的测量电路

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103336240A (zh) * 2013-06-04 2013-10-02 上海华力微电子有限公司 一种应用于集成电路的芯片测试中的测试电路
CN108267682B (zh) * 2016-12-30 2020-07-28 杭州广立微电子有限公司 一种高密度测试芯片及其测试系统及其测试方法

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56152058A (en) * 1980-04-25 1981-11-25 Matsushita Electric Ind Co Ltd Test system for chip of one-chip microcomputer
CN101369001A (zh) * 2008-10-17 2009-02-18 北京星网锐捷网络技术有限公司 用于调试可编程芯片的装置及现场可编程门阵列芯片
CN102341718A (zh) * 2009-03-04 2012-02-01 阿尔卡特朗讯 用于使用多个指令类型进行系统测试的方法与设备
CN102109572A (zh) * 2009-12-23 2011-06-29 中兴通讯股份有限公司 一种传输芯片的测试方法及测试控制方法
CN102818986A (zh) * 2012-08-20 2012-12-12 桂林电子科技大学 混合信号电路边界扫描测试系统及测试方法
CN103308846A (zh) * 2013-05-07 2013-09-18 南京邮电大学 一种基于模型识别的集成芯片功能性能检测方法和装置
CN105004984A (zh) * 2015-06-25 2015-10-28 深圳市芯海科技有限公司 一种自动化芯片测试方法
CN105785256A (zh) * 2016-03-04 2016-07-20 天津中亚慧通科技有限公司 集成电路产品测试系统
CN107886997A (zh) * 2017-12-15 2018-04-06 北京京存技术有限公司 一种emmc测试装置及方法
CN109164377A (zh) * 2018-10-24 2019-01-08 电子科技大学 一种高速ad/da混合芯片的故障测试装置及方法
CN109581196A (zh) * 2018-12-26 2019-04-05 北京无线电计量测试研究所 一种包含工艺角检测电路的芯片及检测方法
CN110824336A (zh) * 2019-10-10 2020-02-21 合肥格易集成电路有限公司 一种测试系统和测试方法
CN211788923U (zh) * 2020-04-20 2020-10-27 佛山市国星半导体技术有限公司 一种用于快速测试漏电led芯片漏电点的系统
CN112327144A (zh) * 2021-01-04 2021-02-05 北京紫光青藤微系统有限公司 一种通过io引脚测量芯片的测量电路

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
FPGA based chip emulation system for test development of analog;R. Bhattacharya 等;《Measurement》;20120515;第45卷(第8期);第1997-2020页 *
漏电保护器芯片专用测试仪的设计与研究;汪俊成;《中国优秀博硕士学位论文全文数据库(硕士)工程科技Ⅱ辑》;20150315(第03期);第C042-366页 *

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