KR100899664B1 - 반도체 메모리 장치 및 이 장치의 테스트 방법 - Google Patents

반도체 메모리 장치 및 이 장치의 테스트 방법 Download PDF

Info

Publication number
KR100899664B1
KR100899664B1 KR1020070002958A KR20070002958A KR100899664B1 KR 100899664 B1 KR100899664 B1 KR 100899664B1 KR 1020070002958 A KR1020070002958 A KR 1020070002958A KR 20070002958 A KR20070002958 A KR 20070002958A KR 100899664 B1 KR100899664 B1 KR 100899664B1
Authority
KR
South Korea
Prior art keywords
pads
test
channel
pad
memory device
Prior art date
Application number
KR1020070002958A
Other languages
English (en)
Other versions
KR20080065827A (ko
Inventor
정우섭
김용준
이규찬
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070002958A priority Critical patent/KR100899664B1/ko
Priority to US12/004,715 priority patent/US7782688B2/en
Publication of KR20080065827A publication Critical patent/KR20080065827A/ko
Application granted granted Critical
Publication of KR100899664B1 publication Critical patent/KR100899664B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
    • G01R31/318511—Wafer Test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C2029/5602—Interface to device under test
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
    • H01L2224/06156—Covering only the central area of the surface to be connected, i.e. central arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

본 발명의 반도체 메모리 장치는 복수개의 내부 회로들이 집적되는 다이, 일정한 패드 크기와 패드 피치를 가지고 서로 교대하여 다이 상의 중앙부에 일직선상으로 나란히 정렬되어 복수 열로 분할되어 평행하게 배치되는 복수 쌍의 제1 및 제2 채널용 패드들, 외부로부터 모드 설정 코드를 인가받아 정상 모드 또는 테스트 모드를 제어하는 모드 설정 신호를 출력하는 모드 레지스터, 모드 설정 신호를 인가받아 정상 모드 또는 테스트 모드에 따라 복수 쌍의 제1 및 제2 채널용 패드들 각각과 복수개의 내부 회로들 각각의 연결을 제어하는 스위치 제어 회로, 스위치 제어 신호에 따라 복수 쌍의 제1 및 제2 채널용 패드들 각 쌍 또는 복수 쌍의 제1 및 제2 채널용 패드들 각각과 복수개의 내부 회로들 각각을 연결 또는 단락하는 복수개의 스위칭부들을 구비하고, 복수 쌍의 제1 및 제2 채널용 패드들 각각이 교대하여 제1 또는 제2 테스트 모드시에 테스트용 탐침들에 선택적으로 접촉되어 외부로부터 웨이퍼 테스트용 신호를 입력받고 복수개의 내부 회로들에서 실제 발생되는 신호를 외부로 출력하는 것을 특징으로 한다. 따라서, 반도체 메모리 장치 웨이퍼 테스트시 패드 피치와 패드 크기를 크게 구현하여 프로브 카드의 복수개의 탐침들이 이웃한 패드의 잘못된 접촉이나 패드 영역을 벗어난 접촉함 없이 복수개의 채널용 패드들에 대하여 테스트를 수행할 수 있다.

Description

반도체 메모리 장치 및 이 장치의 테스트 방법{Semiconductor memory device and test method thereof }
도 1은 일반적인 센터 패드 배치 구조의 반도체 메모리 장치를 웨이퍼 테스트하는 구성을 개략적으로 도시한 도면이다.
도 2는 본 발명의 센터 패드 배치 구조의 반도체 메모리 장치를 웨이퍼 테스트하는 제1 실시예의 구성을 개략적으로 도시한 도면이다.
도 3은 본 발명의 센터 패드 배치 구조의 반도체 메모리 장치를 웨이퍼 테스트하는 제2 실시예의 구성을 개략적으로 도시한 도면이다.
도 4는 본 발명의 센터 패드 배치 구조의 반도체 메모리 장치를 웨이퍼 테스트하는 제3 실시예의 구성을 개략적으로 도시한 도면이다.
도 5는 본 발명의 제3 실시예의 구성 중 일부 구성 요소들을 상세하게 도시한 확대도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 패드의 크기 및 패드간 간격이 작은 반도체 메모리 장치의 웨이퍼 테스트를 보다 안정적이고 효율적으로 수행할 수 있도록 하는 반도체 메모리 장치 및 이 장치의 테스트 방법에 관한 것이다.
일반적으로 반도체 메모리 장치의 테스트는 조립되기 전 웨이퍼 상태에서 이루어지는 웨이퍼 테스트(Wafer Test)와 조립 공정 이후에 패키지 상태로 이루어지는 패키지 테스트(Package Test)로 구분할 수 있다. 웨이퍼 테스트는 다시 레이저 수리 공정 전에 이루어지는 레이저 전 테스트와 레이저 수리 후에 이루어지는 EDS(Electronic Die Sorting) 테스트로 구분된다.
그 중에서 웨이퍼 테스트는 웨이퍼 상태에서 테스트를 하기 때문에 다이에 있는 패드를 직접 접촉할 수 있어야 한다. 이렇게 웨이퍼 위의 패드를 직접 접촉하는 기구를 탐침(prober)이라고 하고, 가장 널리 사용되고 있는 탐침은 가늘고 긴 바늘 모양의 핀 여러 개를 패드들의 간격에 맞도록 고정하여 사용한다.
즉, 프로브 카드의 복수개의 탐침들을 반도체 메모리 장치의 복수의 패드에 동시에 접촉시킴으로써, 필요한 테스트 신호의 입력 및 출력 신호의 검출을 행하고, 이 출력 신호의 관측 결과에 기초하여, 반도체 메모리 장치의 동작이 불량인지의 여부를 판정한다.
한편, 반도체 메모리 장치는 계속적으로 높은 밴드폭(High-Bandwidth)이 요구되고 있으며, 특히 최근 이동 전자 기기용 반도체 메모리 장치에서 시스템의 동작 속도 향상을 위하여 한꺼번에 동시 억세스 가능한 데이터 핀 수인 입출력 데이터 비트수의 확장에 대한 요구가 확산되고 있다. 특히, 완전 독립적으로 동작하는 명령어 핀들이나 입출력 데이터 핀들은 여러 채널(Channel)을 하나의 반도체 칩에 구현하기를 요구하고 있고, 이러한 입출력 데이터 비트수의 확장은 칩 사이즈 및 패키지 제작 등에 많은 제약 요소가 되고 있다.
예를 들면, BGA(ball grid array) 형 패키지의 경우 입출력 데이터 비트수가 256 Bits라고 가정하면 패키지 제작시 필요한 볼 아웃(Ball Out)이 500여개 이상이 되어야 하는데, 현재 실용화 되어 있는 BGA 패키지는 225~460핀으로서 500개 이상의 볼 아웃을 구비한 패키지를 제작하기란 현실적으로 불가능하다.
특히, 이동 전자 기기용 반도체 메모리 장치와 같이 작은 크기의 패키지를 요구하는 반도체 메모리 장치 시장에서는 거의 현실성이 없어 새로운 패키지 제작 기술들이 대두되고 있는데, 그 중에 한 가지 기술로 u-Bump(micro bump)라고 하는 패키지 제작 기술이 있다.
이 기술은 이동 전자 기기에서 컨트롤러 반도체 칩과 반도체 메모리 장치 칩이 포인트 대 포인트(Point to Point) 억세스가 이루어지는 점을 착안하여 양 칩 간에 필요로 하는 인터페이스 신호에 대하여 양쪽 패드의 위치를 동일시하여 배선 없이 패드간 직접 연결하는 패키지 제작 기술이다.
이러한 기술의 적용시 패드간 간격인 패드 피치(Pitch)는 상당히 작을 수 있고, 이렇게 구현된 반도체 메모리 장치에 대한 웨이퍼 테스트시 패드 프로우빙(Probing)이 불가능한 문제점이 발생할 수 있다.
즉, 프로브의 바늘은 일반적으로 그 자체로 15㎛ 정도의 굵기이며, 위치 결정에는 최저라도 예를 들면 5㎛ 정도의 오차가 발생한다. 바늘을 패드에 접촉시킬 때에는 확실하게 접촉시키지 않으면, 컨택트 불량이 발생하여 옳은 테스트를 실행 할 수 없게 된다. 이러한 이유로 인해, 패드의 크기를 35㎛ 정도보다 작게 하면 확실한 접촉 상태를 확보하는 것이 어려워지며, 패드의 피치를 50㎛ 정도보다 작게 하면 바늘이 이웃한 패드와 잘못된 접촉을 할 우려가 있는 것이다.
따라서, 반도체 메모리 장치의 회로 집적도가 증대하여 칩 사이즈가 작아지면, 패드의 크기 및 패드간 간격인 패드 피치를 반도체 칩 사이즈의 감소에 대응하여 작게 해 줄 필요가 있었다.
도1은 일반적인 센터 패드 배치 구조의 반도체 메모리 장치를 웨이퍼 테스트하는 구성을 개략적으로 도시한 도면으로서, 다이(10)의 중앙부에 2열의 패드들(11, 12)이 배치되고, 각 패드들에 프로브 카드의 복수개의 탐침들(15-1 내지 15-N)이 연결되어 있다. 2열의 패드들(11, 12)은 복수개의 제1 채널용 패드들(11-1 내지 11-N)로 구성된 제1 열의 패드들(11)과 복수개의 제2 채널용 패드들(12-1 내지 12-N)로 구성된 제2 열의 패드들(12)을 구비한다.
센터 패드 배치 구조란 다이(10)의 중앙부에 복수 열로 배치되는 패드 구조로서, 최근의 반도체 메모리 장치가 대용량화 및 고집적화 됨에 따라 메모리 셀 어레이 영역을 크게 취할 필요가 있기 때문에 패드 영역이 한정되어 메모리셀 어레이와의 레이아웃 정합성이 양호한 센터 패드 배치가 주류를 이루고 있다.
도 1에 나타낸 각 구성들의 기능 및 웨이퍼 테스트 방법을 설명하면 다음과 같다.
다이(10)는 반도체 웨이퍼 공정이 끝난 상태에서 개별 칩으로 잘라놓은 상태로서, 반도체 메모리 장치 복수개의 내부 회로들이 집적되고 중앙부에 2열의 패드 들(11, 12)이 일직선상으로 나란히 배치된다.
복수개의 제1 채널용 패드들(11-1 내지 11-N)로 구성된 제1 열의 패드들(11)은 반도체 메모리 장치 복수개의 내부 회로들 중 일부 회로들에 전기적으로 연결되고, 복수개의 제2 채널용 패드들(12-1 내지 12-N)로 구성된 제2 열의 패드들(12)은 제1 채널용 패드들(11-1 내지 11-N)에 연결된 일부 회로들 외의 회로들에 연결되어 반도체 칩 외부와 명령어 신호, 어드레스 신호, 데이터 신호 및 제어 신호 등의 송수신을 매개한다.
프로브 카드의 복수개의 탐침들(15-1 내지 15-N)은 복수개의 가늘고 긴 바늘 모양의 핀들로서, 2열의 패드들(11, 12) 모두에 직접 접촉되어 테스터(미도시)로부터 발생되는 원하는 신호를 입력하고 반도체 메모리 장치 복수개의 내부 회로들에서 실제 발생되는 신호를 출력 받아 테스터로 전달하여 반도체 메모리 장치의 불량 분석 및 여분 셀 분석을 하게 한다.
이때 2열의 패드들(11, 12)은 다이(10)의 중앙부에 배치되는데, 복수개의 제1 및 제2 채널용 패드들(11-1 내지 11-N, 12-1 내지 12-N)이 일정한 패드 크기와 패드 피치를 가지고 연속하여 일직선상으로 정렬되고, 2열이 분할되어 평행하게 나란히 배치된다.
도 1에서와 같이 패드들을 복수 열로 분할하여 배치하면 각 패드와 리드의 단부의 와이어 본딩시에 제한이 발생되고, 웨이퍼 상태에서의 칩에 대한 프로빙시 프로브를 양측으로부터 접촉해야 하므로 복수 칩의 동시 테스트가 어렵다.
또한, 본딩 와이어가 적어도 칩의 양측에 형성되므로 와이어 본딩 후에는 프 로브 카드의 탐침들(15-1 내지 15-N)이 닿기 어려워 제품 개발시에 신호선 상에서의 신호 진폭의 측정이나 파형 관찰을 행하는 것이 곤란한 문제점이 있다.
즉, 도 1에 도시한 바와 같은 패드 배치에서는 리드를 다이(10)의 상부 방향과 하부 방향으로부터 진입시키지 않으면 와이어 본딩이 어렵기 때문에, SVP(Surface Vertical Package)나 ZIP(Zigzag In-line Package)등과 같이 칩(11)의 한쪽으로부터 리드를 인출하는 패키지에는 적용이 곤란하다.
또한, 웨이퍼 상태에서 반도체 칩으로의 프로빙시 프로브 카드의 탐침들(15-1 내지 15-N)을 양측으로부터 접촉시켜야 하므로 복수 칩의 동시 테스트가 어렵고, 또 와이어 본딩 후는 칩의 양측에 본딩 와이어가 형성되기 때문에 프로브 카드의 탐침들(15-1 내지 15-N)을 대기 어려워 내부 신호의 측정 등이 곤란하게 된다.
특히, u-Bump용 패드는 패드 크기 및 패드 패치에 있어서 기존의 다른 패키지 형태의 웨이퍼 프로우빙에 사용되는 패드보다 상당히 작으므로 현실적으로 프로우브 카드를 이용한 웨이퍼 테스트에 한계가 있고 다양한 형태의 테스트가 불가능하게 된다.
본 발명의 목적은 작은 패드 간격을 필요로 하는 반도체 메모리 장치의 웨이퍼 테스트시에 패드 개수를 최소화할 수 있는 프로우브 카드를 제작하기 위한 패드 배치를 갖는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 작은 패드 간격을 필요로 하는 반도체 메모리 장치의 웨이퍼 테스트시에 패드 개수를 최소화할 수 있는 프로우브 카드를 제작하기 위한 패드 배치를 가지고 반도체 메모리 장치의 동작 불량 여부를 검출하는 반도체 메모리 장치의 테스트 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 내부 회로들이 집적되는 다이, 제1 패드 크기와 제1 패드 피치를 가지고 서로 교대하여 다이 상의 중앙부에 일직선상으로 나란히 정렬되어 복수 열로 분할되어 평행하게 배치되는 복수개의 제1 및 제2 채널용 패드들을 구비하고, 복수개의 제1 또는 제2 채널용 패드들이 교대하여 테스트용 탐침들에 선택적으로 접촉되어 외부로부터 웨이퍼 테스트용 신호를 입력받고 복수개의 내부 회로들에서 실제 발생되는 신호를 외부로 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 제1 또는 제2 채널용 패드들 중 하나의 채널용 패드들에 대한 패드 간격으로 프로우브 카드를 제작하고, 프로우브 카드로 복수개의 제1 또는 제2 채널용 패드들 중 또 다른 채널용 패드들에 대해서도 테스트할 수 있는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 하나의 채널용 패드들에 대해서 웨이퍼 테스트가 완료되면, 패드 간격만큼 테스트 대상 웨이퍼 또는 프로브 카드를 좌우로 이동시켜 또 다른 채널용 패드들에 대한 웨이퍼 테스트를 수행하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 복수개의 제1 및 제2 채널용 패드들은 제1 패드 크기보다 큰 패드 크기와 제1 패드 피치보다 큰 패드 피치를 가지고 연속하여 다이 상의 중앙부에 일직선상으로 정렬되고, 복수열의 배수개의 열로 분할되어 평행하게 배치될 수 있는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 하나의 채널용 패드들에 대해서 웨이퍼 테스트가 완료되면, 패드 간격만큼 테스트 대상 웨이퍼 또는 프로브 카드를 상하로 이동시켜 또 다른 채널용 패드들에 대한 웨이퍼 테스트를 수행할 수 있는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 내부 회로들이 집적되는 다이, 일정한 패드 크기와 패드 피치를 가지고 서로 교대하여 다이 상의 중앙부에 일직선상으로 나란히 정렬되어 복수 열로 분할되어 평행하게 배치되는 복수 쌍의 제1 및 제2 채널용 패드들, 복수 쌍의 제1 및 제2 채널용 패드들 중 소정의 패드들을 통해 외부로부터 모드 설정 코드를 인가받아 정상 모드, 제1 또는 제2 테스트 모드를 제어하는 모드 설정 신호를 출력하는 모드 레지스터, 모드 설정 신호를 인가받아 정상 모드, 제1 또는 제2 테스트 모드에 따라 복수 쌍의 제1 및 제2 채널용 패드들 각각과 복수개의 내부 회로들 각각의 연결을 제어하는 스위치 제어 신호를 출력하는 스위치 제어 회로, 복수개의 스위치들을 구비하고 스위치 제어 신호에 따라 복수 쌍의 제1 및 제2 채널용 패드들 각 쌍 또는 복수 쌍의 제1 및 제2 채널용 패드들 각각과 복수개의 내부 회로들 각각을 연결 또는 단락하는 복수개의 스위칭부들을 구비하고, 복수 쌍의 제1 및 제2 채널용 패드들 각각이 교대하여 제1 또는 제2 테스트 모드시에 테스트용 탐침들에 선택적으로 접촉되어 외부로부터 웨이퍼 테스트용 신호를 입력받고 복수개의 내부 회로들에서 실제 발생 되는 신호를 외부로 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수 쌍의 제1 및 제2 채널용 패드들 중 하나의 채널용 패드들에 대한 패드 간격으로 프로우브 카드를 제작하고, 프로우브 카드로 복수 쌍의 제1 및 제2 채널용 패드들 중 또 다른 채널용 패드들에 대해서도 테스트할 수 있는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 모드 레지스터는 복수 쌍의 제1 및 제2 채널용 패드들 중 복수개의 어드레스 패드들에 연결되어 있어 제1 또는 제2 테스트 모드의 진입 및 해제, 복수개의 내부 회로들의 각종 테스트 항목의 인가, 및 테스트 관련 각종 제어 신호에 대한 모드 설정 코드를 인가받아 모드 설정 코드 중 소정 비트의 조합을 이용하여 모드 설정 신호를 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 모드 레지스터는 모드 설정 신호의 소정 비트들의 조합을 이용하여 정상 모드, 제1 및 제2 테스트 모드에 따라 복수개의 스위칭부들 각각의 복수개의 스위치들의 개폐 상태를 나타내는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 내부 회로들은 복수 쌍의 제1 및 제2 채널용 패드들을 통하여 입력되는 복수개의 어드레스 신호들, 복수개의 데이터 신호들, 복수개의 제어 신호들을 인가받아 소정 시간 지연하여 출력하는 복수개의 입력 버퍼들, 복수개의 입력 버퍼들로부터 복수개의 어드레스 신호들, 복수개의 데이터 신호들, 복수개의 제어 신호들을 전달받아 각각 독립적인 자체 동작을 수행하여 반도체 메모리 장치가 내부 동작하는데 필요로 하는 내부 동작 신호들을 출력하는 복수개의 내부 입력 회로들, 복수개의 내부 입력 회로들로부터 내부 동작 신호들을 인가받아 각각 독립적인 자체 동작을 수행하여 반도체 메모리 장치 외부에서 필요로 하는 출력 신호들을 출력하는 복수개의 내부 출력 회로들, 복수개의 내부 출력 회로들을 통하여 출력되는 출력 신호들을 인가받아 소정 시간 지연하여 출력하는 복수개의 출력 버퍼들을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 복수개의 스위치들은 복수 쌍의 제1 및 제2 채널용 패드들 중 복수개의 제1 채널용 패드들 각각을 복수개의 입력 버퍼들 또는 복수개의 출력 버퍼들 각각에 전기적으로 연결 또는 개방하는 제1 스위치, 복수 쌍의 제1 및 제2 채널용 패드들 중 복수개의 제2 채널용 패드들 각각을 복수개의 입력 버퍼들 또는 복수개의 출력 버퍼들 각각에 전기적으로 연결 또는 개방하는 제2 스위치, 복수 쌍의 제1 및 제2 채널용 패드들의 각 쌍을 전기적으로 상호 연결 또는 개방하는 제3 스위치를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 정상 모드에서는 제1 및 제2 스위치들이 턴 온되고, 제3 스위치가 턴 오프되며, 제1 테스트 모드에서는 제1 및 제3 스위치들이 턴 온되고, 제2 스위치가 턴 오프되며, 제2 테스트 모드에서는 제2 및 제3 스위치들이 턴 온되고, 제1 스위치가 턴 오프되는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 테스트 방법은 복수개의 내부 회로들이 집적되는 다이, 제1 패드 크기와 제1 패드 피치를 가지고 서로 교대하여 다이 상의 중앙부에 일직선상으로 나란히 정렬되어 복수 열로 분할되어 평행하게 배치되는 복수개의 제1 및 제2 채널용 패드들을 구비하고, 복수개의 제1 또는 제2 채널용 패드들이 교대하여 테스트용 탐침들에 선택적으로 접촉되어 외부로부터 웨이퍼 테스트용 신호를 입력받고 복수개의 내부 회로들에서 실제 발생되는 신호를 외부로 출력하여 반도체 메모리 장치의 동작 불량 여부를 검출하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 테스트 방법은 복수개의 제1 또는 제2 채널용 패드들 중 하나의 채널용 패드들에 대한 패드 간격으로 프로우브 카드를 제작하고, 프로우브 카드로 복수개의 제1 또는 제2 채널용 패드들 중 또 다른 채널용 패드들에 대해서도 테스트할 수 있는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 테스트 방법은 하나의 채널용 패드들에 대해서 웨이퍼 테스트가 완료되면, 패드 간격만큼 테스트 대상 웨이퍼 또는 프로브 카드를 좌우로 이동시켜 또 다른 채널용 패드들에 대한 웨이퍼 테스트를 수행하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 테스트 방법은 복수개의 제1 및 제2 채널용 패드들은 제1 패드 크기보다 큰 패드 크기와 제1 패드 피치보다 큰 패드 피치를 가지고 연속하여 다이 상의 중앙부에 일직선상으로 정렬되고, 복수열의 배수개의 열로 분할되어 평행하게 배치될 수 있는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 테스트 방법은 하나의 채널용 패드들에 대해서 웨이퍼 테스트가 완료되면, 패드 간격만큼 테스트 대상 웨이퍼 또는 프로브 카드를 상하로 이동시켜 또 다른 채널용 패드들에 대한 웨이퍼 테스트를 수행할 수 있는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 테스트 방법은 복수개의 내부 회로들이 집적되는 다이, 일정한 패드 크기와 패드 피치를 가지고 서로 교대하여 다이 상의 중앙부에 일직선상으로 나란히 정렬되어 복수 열로 분할되어 평행하게 배치되는 복수 쌍의 제1 및 제2 채널용 패드들, 복수 쌍의 제1 및 제2 채널용 패드들 중 소정의 패드들을 통해 외부로부터 모드 설정 코드를 인가받아 정상 모드, 제1 또는 제2 테스트 모드를 제어하는 모드 설정 신호를 출력하는 모드 레지스터, 모드 설정 신호를 인가받아 정상 모드, 제1 또는 제2 테스트 모드에 따라 복수 쌍의 제1 및 제2 채널용 패드들 각각과 복수개의 내부 회로들 각각의 연결을 제어하는 스위치 제어 신호를 출력하는 스위치 제어 회로, 복수개의 스위치들을 구비하고 스위치 제어 신호에 따라 복수 쌍의 제1 및 제2 채널용 패드들 각 쌍 또는 복수 쌍의 제1 및 제2 채널용 패드들 각각과 복수개의 내부 회로들 각각을 연결 또는 단락하는 복수개의 스위칭부들을 구비하고, 복수 쌍의 제1 및 제2 채널용 패드들 각각이 교대하여 제1 또는 제2 테스트 모드시에 테스트용 탐침들에 선택적으로 접촉되어 외부로부터 웨이퍼 테스트용 신호를 입력받고 복수개의 내부 회로 들에서 실제 발생되는 신호를 외부로 출력하여 반도체 메모리 장치의 동작 불량 여부를 검출하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 테스트 방법은 복수 쌍의 제1 및 제2 채널용 패드들 중 하나의 채널용 패드들에 대한 패드 간격으로 프로우브 카드를 제작하고, 프로우브 카드로 복수 쌍의 제1 및 제2 채널용 패드들 중 또 다른 채널용 패드들에 대해서도 테스트할 수 있는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 테스트 방법은 하나의 채널용 패드들에 대해서 웨이퍼 테스트가 완료되면, 패드 간격만큼 테스트 대상 웨이퍼 또는 프로브 카드를 좌우로 이동시켜 또 다른 채널용 패드들에 대한 웨이퍼 테스트를 수행하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 테스트 방법의 복수개의 내부 회로들은 복수 쌍의 제1 및 제2 채널용 패드들을 통하여 입력되는 복수개의 어드레스 신호들, 복수개의 데이터 신호들, 복수개의 제어 신호들을 인가받아 소정 시간 지연하여 출력하는 복수개의 입력 버퍼들, 복수개의 입력 버퍼들로부터 복수개의 어드레스 신호들, 복수개의 데이터 신호들, 복수개의 제어 신호들을 전달받아 각각 독립적인 자체 동작을 수행하여 반도체 메모리 장치가 내부 동작하는데 필요로 하는 내부 동작 신호들을 출력하는 복수개의 내부 입력 회로들, 복수개의 내부 입력 회로들로부터 내부 동작 신호들을 인가받아 각각 독립적인 자체 동작을 수행하여 반도체 메모리 장치 외부에서 필요로 하는 출력 신호들을 출력 하는 복수개의 내부 출력 회로들, 복수개의 내부 출력 회로들을 통하여 출력되는 출력 신호들을 인가받아 소정 시간 지연하여 출력하는 복수개의 출력 버퍼들을 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 테스트 방법의 복수개의 스위치들은 복수 쌍의 제1 및 제2 채널용 패드들 중 복수개의 제1 채널용 패드들 각각을 복수개의 입력 버퍼들 또는 복수개의 출력 버퍼들 각각에 전기적으로 연결 또는 개방하는 제1 스위치, 복수 쌍의 제1 및 제2 채널용 패드들 중 복수개의 제2 채널용 패드들 각각을 복수개의 입력 버퍼들 또는 복수개의 출력 버퍼들 각각에 전기적으로 연결 또는 개방하는 제2 스위치, 복수 쌍의 제1 및 제2 채널용 패드들의 각 쌍을 전기적으로 상호 연결 또는 개방하는 제3 스위치를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 테스트 방법은 반도체 메모리 장치는 정상 모드에서는 제1 및 제2 스위치들이 턴 온되고, 제3 스위치가 턴 오프되며, 제1 테스트 모드에서는 제1 및 제3 스위치들이 턴 온되고, 제2 스위치가 턴 오프되며, 제2 테스트 모드에서는 제2 및 제3 스위치들이 턴 온되고, 제1 스위치가 턴 오프되는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 센터 패드 배치 구조의 반도체 메모리 장치를 웨이퍼 테스트하는 구성을 설명하면 다음과 같다.
도2는 본 발명의 센터 패드 배치 구조의 반도체 메모리 장치를 웨이퍼 테스트하는 제1 실시예의 구성을 개략적으로 도시한 도면으로서, 다이(10)의 중앙부에 2열의 패드들이 배치되고, 각 패드들은 격번째 인접한 순서대로 연속하여 프로브 카드의 복수개의 탐침들(150-1 내지 150-N)이 연결되어 있다. 2열의 패드들은 복수개의 제1 채널용 패드들(11-1 내지 11-N)과 복수개의 제2 채널용 패드들(12-1 내지 12-N)이 서로 교대하여 일직선상으로 나란히 배치되어 있다.
도 2에 나타낸 각 구성들의 기능 및 웨이퍼 테스트 방법을 설명하면 다음과 같다.
반도체 메모리 장치 복수개의 내부 회로들이 집적되고 중앙부에 2열의 패드들이 일직선상으로 나란히 배치되는 다이(100), 반도체 메모리 장치 복수개의 내부 회로들 중 일부 회로들에 전기적으로 연결되어 반도체 칩 외부와 명령어 신호, 어드레스 신호, 데이터 신호 및 제어 신호 등의 송수신을 매개하는 복수개의 제1 및 제2 채널용 패드들(11-1 내지 11-N, 12-1 내지 12-N)로 구성된 2열의 패드들의 기능은 도1에 나타낸 일반적인 센터 패드 배치 구조의 반도체 메모리 장치를 웨이퍼 테스트하는 구성과 동일하므로 여기에서는 상세한 설명을 생략한다.
다만, 프로브 카드의 복수개의 탐침들(150-1 내지 150-N)이 2열의 패드들 모두에 직접 접촉되는 대신에 복수개의 제1 또는 제2 채널용 패드들(11-1 내지 11-N 또는 12-1 내지 12-N)로 구성된 제1 또는 제2 열의 패드들에 선택적으로 접촉되어 테스터로부터 발생되는 원하는 신호를 입력하고 반도체 메모리 장치 복수개의 내부 회로들(미도시)에서 실제 발생되는 신호를 출력 받아 테스터로 전달하는 점이 다르 다.
또한, 복수개의 제1 및 제2 채널용 패드들(11-1 내지 11-N, 12-1 내지 12-N)이 일정한 패드 크기와 패드 피치를 가지고 연속하여 일직선상으로 정렬되는 대신에 복수개의 제1 채널용 패드들(11-1 내지 11-N)과 복수개의 제2 채널용 패드들이 서로 교대하여 일직선상으로 나란히 정렬되어 2열로 분할되어 평행하게 배치되는 점이 다르다.
여기에서, 채널이란 반도체 메모리 장치 내부 회로에서 완전 독립적으로 동작하여 칩 외부와의 입출력을 매개하는 입출력 패드가 다이(100)의 중앙부에 복수 열로 평행하게 배치된 구조를 말하므로, 2 채널의 패드 배치는 완전 독립적으로 동작하는 관련 입출력 패드가 2개 존재함을 의미한다.
따라서, 2 채널의 패드 배치 구조에서는 테스트시 반드시 병렬적으로 복수개의 반도체 메모리 장치들을 동시에 테스트하지 않아도 되고 연속하여 테스트해도 무방하다.
즉, 도 2에서처럼 하나의 채널용 패드들에 대하여 패드 피치를 크게 구현하여 웨이퍼 테스트하고 난 후에 다른 채널용 패드들에 대해서는 상기 패드 피치만큼 격리시켜 위치해 놓으면, 하나의 채널용 패드들에 대한 큰 패드 피치만으로 프로우브 카드 제작이 가능하고, 이렇게 제작된 프로우브 카드로 다른 채널용 패드들에 대해서도 테스트가 가능할 수 있다.
또한, 웨이퍼 테스트시 탐침을 웨이퍼의 패드에 접촉하기 위해서는 탐침과 패드를 정렬할 필요가 있는데, 부피가 큰 탐침이 고정되어 있는 상태에서 웨이퍼를 움직여 정렬을 실시하며, 이를 위하여 웨이퍼를 장착한 상태로 원하는 방향과 위치로 움직일 수 있도록 되어 있다.
따라서, 채널용 패드들에 대해서 웨이퍼 테스트가 완료되면, 상기 패드 피치만큼 웨이퍼 또는 프로브 카드를 이동시켜 다른 채널용 패드들에 대한 웨이퍼 테스트를 수행하여 큰 패드 피치를 가지고 프로브 카드의 복수개의 탐침들(150-1 내지 150-N)의 이웃한 패드와 잘못된 접촉 없이 복수개의 채널용 패드들에 대하여 모든 테스트를 완료할 수 있게 된다.
다음으로, 도 3은 본 발명의 센터 패드 배치 구조의 반도체 메모리 장치를 웨이퍼 테스트하는 제2 실시예의 구성을 개략적으로 도시한 도면으로서, 다이(200)의 중앙부에 4열의 패드들(20, 30)이 배치되고, 4열의 패드들(20, 30)은 복수개의 제1 채널용 패드들(20-1 내지 20-N)로 구성된 제1 및 제2 열의 패드들(20)과 복수개의 제2 채널용 패드들(30-1 내지 30-N)로 구성된 제3 및 제4 열의 패드들(30)을 구비한다.
도 3에 나타낸 각 구성들의 기능 및 웨이퍼 테스트 방법을 설명하면 다음과 같다.
반도체 메모리 장치 복수개의 내부 회로들이 집적되는 다이(200), 반도체 메모리 장치 복수개의 내부 회로들 중 일부 회로들에 전기적으로 연결되어 반도체 칩 외부와 명령어 신호, 어드레스 신호, 데이터 신호 및 제어 신호 등의 송수신을 매개하는 복수개의 제1 및 제2 채널용 패드들(20-1 내지 20-N, 30-1 내지 30-N)의 기 능은 도1에 나타낸 일반적인 센터 패드 배치 구조의 반도체 메모리 장치를 웨이퍼 테스트하는 구성과 동일하므로 여기에서는 상세한 설명을 생략한다.
다만, 다이(200)의 중앙부에 패드 크기와 패드 피치가 작은 2열의 패드들 대신에 패드 크기와 패드 피치가 상대적으로 큰 4열의 패드들(20, 30)이 연속하여 일직선상으로 나란히 배치되는 점, 복수개의 제1 및 제2 채널용 패드들(20-1 내지 20-N, 30-1 내지 30-N)이 패드 피치가 작은 1열로 정렬되는 대신에 패드 피치가 큰 2열로 각각 정렬되어 반도체 메모리 장치 복수개의 내부 회로들에 전기적으로 각각 연결되는 점, 프로브 카드의 복수개의 탐침들(150-1 내지 150-N)이 작은 패드 피치에 대응되는 좁은 간격으로 복수개의 제1 및 제2 채널용 2열의 패드들에 접촉되는 대신에 복수개의 제1 채널용 패드들(20-1 내지 20-N)로 구성된 제1 및 제2 열의 패드들(20) 또는 복수개의 제2 채널용 패드들(30-1 내지 30-N)로 구성된 제3 및 제4 열의 패드들(30)에 선택적으로 접촉되는 점이 다르다.
이는 도2에서 나타낸 본 발명의 센터 패드 배치 구조에서 패드 피치만을 크게 구현하여 웨이퍼 테스트하는 제1 실시예의 구성에서의 패드 크기의 한계로 인해 프로브 카드의 복수개의 탐침들(150-1 내지 150-N)이 복수개의 제1 및 제2 채널용 패드들(20-1 내지 20-N, 30-1 내지 30-N)에 확실한 접촉 상태를 확보하는 것이 어려운 문제점을 극복하기 위한 것이다.
따라서, 하나의 채널에 대하여 복수개의 패드들을 2열로 배치하여 패드 크기를 증가시켜 탐침들(150-1 내지 150-N)의 간격이 큰 프로우브 카드를 제작하여 안정적으로 테스트하고 난 후에 다른 채널용 패드들에 대해서도 동일한 간격의 탐침 들(150-1 내지 150-N)을 갖는 프로우브 카드를 사용하여 안정적으로 테스트를 할 수 있다.
또한, 도2에서 나타낸 패드 피치만을 크게 구현하여 웨이퍼 테스트하는 제1 실시예의 테스트 방법과 다른 점은 하나의 채널용 패드들에 대해서 웨이퍼 테스트가 완료되면, 패드 피치만큼 좌우로 웨이퍼 또는 프로브 카드를 이동시키는 대신에 각 채널용 패드들간 간격만큼 상하로 이동시켜 다른 채널용 패드들에 대한 웨이퍼 테스트를 수행한다는 점이다.
따라서, 도 3에서 나타낸 본 발명의 센터 패드 배치 구조의 반도체 메모리 장치를 웨이퍼 테스트하는 제2 실시예의 구성은 큰 패드 피치와 큰 패드 크기를 가지고 프로브 카드의 복수개의 탐침들(150-1 내지 150-N)의 이웃한 패드의 잘못된 접촉이나 패드 영역을 벗어난 접촉 없이 복수개의 채널용 패드들에 대하여 모든 테스트를 완료할 수 있게 된다.
다음으로, 도 4는 본 발명의 센터 패드 배치 구조의 반도체 메모리 장치를 웨이퍼 테스트하는 제3 실시예의 구성을 개략적으로 도시한 도면이고, 도 5는 본 발명의 제3 실시예의 구성 중 일부 구성 요소들을 상세하게 도시한 확대도로서, 2열의 패드들(11-1 내지 11-N, 12-1 내지 12-N), 모드 레지스터(310), 스위치 제어 회로(320), 복수개의 스위칭부들(330-1 내지 330-N), 복수개의 입력 버퍼들(331-1 내지 331-N), 복수개의 출력 버퍼들(332-1 내지 332-N), 복수개의 내부 회로들(341-1 내지 341-N, 342-1 내지 342-N)을 구비한다.
복수개의 내부 회로들은 복수개의 제1 채널용 입력 회로들(341-1, 341-3, 내지 341-(2N-1)), 복수개의 제2 채널용 입력 회로들(342-1, 342-3, 내지 342-(2N-1)), 복수개의 제2 채널용 출력 회로들(341-2, 341-4, 내지 341-2N), 복수개의 제2 채널용 출력 회로들(342-2, 342-4, 내지 342-2N)로 구성된다.
다이(300)의 중앙부에 패드 크기가 작은 2열의 패드들(11-1 내지 11-N, 12-1 내지 12-N)이 배치되고, 각 패드들은 격번째 인접한 순서대로 연속하여 프로브 카드의 복수개의 탐침들(150-1 내지 150-N)이 연결되어 있고, 2열의 패드들(11-1 내지 11-N, 12-1 내지 12-N)은 복수개의 제1 채널용 패드들(11-1 내지 11-N)과 복수개의 제2 채널용 패드들(12-1 내지 12-N)이 서로 교대하여 일직선상으로 나란히 배치되어 있다.
도 5에서는 이해의 편의상 제1 열의 8개의 입력용 패드 및 출력용 패드(11-1, 11-3, 11-5, 11-7, 12-1, 12-3, 12-5, 12-7)에 대응하는 회로 부분만을 도시하지만, 실제로는 도 4와 같이 복수개의 제1 및 제2 채널용 패드들(11-1 내지 11-N, 12-1 내지 12-N)이 설치되어 있고, 한 개의 제1 채널용 패드와 한 개의 제2 채널용 패드로 한 쌍(11-1과 12-1, 내지 11-N과 12-N)을 이루고, 각 쌍에 대하여 한 개의 스위칭부(330-n)가 설치되는데, 한 개의 스위칭부는 제1 내지 제3 스위치들(SWn-1, SWn-2, SWn-3)로 구성된다.
제1 스위치(SWn-1)는 복수개의 제1 채널용 패드들(11-1 내지 11-N) 각각을 복수개의 입력 버퍼들(331-1 내지 331-N) 또는 복수개의 출력 버퍼들(332-1 내지 332-N) 각각에 전기적으로 연결 또는 개방하고, 제2 스위치(SWn-2)는 복수개의 제2 채널용 패드들(12-1 내지 12-N) 각각을 복수개의 입력 버퍼들(331-1 내지 331-N) 또는 복수개의 출력 버퍼들(332-1 내지 332-N) 각각에 전기적으로 연결 또는 개방하며, 제3 스위치(SWn-3)는 각 쌍의 제1 및 제2 채널용 패드들(11-1과 12-1, 내지 11-N과 12-N)을 전기적으로 상호 연결 또는 개방한다.
도 4 및 도 5에 나타낸 각 구성들의 기능 및 웨이퍼 테스트 방법을 설명하면 다음과 같다.
다이(300)에 반도체 메모리 장치 복수개의 내부 회로들(341-1 내지 341-N, 342-1 내지 342-N)이 집적되고 중앙부에 2열의 패드들(11-1 내지 11-N, 12-1 내지 12-N)이 일직선상으로 나란히 배치되는 점, 복수개의 제1 및 제2 채널용 패드들(11-1 내지 11-N, 12-1 내지 12-N)이 일정한 패드 크기와 패드 피치를 가지고 연속하여 일직선상으로 정렬되는 대신에 복수개의 제1 채널용 패드들(11-1 내지 11-N)과 복수개의 제2 채널용 패드들(12-1 내지 12-N)이 서로 교대하여 일직선상으로 나란히 정렬되어 2열로 분할되어 평행하게 배치되는 점, 프로브 카드의 복수개의 탐침들(150-1 내지 150-N)이 2열의 패드들(11-1 내지 11-N, 12-1 내지 12-N) 모두에 직접 접촉되는 대신에 복수개의 제1 또는 제2 채널용 패드들(11-1 내지 11-N 또는 12-1 내지 12-N)로 구성된 제1 또는 제2 열의 패드들에 선택적으로 접촉되어 테스터로부터 발생되는 원하는 신호를 입력하고 반도체 메모리 장치 복수개의 내부 회로들(341-1 내지 341-N, 342-1 내지 342-N)에서 실제 발생되는 신호를 출력 받아 테스터로 전달하는 점은 도 2에 나타낸 본 발명의 센터 패드 배치 구조에서 웨이퍼 테스트하는 제1 실시예의 구성과 동일하므로 여기에서는 상세한 설명을 생략한다.
구성상 다른 점은 복수개의 제1 및 제2 채널용 패드들(11-1 내지 11-N, 12-1 내지 12-N)이 반도체 메모리 장치의 복수개의 내부 회로들(341-1 내지 341-N, 342-1 내지 342-N)에 연결되는 방식이 복수개의 입력 버퍼들(331-1 내지 331-N) 또는 복수개의 출력 버퍼들(332-1 내지 332-N)에 직접 연결되는 대신에 복수개의 스위칭부들(330-1 내지 330-N)을 중간 매개체로 하여 전기적으로 연결된다는 점이다.
또한, 패드 배치 방법에서의 차이점은 복수개의 제1 및 제2 채널용 패드들(11-1 내지 11-N, 12-1 내지 12-N)이 일정한 패드 크기와 패드 피치를 가지고 서로 교대하여 일직선상으로 정렬되어 2열로 분할되어 평행하게 배치되면서 복수개의 스위칭부들(330-1 내지 330-N)을 통하여 정상 모드와 테스트 모드에 따라 상호 전기적 접속 여부가 결정된다는 점이다.
도 4 및 도 5에 나타낸 각 구성들 중에 도 2에 나타낸 본 발명의 제1 실시예에서의 기능과 다른 구성들의 기능을 설명하면 다음과 같다.
모드 레지스터(310)는 복수개의 어드레스 패드들(A1 내지 AN)에 연결되어 있어 외부로부터 모드 설정 코드(A[N:0])를 인가받아 테스트 모드의 진입 및 해제, 복수개의 내부 회로들(341-1 내지 341-N, 342-1 내지 342-N)의 각종 테스트 항목 인가, 및 테스트 관련 각종 제어 신호를 출력하는데, 본 발명에서는 모드 설정 코드 중 3비트(A[2:0])의 조합을 이용하여 복수개의 스위칭부들(330-1 내지 330-N)의 개폐를 제어하는 모드 설정 신호(MA[2:0])를 출력한다.
스위치 제어 회로(320)는 모드 레지스터(310)로부터 모드 설정 신호(MA[2:0])를 인가받아 복수개의 스위칭부들(330-1 내지 330-N) 각각의 스위 치(SWn-1, SWn-2, SWn-3)의 개폐를 제어하는 스위치 제어 신호(SW_con)를 출력한다.
복수개의 스위칭부들(330-1 내지 330-N) 각각은 스위치 제어 회로(320)의 제어에 따라 각 스위치(SWn-1, SWn-2, SWn-3)의 턴/오프가 제어되어 정상 모드, 제1 또는 제2 채널용 내부 회로 테스트 모드에서 복수개의 제1 및 제2 채널용 패드들(11-1 내지 11-N, 12-1 내지 12-N)을 복수개의 입력 버퍼들(331-1 내지 331-N) 또는 복수개의 출력 버퍼들(332-1 내지 332-N)에 연결한다.
복수개의 입력 버퍼들(331-1 내지 331-N)은 복수개의 제1 및 제2 채널용 패드들(11-1 내지 11-N, 12-1 내지 12-N)을 통하여 입력되는 각종 어드레스 신호, 데이터 신호, 제어 신호 등을 인가받아 소정 시간 지연하여 출력한다.
복수개의 내부 입력 회로들(341-(2n-1), 342-(2n-1))은 복수개의 입력 버퍼들(331-1 내지 331-N)로부터 각종 어드레스 신호, 데이터 신호, 제어 신호 등을 전달받아 각각 독립적인 자체 동작을 수행하여 반도체 메모리 장치가 내부 동작하는데 필요로 하는 내부 동작 신호들을 출력한다.
복수개의 내부 출력 회로들(341-(2n), 342-(2n))은 복수개의 내부 입력 회로들(341-(2n-1), 342-(2n-1))로부터 내부 동작 신호들을 인가받아 각각 독립적인 자체 동작을 수행하여 반도체 메모리 장치 외부에서 필요로 하는 출력 신호들을 출력한다.
복수개의 출력 버퍼들(332-1 내지 332-N)은 복수개의 내부 출력 회로들(341-(2n), 342-(2n))을 통하여 출력되는 출력 신호들을 인가받아 소정 시간 지연하여 출력한다.
도 4 및 도 5를 참조하여, 본 발명의 센터 패드 배치 구조의 반도체 메모리 장치를 웨이퍼 테스트하는 제3 실시예의 동작을 설명하면 다음과 같다.
본 실시예는 반도체 메모리 장치의 웨이퍼 테스트 동작시에 복수개의 채널들에서 같은 기능을 가지는 패드들 중 일부 패드를 묶어서 하나의 패드로 복수개의 채널들이 모두 동작하도록 하는 방법이다.
예를 들면, 테스트 모드 동작시 모든 복수개의 채널들에 대하여 복수개의 데이터 입출력 신호 패드들, 복수개의 어드레스 신호 패드들 및 일부 명령어 신호 패드들은 모두 반도체 메모리 장치 내부에서 연결되도록 하고, 칩 선택 신호(/CS : Chip Select )와 같은 일부 제어 신호 패드들은 복수개의 채널들 각각에 대하여 사용하게 되면 적은 수의 패드로도 모든 복수개의 채널들의 테스트가 가능하게 된다.
도 4 및 도 5에서, 모드 레지스터(310)는 외부로부터 복수개의 어드레스 패드들(A1 내지 AN)을 통해 모드 설정 신호(MA[12:0])의 조합을 인가받아 정상 모드, 제1 채널용 내부 회로 테스트 모드, 제2 채널용 내부 회로 테스트 모드를 판별하는데 하위 3비트(MA[2:0])를 사용하는데, 각각 복수개의 스위칭부들(330-1 내지 330-N) 각각의 제1 내지 제3 스위치들(SWn-1, SWn-2, SWn-3)의 턴 온/오프 상태를 나타낸다.
즉, 하위 3비트(MA[2:0])의 로직 레벨 값은 정상 모드에서는 제1 및 제2 스위치들(SWn-1, SWn-2)이 턴 온되고, 제3 스위치(SWn-3)가 턴 오프되어야 하므로 '110'이 되어야 하고, 제1 채널용 내부 회로 테스트 모드에서는 제1 및 제3 스위치들(SWn-1, SWn-3)이 턴 온되고, 제2 스위치(SWn-2)가 턴 오프되어야 하므로 '101'이 되어야 하며, 제2 채널용 내부 회로 테스트 모드에서는 제1 스위치(SWn-1)가 턴 오프되고, 제2 및 제3 스위치들(SWn-2, SWn-3)이 턴 온 되어야 하므로 '011'이 되어야 한다.
먼저, 모드 레지스터(310)가 복수개의 어드레스 패드들(A1 내지 AN)을 통해 외부로부터 모드 설정 신호(MA[12:0])의 하위 3비트(MA[2:0])의 조합을 '110'으로 인가받아 스위치 제어 회로(320)에 전달하면 스위치 제어 회로(320)는 정상 모드임을 감지하고, 복수개의 스위칭부들(330-1 내지 330-N) 내 제1 내지 제3 스위치들(SWn-1, SWn-2, SWn-3)을 제어하는 스위치 제어 신호(SW_con)를 출력한다.
스위치 제어 회로(320)가 제1 및 제2 스위치들(SWn-1, SWn-2)이 턴 온되고 제3 스위치(SWn-3)가 턴 오프되도록 스위치 제어 신호(SW_con)를 출력하면 복수개의 제1 및 제2 채널용 패드들(11-1 내지 11-N, 12-1 내지 12-N)이 복수개의 입력 버퍼들(331-1 내지 331-N) 또는 복수개의 출력 버퍼들(332-1 내지 332-N)에 직접 연결되는 동시에 복수개의 제1 및 제2 채널용 패드들(11-1 내지 11-N, 12-1 내지 12-N)이 상호 전기적으로 개방되어 반도체 메모리 장치가 정상 동작을 하게 된다.
그 후에 모드 레지스터(310)가 복수개의 어드레스 패드들(A1 내지 AN)을 통해 외부로부터 모드 설정 신호(MA[12:0])의 하위 3비트(MA[2:0])의 조합을 '101' 로 인가받아 스위치 제어 회로(320)에 전달하면 스위치 제어 회로(320)는 제1 채널용 내부 회로 테스트 모드임을 감지하고, 복수개의 스위칭부들(330-1 내지 330-N) 내 제1 내지 제3 스위치들(SWn-1, SWn-2, SWn-3)을 제어하는 스위치 제어 신호(SW_con)를 출력한다.
스위치 제어 회로(320)의 스위치 제어 신호(SW_con)에 따라 제1 및 제3 스위치들(SWn-1, SWn-3)이 턴 온 되어 복수개의 제1 채널용 패드들(11-1 내지 11-N)이 복수개의 입력 버퍼들(331-1 내지 331-N) 또는 복수개의 출력 버퍼들(332-1 내지 332-N)에 직접 연결되는 동시에 복수개의 제1 및 제2 채널용 패드들(11-1 내지 11-N, 12-1 내지 12-N)이 상호 전기적으로 연결되어 프로브 카드의 복수개의 탐침들(150-1 내지 150-N)이 복수개의 제1 및 제2 채널용 패드들(11-1 내지 11-N, 12-1 내지 12-N)에 확실한 접촉 상태를 확보하게 되고, 제2 스위치(SWn-2)가 턴 오프되어 복수개의 제2 채널용 패드들(12-1 내지 12-N)이 복수개의 입력 버퍼들(331-1 내지 331-N) 또는 복수개의 출력 버퍼들(332-1 내지 332-N)에 연결되지 않게 되어 반도체 메모리 장치의 제1 채널용 내부 회로 테스트 동작을 하게 된다.
또한, 모드 레지스터(310)가 복수개의 어드레스 패드들(A1 내지 AN)을 통해 외부로부터 모드 설정 신호(MA[12:0])의 하위 3비트(MA[2:0])의 조합을 '011' 로 인가받아 스위치 제어 회로(320)에 전달하면 스위치 제어 회로(320)는 제2 채널용 내부 회로 테스트 모드임을 감지하고, 복수개의 스위칭부들(330-1 내지 330-N) 내 제1 내지 제3 스위치들(SWn-1, SWn-2, SWn-3)을 제어하는 스위치 제어 신호(SW_con)를 출력한다.
스위치 제어 회로(320)의 스위치 제어 신호(SW_con)에 따라 제1 스위치(SWn-1)가 턴 오프되어 복수개의 제1 채널용 패드들(11-1 내지 11-N)이 복수개의 입력 버퍼들(331-1 내지 331-N) 또는 복수개의 출력 버퍼들(332-1 내지 332-N)에 연결되지 않게 되고, 제2 및 제3 스위치들(SWn-2, SWn-3)이 턴 온 되어 복수개의 제2 채널용 패드들(12-1 내지 12-N)이 복수개의 입력 버퍼들(331-1 내지 331-N) 또는 복수개의 출력 버퍼들(332-1 내지 332-N)에 직접 연결되는 동시에 복수개의 제1 및 제2 채널용 패드들(11-1 내지 11-N, 12-1 내지 12-N)이 상호 전기적으로 연결되어 프로브 카드의 복수개의 탐침들(150-1 내지 150-N)이 복수개의 제1 및 제2 채널용 패드들(11-1 내지 11-N, 12-1 내지 12-N)에 확실한 접촉 상태를 확보한 상태에서 반도체 메모리 장치의 제2 채널용 내부 회로 테스트 동작을 하게 된다.
이와 같이 반도체 메모리 장치(20)의 제1 및 제2 채널용 내부 회로 테스트 동작 시에는, 프로브 카드의 복수개의 탐침들(150-1 내지 150-N)을 도 5에 도시한 바와 같이 복수개의 제1 및 제2 채널용 패드들(11-1 내지 11-N, 12-1 내지 12-N)에 동시에 접촉시키고 모드 레지스터(310)는 복수개의 제1 및 제2 채널용 패드들(11-1 내지 11-N, 12-1 내지 12-N) 중 모드 설정 신호(MA[12:0])의 하위 3비트(MA[2:0])가 인가되는 복수개의 어드레스 패드들(A1 내지 AN)에 접촉된다.
스위치 제어 회로(320)와 복수개의 스위칭부들(330-1 내지 330-N) 각각의 동작에 의해, 복수개의 제1 또는 제2 채널용 내부 회로들(341-1 내지 341-N, 342-1 내지 342-N)이 복수개의 제1 및 제2 채널용 패드들(11-1 내지 11-N, 12-1 내지 12-N)에 전기적으로 연결되면 프로브 카드의 복수개의 탐침들(150-1 내지 150-N)에 의해 테스트용 입력 신호들이 인가되고 제1 또는 제2 채널용 내부 회로의 동작을 수행한 테스트용 출력 신호들이 검출된다.
따라서, 본 실시예에 의할 경우, 도2에서 나타낸 본 발명의 센터 패드 배치 구조에서 패드 피치만을 크게 구현하여 웨이퍼 테스트하는 제1 실시예의 구성에서의 패드 크기의 한계로 인해 프로브 카드의 복수개의 탐침들(150-1 내지 150-N)이 복수개의 제1 및 제2 채널용 패드들(11-1 내지 11-N, 12-1 내지 12-N)에 확실한 접촉 상태를 확보하는 것이 어려운 문제점을 극복하고, 도 3에서 나타낸 본 발명의 센터 패드 배치 구조에서 패드 피치와 패드 크기를 크게 구현하여 웨이퍼 테스트하는 제2 실시예의 구성에서의 패드 개수의 증가로 인한 칩 사이즈의 증가라는 문제점을 극복할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치 및 이의 테스트 방법은 반도체 메모리 장치 웨이퍼 테스트시 패드 피치와 패드 크기를 크게 구현하여 패드들에 확실한 접촉 상태를 확보하고, 프로브 카드의 복수개의 탐침들이 이웃한 패드의 잘못된 접촉이나 패드 영역을 벗어난 접촉함 없이 복수개의 채널용 패드들에 대하여 모든 테스트를 수행할 수 있다.

Claims (24)

  1. 청구항 1은(는) 설정등록료 납부시 포기되었습니다.
    복수개의 내부 회로들이 집적되는 다이;
    제1 패드 크기와 제1 패드 피치를 가지고 서로 교대하여 상기 다이 상의 중앙부에 일직선상으로 나란히 정렬되어 복수 열로 분할되어 평행하게 배치되는 복수개의 제1 및 제2 채널용 패드들을 구비하고,
    상기 복수개의 제1 또는 제2 채널용 패드들이 교대하여 테스트용 탐침들에 선택적으로 접촉되어 상기 복수개의 제1 또는 제2 채널용 패드들 중 하나의 채널용 패드들에 대한 패드 간격으로 프로우브 카드를 제작하고, 상기 프로우브 카드로 상기 복수개의 제1 또는 제2 채널용 패드들 중 또 다른 채널용 패드들에 대해서도 테스트할 수 있는 것을 특징으로 하는 반도체 메모리 장치.
  2. 삭제
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1 항에 있어서,
    상기 반도체 메모리 장치는
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1 항에 있어서,
    상기 복수개의 제1 및 제2 채널용 패드들은
    상기 제1 패드 크기보다 큰 패드 크기와 상기 제1 패드 피치보다 큰 패드 피치를 가지고 연속하여 상기 다이 상의 중앙부에 일직선상으로 정렬되고, 상기 복수열의 배수개의 열로 분할되어 평행하게 배치될 수 있는 것을 특징으로 하는 반도체 메모리 장치.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제4 항에 있어서,
    상기 반도체 메모리 장치는
    상기 하나의 채널용 패드들에 대해서 상기 웨이퍼 테스트가 완료되면, 상기 패드 간격만큼 테스트 대상 웨이퍼 또는 상기 프로브 카드를 상하로 이동시켜 상기 또 다른 채널용 패드들에 대한 웨이퍼 테스트를 수행할 수 있는 것을 특징으로 하는 반도체 메모리 장치.
  6. 복수개의 내부 회로들이 집적되는 다이;
    일정한 패드 크기와 패드 피치를 가지고 서로 교대하여 상기 다이 상의 중앙부에 일직선상으로 나란히 정렬되어 복수 열로 분할되어 평행하게 배치되는 복수 쌍의 제1 및 제2 채널용 패드들;
    상기 복수 쌍의 제1 및 제2 채널용 패드들 중 소정의 패드들을 통해 외부로부터 모드 설정 코드를 인가받아 정상 모드, 제1 또는 제2 테스트 모드를 제어하는 모드 설정 신호를 출력하는 모드 레지스터;
    상기 모드 설정 신호를 인가받아 상기 정상 모드, 상기 제1 또는 제2 테스트 모드에 따라 상기 복수 쌍의 제1 및 제2 채널용 패드들 각각과 복수개의 내부 회로들 각각의 연결을 제어하는 스위치 제어 신호를 출력하는 스위치 제어 회로;
    복수개의 스위치들을 구비하고 상기 스위치 제어 신호에 따라 상기 복수 쌍의 제1 및 제2 채널용 패드들 각 쌍 또는 상기 복수 쌍의 제1 및 제2 채널용 패드들 각각과 복수개의 내부 회로들 각각을 연결 또는 단락하는 복수개의 스위칭부들을 구비하고,
    상기 복수 쌍의 제1 및 제2 채널용 패드들 각각이 교대하여 상기 제1 또는 제2 테스트 모드시에 테스트용 탐침들에 선택적으로 접촉되어 외부로부터 웨이퍼 테스트용 신호를 입력받고 상기 복수개의 내부 회로들에서 실제 발생되는 신호를 외부로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6 항에 있어서,
    상기 반도체 메모리 장치는
    상기 복수 쌍의 제1 및 제2 채널용 패드들 중 하나의 채널용 패드들에 대한 패드 간격으로 프로우브 카드를 제작하고, 상기 프로우브 카드로 상기 복수 쌍의 제1 및 제2 채널용 패드들 중 또 다른 채널용 패드들에 대해서도 테스트할 수 있는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7 항에 있어서,
    상기 반도체 메모리 장치는
    상기 하나의 채널용 패드들에 대해서 상기 웨이퍼 테스트가 완료되면, 상기 패드 간격만큼 테스트 대상 웨이퍼 또는 상기 프로브 카드를 좌우로 이동시켜 상기 또 다른 채널용 패드들에 대한 웨이퍼 테스트를 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제6 항에 있어서,
    상기 모드 레지스터는
    상기 복수 쌍의 제1 및 제2 채널용 패드들 중 복수개의 어드레스 패드들에 연결되어 있어 상기 제1 또는 제2 테스트 모드의 진입 및 해제, 상기 복수개의 내부 회로들의 각종 테스트 항목의 인가, 및 테스트 관련 각종 제어 신호에 대한 상기 모드 설정 코드를 인가받아 상기 모드 설정 코드 중 소정 비트의 조합을 이용하여 상기 모드 설정 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9 항에 있어서,
    상기 모드 레지스터는
    상기 모드 설정 신호의 소정 비트들의 조합을 이용하여 상기 정상 모드, 상기 제1 및 제2 테스트 모드에 따라 상기 복수개의 스위칭부들 각각의 상기 복수개의 스위치들의 개폐 상태를 나타내는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제9 항에 있어서,
    상기 복수개의 내부 회로들은
    상기 복수 쌍의 제1 및 제2 채널용 패드들을 통하여 입력되는 복수개의 어드레스 신호들, 복수개의 데이터 신호들, 복수개의 제어 신호들을 인가받아 소정 시간 지연하여 출력하는 복수개의 입력 버퍼들;
    상기 복수개의 입력 버퍼들로부터 상기 복수개의 어드레스 신호들, 상기 복수개의 데이터 신호들, 상기 복수개의 제어 신호들을 전달받아 각각 독립적인 자체 동작을 수행하여 상기 반도체 메모리 장치가 내부 동작하는데 필요로 하는 내부 동작 신호들을 출력하는 복수개의 내부 입력 회로들;
    상기 복수개의 내부 입력 회로들로부터 상기 내부 동작 신호들을 인가받아 각각 독립적인 자체 동작을 수행하여 상기 반도체 메모리 장치 외부에서 필요로 하는 출력 신호들을 출력하는 복수개의 내부 출력 회로들;
    상기 복수개의 내부 출력 회로들을 통하여 출력되는 출력 신호들을 인가받아 소정 시간 지연하여 출력하는 복수개의 출력 버퍼들을 구비하는 것을 특징으로 하 는 반도체 메모리 장치.
  12. 제6 항에 있어서,
    상기 복수개의 스위치들은
    상기 복수 쌍의 제1 및 제2 채널용 패드들 중 복수개의 제1 채널용 패드들 각각을 상기 복수개의 입력 버퍼들 또는 상기 복수개의 출력 버퍼들 각각에 전기적으로 연결 또는 개방하는 제1 스위치;
    상기 복수 쌍의 제1 및 제2 채널용 패드들 중 복수개의 제2 채널용 패드들 각각을 상기 복수개의 입력 버퍼들 또는 상기 복수개의 출력 버퍼들 각각에 전기적으로 연결 또는 개방하는 제2 스위치;
    상기 복수 쌍의 제1 및 제2 채널용 패드들의 각 쌍을 전기적으로 상호 연결 또는 개방하는 제3 스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12 항에 있어서,
    상기 반도체 메모리 장치는
    상기 정상 모드에서는 상기 제1 및 제2 스위치들이 턴 온되고, 제3 스위치가 턴 오프되며,
    상기 제1 테스트 모드에서는 상기 제1 및 제3 스위치들이 턴 온되고, 상기 제2 스위치가 턴 오프되며,
    상기 제2 테스트 모드에서는 상기 제2 및 제3 스위치들이 턴 온되고, 상기 제1 스위치가 턴 오프되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 복수개의 내부 회로들이 집적되는 다이 및 제1 패드 크기와 제1 패드 피치를 가지고 서로 교대하여 상기 다이 상의 중앙부에 일직선상으로 나란히 정렬되어 복수 열로 분할되어 평행하게 배치되는 복수개의 제1 및 제2 채널용 패드들을 구비하는 반도체 메모리 장치의 테스트 방법에 있어서,
    상기 복수개의 제1 또는 제2 채널용 패드들이 교대하여 테스트용 탐침들에 선택적으로 접촉되어 상기 복수개의 제1 또는 제2 채널용 패드들 중 하나의 채널용 패드들에 대한 패드 간격으로 프로우브 카드를 제작하고, 상기 프로우브 카드로 상기 복수개의 제1 또는 제2 채널용 패드들 중 또 다른 채널용 패드들에 대해서도 테스트할 수 있는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  15. 삭제
  16. 제15 항에 있어서,
    상기 반도체 메모리 장치의 테스트 방법은
    상기 하나의 채널용 패드들에 대해서 상기 웨이퍼 테스트가 완료되면, 상기 패드 간격만큼 테스트 대상 웨이퍼 또는 상기 프로브 카드를 좌우로 이동시켜 상기 또 다른 채널용 패드들에 대한 웨이퍼 테스트를 수행하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제14 항에 있어서,
    상기 복수개의 제1 및 제2 채널용 패드들은
    상기 제1 패드 크기보다 큰 패드 크기와 상기 제1 패드 피치보다 큰 패드 피치를 가지고 연속하여 상기 다이 상의 중앙부에 일직선상으로 정렬되고, 상기 복수열의 배수개의 열로 분할되어 평행하게 배치될 수 있는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제17 항에 있어서,
    상기 반도체 메모리 장치의 테스트 방법을
    상기 하나의 채널용 패드들에 대해서 상기 웨이퍼 테스트가 완료되면, 상기 패드 간격만큼 테스트 대상 웨이퍼 또는 상기 프로브 카드를 상하로 이동시켜 상기 또 다른 채널용 패드들에 대한 웨이퍼 테스트를 수행할 수 있는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    복수개의 내부 회로들이 집적되는 다이, 일정한 패드 크기와 패드 피치를 가지고 서로 교대하여 상기 다이 상의 중앙부에 일직선상으로 나란히 정렬되어 복수 열로 분할되어 평행하게 배치되는 복수 쌍의 제1 및 제2 채널용 패드들, 상기 복수 쌍의 제1 및 제2 채널용 패드들 중 소정의 패드들을 통해 외부로부터 모드 설정 코드를 인가받아 정상 모드, 제1 또는 제2 테스트 모드를 제어하는 모드 설정 신호를 출력하는 모드 레지스터, 상기 모드 설정 신호를 인가받아 상기 정상 모드, 상기 제1 또는 제2 테스트 모드에 따라 상기 복수 쌍의 제1 및 제2 채널용 패드들 각각과 복수개의 내부 회로들 각각의 연결을 제어하는 스위치 제어 신호를 출력하는 스위치 제어 회로 및 복수개의 스위치들을 구비하고 상기 스위치 제어 신호에 따라 상기 복수 쌍의 제1 및 제2 채널용 패드들 각 쌍 또는 상기 복수 쌍의 제1 및 제2 채널용 패드들 각각과 복수개의 내부 회로들 각각을 연결 또는 단락하는 복수개의 스위칭부들을 구비하는 반도체 메모리 장치의 테스트 방법에 있어서,
    상기 복수 쌍의 제1 및 제2 채널용 패드들 각각이 교대하여 상기 제1 또는 제2 테스트 모드시에 테스트용 탐침들에 선택적으로 접촉되어 외부로부터 웨이퍼 테스트용 신호를 입력받고 상기 복수개의 내부 회로들에서 실제 발생되는 신호를 외부로 출력하여 반도체 메모리 장치의 동작 불량 여부를 검출하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제19 항에 있어서,
    상기 복수 쌍의 제1 및 제2 채널용 패드들 중 하나의 채널용 패드들에 대한 패드 간격으로 프로우브 카드를 제작하고, 상기 프로우브 카드로 상기 복수 쌍의 제1 및 제2 채널용 패드들 중 또 다른 채널용 패드들에 대해서도 테스트할 수 있는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제20 항에 있어서,
    상기 반도체 메모리 장치의 테스트 방법은
    상기 하나의 채널용 패드들에 대해서 상기 웨이퍼 테스트가 완료되면, 상기 패드 간격만큼 테스트 대상 웨이퍼 또는 상기 프로브 카드를 좌우로 이동시켜 상기 또 다른 채널용 패드들에 대한 웨이퍼 테스트를 수행하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제19 항에 있어서,
    상기 복수개의 내부 회로들은
    상기 복수 쌍의 제1 및 제2 채널용 패드들을 통하여 입력되는 복수개의 어드레스 신호들, 복수개의 데이터 신호들, 복수개의 제어 신호들을 인가받아 소정 시간 지연하여 출력하는 복수개의 입력 버퍼들;
    상기 복수개의 입력 버퍼들로부터 상기 복수개의 어드레스 신호들, 상기 복수개의 데이터 신호들, 상기 복수개의 제어 신호들을 전달받아 각각 독립적인 자체 동작을 수행하여 상기 반도체 메모리 장치가 내부 동작하는데 필요로 하는 내부 동작 신호들을 출력하는 복수개의 내부 입력 회로들;
    상기 복수개의 내부 입력 회로들로부터 상기 내부 동작 신호들을 인가받아 각각 독립적인 자체 동작을 수행하여 상기 반도체 메모리 장치 외부에서 필요로 하는 출력 신호들을 출력하는 복수개의 내부 출력 회로들;
    상기 복수개의 내부 출력 회로들을 통하여 출력되는 출력 신호들을 인가받아 소정 시간 지연하여 출력하는 복수개의 출력 버퍼들을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제19 항에 있어서,
    상기 복수개의 스위치들은
    상기 복수 쌍의 제1 및 제2 채널용 패드들 중 복수개의 제1 채널용 패드들 각각을 상기 복수개의 입력 버퍼들 또는 상기 복수개의 출력 버퍼들 각각에 전기적으로 연결 또는 개방하는 제1 스위치;
    상기 복수 쌍의 제1 및 제2 채널용 패드들 중 복수개의 제2 채널용 패드들 각각을 상기 복수개의 입력 버퍼들 또는 상기 복수개의 출력 버퍼들 각각에 전기적으로 연결 또는 개방하는 제2 스위치;
    상기 복수 쌍의 제1 및 제2 채널용 패드들의 각 쌍을 전기적으로 상호 연결 또는 개방하는 제3 스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.
    제23 항에 있어서,
    상기 반도체 메모리 장치는
    상기 정상 모드에서는 상기 제1 및 제2 스위치들이 턴 온되고, 제3 스위치가 턴 오프되며,
    상기 제1 테스트 모드에서는 상기 제1 및 제3 스위치들이 턴 온되고, 상기 제2 스위치가 턴 오프되며,
    상기 제2 테스트 모드에서는 상기 제2 및 제3 스위치들이 턴 온되고, 상기 제1 스위치가 턴 오프되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
KR1020070002958A 2007-01-10 2007-01-10 반도체 메모리 장치 및 이 장치의 테스트 방법 KR100899664B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070002958A KR100899664B1 (ko) 2007-01-10 2007-01-10 반도체 메모리 장치 및 이 장치의 테스트 방법
US12/004,715 US7782688B2 (en) 2007-01-10 2007-12-21 Semiconductor memory device and test method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070002958A KR100899664B1 (ko) 2007-01-10 2007-01-10 반도체 메모리 장치 및 이 장치의 테스트 방법

Publications (2)

Publication Number Publication Date
KR20080065827A KR20080065827A (ko) 2008-07-15
KR100899664B1 true KR100899664B1 (ko) 2009-05-27

Family

ID=39641053

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070002958A KR100899664B1 (ko) 2007-01-10 2007-01-10 반도체 메모리 장치 및 이 장치의 테스트 방법

Country Status (2)

Country Link
US (1) US7782688B2 (ko)
KR (1) KR100899664B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9696402B2 (en) 2013-12-17 2017-07-04 Samsung Electronics Co., Ltd. Probe card inspection apparatus

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5120868B2 (ja) * 2006-07-13 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置
KR100977060B1 (ko) * 2008-08-26 2010-08-19 주식회사 루셈 반도체칩 테스터용 프로브 카드와 이를 사용하는 테스터 및그 테스터를 이용한 반도체칩의 검사방법
US8860448B2 (en) * 2011-07-15 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Test schemes and apparatus for passive interposers
WO2014175057A1 (ja) * 2013-04-23 2014-10-30 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
CN104363700B (zh) * 2014-11-13 2018-02-13 深圳市华星光电技术有限公司 印刷电路板
US11959964B2 (en) * 2016-12-30 2024-04-16 Semitronix Corporation Addressable test chip test system
US11243251B2 (en) * 2016-12-30 2022-02-08 Semitronix Corporation Addressable test system with address register
CN108267682B (zh) * 2016-12-30 2020-07-28 杭州广立微电子有限公司 一种高密度测试芯片及其测试系统及其测试方法
KR20180138472A (ko) * 2017-06-21 2018-12-31 에스케이하이닉스 주식회사 테스트 회로를 포함하는 반도체 장치
WO2021095232A1 (ja) * 2019-11-15 2021-05-20 キオクシア株式会社 ストレージシステム及びウェハ
US11555828B2 (en) * 2020-07-07 2023-01-17 Micron Technology, Inc. Testing probe system for testing semiconductor die, multi-channel die having shared pads, and related systems and methods
US11646284B2 (en) * 2020-10-05 2023-05-09 Rambus Inc. Method and apparatus to improve connection pitch in die-to-wafer bonding

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040087501A (ko) * 2003-04-08 2004-10-14 삼성전자주식회사 센터 패드 반도체 칩의 패키지 및 그 제조방법
KR20050046968A (ko) * 2003-11-15 2005-05-19 삼성전자주식회사 중앙부 패드와 재 배선된 패드에서 와이어 본딩된집적회로 칩패키지

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10206464A (ja) 1997-01-24 1998-08-07 Mitsubishi Materials Corp プローブ装置
KR19990061140A (ko) 1997-12-31 1999-07-26 김영환 멀티칩 테스트를 위한 반도체 칩의 패드 배치 방법
KR100328809B1 (ko) * 1999-07-22 2002-03-14 윤종용 웨이퍼 레벨 테스트 기능을 갖는 반도체 메모리 장치
KR100331553B1 (ko) * 1999-09-16 2002-04-06 윤종용 여러번의 프로빙 및 안정된 본딩을 허용하는 패드를 갖는 집적회로 장치
JP2001153886A (ja) * 1999-11-26 2001-06-08 Mitsubishi Electric Corp プローブカード、及びこれを備えたテスト装置
JP4313544B2 (ja) 2002-05-15 2009-08-12 富士通マイクロエレクトロニクス株式会社 半導体集積回路
JP2005209239A (ja) * 2004-01-20 2005-08-04 Nec Electronics Corp 半導体集積回路装置
JP2006261504A (ja) * 2005-03-18 2006-09-28 Fujitsu Ltd 半導体装置及びその試験方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040087501A (ko) * 2003-04-08 2004-10-14 삼성전자주식회사 센터 패드 반도체 칩의 패키지 및 그 제조방법
KR20050046968A (ko) * 2003-11-15 2005-05-19 삼성전자주식회사 중앙부 패드와 재 배선된 패드에서 와이어 본딩된집적회로 칩패키지

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9696402B2 (en) 2013-12-17 2017-07-04 Samsung Electronics Co., Ltd. Probe card inspection apparatus

Also Published As

Publication number Publication date
KR20080065827A (ko) 2008-07-15
US20080175080A1 (en) 2008-07-24
US7782688B2 (en) 2010-08-24

Similar Documents

Publication Publication Date Title
KR100899664B1 (ko) 반도체 메모리 장치 및 이 장치의 테스트 방법
US8847615B2 (en) Method, apparatus and system of parallel IC test
TWI471574B (zh) 用於電子裝置測試之直流測試資源分享技術
US6734549B2 (en) Semiconductor device having a device for testing the semiconductor
EP2901168B1 (en) Methods of testing a semiconductor structure
JP2014062925A (ja) 信号測定装置
US7612574B2 (en) Systems and methods for defect testing of externally accessible integrated circuit interconnects
WO2010075815A1 (zh) 集成电路并行测试方法、装置和系统
KR100331553B1 (ko) 여러번의 프로빙 및 안정된 본딩을 허용하는 패드를 갖는 집적회로 장치
CN1855412A (zh) 使用具有集成电路的小片进行半导体测试的方法和装置
KR20030075160A (ko) 입출력 도통 테스트 모드 회로
JP4041550B2 (ja) 集積回路
US6697291B2 (en) Method for checking a conductive connection between contact points
US7564255B2 (en) Semiconductor integrated circuit for reducing number of contact pads to be probed in probe test
US7157923B2 (en) Method for full wafer contact probing, wafer design and probe card device with reduced probe contacts
KR20120028850A (ko) 반도체 장치, 반도체 테스터 및 반도체 테스트 시스템
KR100472700B1 (ko) 반도체 소자 테스트용 프로브 카드
KR100882425B1 (ko) 멀티 사이트 테스트용 프로브카드
KR20020087931A (ko) 조절가능한 경계 스캔 경로를 가지는 인쇄회로 어셈블리
JP3763258B2 (ja) プローブカード及びそれを用いたチップ領域ソート方法
JP2007012709A (ja) 半導体検査装置および半導体装置の検査方法
JP2001291749A (ja) プローブカード及びそれを用いたチップ領域ソート方法
KR200285963Y1 (ko) 병렬 구조 프루브 카드
KR20040057495A (ko) 테스트 보드 시스템 및 입출력 신호선 분할을 통한 범프형식의 ｊｔａｇ 테스트 방법
CN115116872A (zh) 测试三维集成电路中硅穿孔的电路结构

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130430

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140430

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20150430

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160429

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170427

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180430

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20190429

Year of fee payment: 11