JP5120868B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特にパッド（ＰＡＤ）が千鳥状に配置された半導体装置に関する。

半導体装置は、小型、高密度実装の進展により、ますます幅広い分野に使用されている。また、高い品質と信頼性が要求される分野への使用も広がっている。

小型化のためにボンディングパッドの狭ピッチ化の提案が行われている。例えば、特開２００３−１６３２６７号公報では、セル部とセル部とを囲むように形成されたバッファ回路部とを備えた半導体装置において、バッファ回路の外周部上と、バッファ回路部上に千鳥状に配置することにより、ボンディングパッドの狭ピッチ化を達成することが提案されている。

また、特開２００２−３２９７４２号公報に半導体装置が開示されている。この従来技術では、半導体チップ上の外部接続用ワイヤ又はバンプをボンディングする電極であるボンディング用パッドを千鳥状に配列した半導体装置において、ウエハテスト時にプローブを接触させるためのテスト用パッドを、千鳥状に配列されたボンディング用パッドの余剰のスペースに設けたことを特徴とする。

特開２００３−１６３２６７号公報 特開２００２−３２９７４２号公報

前述の従来技術は、ボンディングパッドを千鳥状に配置することにより、狭ピッチ化に対応している。しかし、例えば、製造工程中の検査においては、そのボンディングパッドにプローブ（検査針）を当てて検査を行うが、この際、プローブ針の衝撃は相当大きい。このため、プロービング時の針当てが多数回になった場合には、パッドの下側にある入出力バッファ（以下、Ｉ／Ｏバッファという）といった素子や配線に損傷を与える懸念があり、こういった懸念を解消することが課題となっていた。そこで、本発明は、このような従来技術の課題を解決すべく、狭パッドの構造を維持しつつ、プロービング検査時などに問題の生じる懸念を解消した半導体装置などを提供する。

以下に、［発明を実施するための最良の形態］で使用される番号を括弧付きで用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。但し、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明による半導体装置は、半導体チップ上に配置された第１のパッド（１１）と、第２のパッド（１２）と、第３のパッドとを備える半導体装置であって、第１のパッドと第３のパッドとは電気的に接続されており、第１のパッド（１１）及び第２のパッド（１２）は、ボンディングに用いられるパッドであり、第２のパッド（１２）及び第３のパッド（１３）は、プロービングに用いられるパッドであることを特徴とする。

半導体装置の小型化のためのボンディングパッドの狭ピッチ化を実現する。且つ、プロービング検査時などに問題の生じる懸念を解消した構成を実現する。

以下に本発明の第１実施形態について添付図面を参照して説明する。
図１に示すように、本発明の半導体装置１００は、Ｉ／Ｏバッファ１０と、第１のパッド１１と、第２のパッド１２と、第３のパッド１３を備える。
本発明の半導体装置１００は、複数の積層構造を有する内部配線層や内部素子からなる矩形の半導体チップから構成され、内部に各種の処理回路を備え、外周部の各辺にＩ／Ｏバッファ１０を備える。また、Ｉ／Ｏバッファの存在する領域の最上部に第１のパッド１１を備える。更に、前述の領域の外側に第２のパッド１２と、第３のパッド１３を備える。

なお、図２では、各辺に存在する第１、第２、第３のパッドは、図の簡略化のため、第１、第２、第３のパッドのそれぞれの位置関係がわかる程度に、１辺の一部のみ記載している。

Ｉ／Ｏバッファ１０（１０−ｉ、ｉ＝１〜ｎ：ｎは任意）は、入出力用バッファの総称である。個々のＩ／Ｏバッファは、１０−ｎで示される。第１のパッド１１（１１−ｉ、ｉ＝１〜ｎ）は、ボンディング専用パッドの総称である。第２のパッド１２（１２−ｉ、ｉ＝１〜ｎ）は、Ｉ／Ｏバッファ１０の存在する領域の外側（外周部）に配置され、第１のパッド１１と電気的に接続されていないボンディング及びプロービング兼用パッドの総称である。第３のパッド１３（１３−ｉ、ｉ＝１〜ｎ）は、領域の外側（外周部）に配置され、第１のパッド１１と電気的に接続されたプロービング専用パッドの総称である。

本実施形態では、図２に示すように、第１のパッド１１をＩ／Ｏバッファ１０上に配置することで、パッドのみを配置する領域の面積を縮小し、チップサイズの縮小に貢献する。第２のパッド１２及び第３のパッド１３はＩ／Ｏバッファ１０や配線の上には配置されない。第２のパッド１２及び第３のパッド１３の直下に何も置かない構造とすることで、製造上必要な検査で実施するプロービングの衝撃を回避できる。なお、第２のパッド１２は、第１のパッド１１が配置されていないＩ／Ｏバッファ１０と電気的に接続されている。

ここでは、第１のパッド１１と第２のパッド１２とは千鳥状に配置されている。千鳥状について、第１のパッド１１の配置と第２のパッド１２の配置とを行列としてとらえた場合を例にして説明する。
例えば、行方向に第１のパッド１１と第２のパッド１２とが夫々配列されている場合、第１のパッド１１が配置されている行と第２のパッド１２が配置されている行とは重ならず平行である。なお、互いの行は完全な平行でなくても良い。しかし、第１のパッド１１が配置されている列に第２のパッド１２は配置されておらず、第２のパッド１２が配置されている列に第１のパッド１１は配置されていない。この状態を千鳥状という。なお、第１のパッド１１と第２のパッド１２とが互いに接触しない限り、互いの列は多少重なることがあっても良い。行と列を逆にした場合も同様である。

なお、第１のパッド１１と第２のパッド１２とは、必ずしも千鳥状、又は交互に配置されていなければならないわけではない。千鳥状であることが望ましいという意味であり、実際には、第１のパッド１１と第２のパッド１２とが、異なるＩ／Ｏバッファに電気的に接続される配置であれば良い。

図３Ａ，図３Ｂ，図３Ｃ、図３Ｄを参照して、内側のパッドがＣＵＰ（Ｃｉｒｃｕｉｔ Ｕｎｄｅｒ Ｐａｄ）構造でメタル配線層が５層の場合における、バッファとパッドの関係について説明する。メタル配線の材料の例としては、アルミ（Ａｌ）やアルミ合金、銅（Ｃｕ）や銅合金などが考えられるが、実際には、半導体装置で使用可能な導体（電気伝導体）であれば良い。また、メタル配線層が５層の場合というのは例示であり、６層以上あっても良く、更に４層以下でも良い。要するにパッド層の下方に更に配線層を有する構造、つまり、配線層が複数である多層配線構造を対象としている。

図３Ａは、Ｉ／Ｏバッファ１０と、第１のパッド１１と、第２のパッド１２と、第３のパッド１３の配置を上から見た場合を示す半導体装置１００の上面図である。ここで、Ｗ１は第１のパッドの幅寸法、Ｌ１は第１のパッドの長さ寸法、Ｗ２は第２のパッドの幅寸法、Ｌ２は第２のパッドの長さ寸法、Ｗ３は第３のパッドの幅寸法、Ｌ３は第２のパッドの長さ寸法である。第２のパッドの幅寸法の方が第３のパッドの幅寸法よりも大きい点に特徴がある。この理由は、第３のパッドはプロービング専用、つまり、検査専用のパッドであるので、探針に必要な寸法があれば良いためである。この理由の詳細は後述するが、ボンディングパッドも兼用する第２のパッドようも幅が小さくできる。また、ここでいう幅寸法とは、前述の図１との対比から理解されるように、半導体装置１００の辺方向であるとも言える。従って、第３のパッドは第２のパッドより、辺方向の長さが小さいという言い方もできる。

なお、図３Ａでは、更に第１のパッドの長さ寸法Ｌ１よりも第２のパッドの長さ寸法Ｌ２の方が大きい。これは、第２のパッドは、プロービングとボンディングの兼用パッドであるので、プロービング領域とボンディング領域とが重ならないようにすることが好ましいのでそうするためである。もし、同じ長さ寸法であれば、複数回のプロービング針当てによりその針当て面である上地の表面状態が悪化し、ボンディングワイヤの金ボールのパッドとの接触面積も削減され、ボンディングワイヤの接続強度を低下させる懸念があるからである。つまり、後述する図１３に詳細に示すように、ボンディング時の金ボールの接触領域１１とプロービング時の針痕の領域１１２−１が重なる領域１１３−１の面積が増大することによりボンディング性能が低下するという懸念が生じる。そこで、これを避けるべく、図３Ｄの説明図のように第２のパッドは、プロービング箇所とボンディング箇所の分離を図っているので第１のパッドより長くなっている。

また、第１のパッドの長さを第２のパッドと同じ程度に長くできる寸法余裕があれば、同一の寸法にしても良いのは勿論である。また、第３のパッドの長さ寸法は、本実施形態の図では第２のパッドの長さ寸法と同じにしているが、ボンディング部分がないので図４に変形例として示したように、第２のパッドより短くすることも可能である。これもパッド材料の効率化という点からは短くしておくことも好ましい。

図３Ｂ，図３Ｃの２つの断面図にて、半導体装置１００の層の構造を示す。図３Ｂは、Ｉ／Ｏバッファ１０と第２のパッド１２の断面を示す第１の断面図である。つまり、図３Ａの断面１での断面図である。図３Ｃは、第１のパッド１１と第３のパッド１３の断面を示す第２の断面図である。つまり、図３Ａの断面２での断面図である。

図３Ｂ，図３Ｃに示すように、半導体装置１００は、シリコン基板の下地の上に、１メタル〜５メタルの５つのメタル配線層を有する。最上層は５メタルである。通常、各配線層はビアホール及びコンタクトホールにて接続されている。また、各配線層の間には層間絶縁膜が設けられている。

図３Ｂに示すように、第２のパッド１２は４メタルと５メタルを使用し、３メタル以下は使用しない。第２のパッド１２が使用する４メタルと５メタルはコンタクトホールで接続されている。なお、本実施例では、第２のパッドの構成に際し、メタル層を２層用いているが、メタル層１層で構成しても良い。

図３Ｃに示すように、第３のパッド１３は４メタルと５メタルを使用し、３メタル以下は使用しない。第３のパッド１３が使用する４メタルと５メタルはコンタクトホールで接続されている。第１のパッド１１は４メタルと５メタルを使用し、第１のパッド１１が使用する４メタルと５メタルはコンタクトホールで接続されている。また、第１のパッド１１と第３のパッド１３とは電気的に接続されている。なお、本実施例では、第１、第３のパッドの構成に際し、メタル層を２層用いているが、メタル層１層で構成しても良い。

以下に、本発明の第１実施形態の具体的なパッド寸法などの一例について説明する。
既に述べたように、第１のパッド１１の面積をボンディングに必要なサイズとし、第３のパッド１３の面積をプロービングに必要なサイズとする場合、第１のパッド１１の面積が第２のパッド１２の面積に比べて小さくすることにより、パッドが占有する面積を縮小できる。この時、各パッドの面積は、Ｉ／Ｏバッファの位置と各パッドの位置の関係に依存しない。

本実施形態における各パッドの面積の関係は、既に述べたように
Ａ方式：第３のパッド１３ ＜ 第１のパッド１１ ＜ 第２のパッド１２
若しくは、
Ｂ方式：第３のパッド１３ ＜ 第１のパッド１１ ＝ 第２のパッド１２
の場合が考えられる。

Ａ方式の場合の各パッドのサイズの例を以下に示す。
この場合、
第１のパッド１１は、幅：７０〜８０ｕｍ、高さ：７０〜８０ｕｍ
第２のパッド１２は、幅：７０〜８０ｕｍ、高さ：１２０〜１３０ｕｍ
第３のパッド１３は、幅：３０〜４０ｕｍ、高さ：１２０〜１３０ｕｍ
とする。なお、各パッドの厚さはいずれも同一である。
ここでは、各パッドの配置された面を上から見た場合（上面図）において、幅はパッドの「横幅」、高さはパッドの「縦幅」を示す。各パッドを配置する位置により、幅と高さを逆に読み替えても問題ない。
なお、第１のパッドは、ほぼ正方形の形状にすることが好ましい。しかし、長方形にしても良いのは勿論である。

第１実施形態によれば、プロービングに用いられるパッド、つまり検査用のパッドである、第２、第３のパッドの下方には配線層がなく、また下方に入出力バッファ領域、つまりトランジスタなどの素子領域がないので、これらに損傷を与える懸念がない。更に図３Ａの説明で述べたようにプロービング専用のパッドである第３のパッドは、その幅寸法をボンディングパッドと兼用している第２のパッドより小さく（Ｗ２＞Ｗ３）できるので全体の辺方向の寸法が小さくなり、狭パッド構造で、且つ、素子や配線に損傷を与える懸念がない構造を提供することができる。

なお、第１実施形態を図２等を参照して別な観点から考察すると、第１実施形態は、以下の３つの特徴を有するとも言える。特徴の第１は、第１の入出力バッファ１０−１に図示しない配線等を介して電気的に接続された第１のパッド１１−１と、更に、図示しない配線等を介して第１のパッドに電気的に接続された第３のパッドとを有することである。特徴の第2は、第２の入出力バッファ１０−２に図示しない配線等を介して電気的に接続された第２のパッド１２−１とを有することである。特徴の第3は、第１のパッドは、前記第２のパッド及び前記第３のパッドよりも半導体チップの内側に配置されていることである。ここで半導体チップの内側とは、図１を参照すると一目瞭然であるが、正確には、各パッドの中心点（４つの角の対角線の交点）とその中心点から半導体チップの最も近い辺までの距離を比較した場合、その距離が大きい側を内側という。

以下に本発明の第２実施形態について、図５Ａ，図５Ｂ，図５Ｃを参照して説明する。
第１のパッド１１、第２のパッド１２、第３のパッド１３をＩ／Ｏバッファ１０に配置することで、パッドのみを配置する領域の面積を縮小し、チップサイズの縮小に貢献する。但し、第２のパッド１２、第３のパッド１３を配置する領域の下部は、検査時のプロービングの衝撃に耐えられる構造とする。つまり、応力緩和層を設けた構造とする。応力緩和層の一つの例としては、例えば、パッド直下の配線層を抜くことでその下に衝撃を伝達させない構造とすることである。応力緩和層の別の例としては、層間絶縁膜を厚く構成することにより応力緩和層にすることもできる。その他、要するにプロービング時の衝撃を緩和できる緩衝層を有していれば良い。

図５Ａを参照して、具体的な構成について説明する。
本実施形態の半導体装置１００は、Ｉ／Ｏバッファ１０と、第１のパッド１１と、第２のパッド１２と、第３のパッド１３とを備える。

Ｉ／Ｏバッファ１０（１０−ｉ、ｉ＝１〜ｎ：ｎは任意）は、入出力用バッファである。第１のパッド１１（１１−ｉ、ｉ＝１〜ｎ）は、Ｉ／Ｏバッファ１０上に配置されたボンディング専用パッドである。第２のパッド１２（１２−ｉ、ｉ＝１〜ｎ）は、Ｉ／Ｏバッファ１０上に配置され、第１のパッド１１と電気的に接続されていないボンディング及びプロービング兼用パッドである。第３のパッド１３（１３−ｉ、ｉ＝１〜ｎ）は、Ｉ／Ｏバッファ１０上に配置され、第１のパッド１１と電気的に接続されたプロービング専用パッドである。

この時、第２のパッド１２は、第１のパッド１１と異なるＩ／Ｏバッファ１０上に配置され、第３のパッド１３は、第１のパッド１１と同じＩ／Ｏバッファ１０上に配置される。

図５Ａ，図５Ｂ，図５Ｃを参照して、本実施形態での、内側のパッドがＣＵＰ（Ｃｉｒｃｕｉｔ Ｕｎｄｅｒ Ｐａｄ）構造でメタル配線層が５層の場合における、バッファとパッドの関係について説明する。メタル配線の材料の例としては、実施形態１と同じである。

図５Ａは、Ｉ／Ｏバッファ１０と、第１のパッド１１と、第２のパッド１２と、第３のパッド１３の配置を上から見た場合を示す半導体装置１００の上面図である。各パッドの寸法サイズは、第１の実施形態と同様であるので記載は割愛する。

図５Ｂ，図５Ｃの２つの断面図にて、半導体装置１００の層の構造を示す。図５Ｂは、Ｉ／Ｏバッファ１０と第２のパッド１２の断面（断面１）を示す第１の断面図である。図５Ｃは、第１のパッド１１と第３のパッド１３の断面（断面２）を示す第２の断面図である。

図５Ｂ，図５Ｃに示すように、半導体装置１００は、シリコン基板の下地の上に、１メタル〜５メタルの５つのメタル配線層を有する。最上層は５メタルである。通常、各配線層はビアホール及びコンタクトホールにて接続されている。また、各配線層の間には層間絶縁膜が設けられている。

図５Ｂに示すように、第２のパッド１２は４メタルと５メタルを使用し、第２のパッド１２が使用する４メタルと５メタルはコンタクトホールで接続されている。第２のパッド１２の下の３メタルは使用しないことが好ましい。しかし、衝撃が弱ければ、第２のパッド１２の下の３メタルを使用するか否かは任意とできる。第２のパッド１２に強い衝撃が加わることが予想される場合、３メタルを使用しない方が良い。

図５Ｃに示すように、第３のパッド１３は４メタルと５メタルを使用し、第３のパッド１３が使用する４メタルと５メタルはコンタクトホールで接続されている。第３のパッド１３の下の３メタルは使用しないことが好ましい。しかし、衝撃が弱ければ、第３のパッド１３の下の３メタルを使用するか否かは任意とできる。第３のパッド１３に強い衝撃が加わることが予想される場合、３メタルを使用しない方が良い。第１のパッド１１は４メタルと５メタルを使用し、第１のパッド１１が使用する４メタルと５メタルはコンタクトホールで接続されている。また、第１のパッド１１と第３のパッド１３とは電気的に接続されている。

以下に本発明の第３実施形態について、図６、図７、図８を参照して説明する。
第１のパッド１１に接続されるＩ／Ｏバッファ１０のうち、例えば幅の広いマクロ（マクロセル）のように、パッドピッチよりも広い幅のバッファ（幅広マクロ）を配置する場合、パッドの形状を変えずに配置できる。

図６は、幅広マクロを用いる半導体装置において、第１のパッド１１−１がＩ／Ｏバッファ１０−２上に配置されている場合を示す。
例えば、図６に示すように、Ｉ／Ｏバッファ１０（１０−１〜１０−５）のうち、Ｉ／Ｏバッファ１０−２が幅広マクロである場合でも、この幅広マクロを通常のＩ／Ｏバッファ１０と同様に使用することが可能である。すなわち、本実施形態では、Ｉ／Ｏバッファのサイズにもある程度の自由度が容認されており、各パッドの配置は、Ｉ／Ｏバッファの位置と各パッドの位置との関係に依存しない。

また、幅広マクロを用いる場合、１つの幅広マクロ上に第１のパッド１１を複数配置することが可能である。
例えば、図７に示すように、幅広マクロであるＩ／Ｏバッファ１０−２上に、第１のパッド１１−１及び第１のパッド１１−２を配置する。第１のパッド１１−１には第３のパッド１３−１が電気的に接続されている。第１のパッド１１−２には第３のパッド１３−２が電気的に接続されている。この時、第１のパッド１１−１及び第１のパッド１１−２を１つの第１のパッドと考え、第３のパッド１３−１及び第３のパッド１３−２を１つの第３のパッドと考えるならば、第１実施形態と同様である。
この時、同一の幅広マクロ上にある第１のパッド１１−１及び第１のパッド１１−２を１つの第１のパッドと考えれば、この１つの第１のパッドに、複数の第３のパッド（第３のパッド１３−１及び第３のパッド１３−２）が接続されていると考えることができる。

逆に、パッドピッチよりも狭い幅のバッファ（幅狭マクロ）を用いる場合、複数の幅狭マクロ上に１つの第１のパッド１１を配置することが可能である。
例えば、図８に示すように、幅狭マクロであるＩ／Ｏバッファ１０−２及びＩ／Ｏバッファ１０−３上に、第１のパッド１１−１を配置する。第１のパッド１１−１には第３のパッド１３−１が電気的に接続されている。この時、Ｉ／Ｏバッファ１０−２及びＩ／Ｏバッファ１０−３は同じ機能を有していることが望ましい。
この時、複数の幅狭マクロ上にある第１のパッド１１−１を、複数の幅狭マクロ（Ｉ／Ｏバッファ１０−２及びＩ／Ｏバッファ１０−３）の境界で分割された複数の第１のパッドと考えれば、この複数の第１のパッドに、１つの第３のパッド１３−１が接続されていると考えることができる。

以下に本発明の第４実施形態について添付図面を参照して説明する。
チップの辺によってパッドの配置方向を変える場合がある。例えば、プロ−ビングによる針のすべり方向が一方向である場合、全ての辺において、針が当てられる第２のパッド１２及び第３のパッド１３は、針のすべり方向の幅が長くなるように配置される。

図９は、第４実施形態におけるチップ上の各パッドの配置を示している。
例えば、図９に示すように、プロ−ビングによる針のすべり方向が、図の左側から右側に移動する方向である場合、図の左側（チップの左辺）に配置された各パッドは、第１実施形態と同様の配置とする。図の下側（チップの下辺）に配置された各パッドは、プローブ針が図の左側から右側に移動する過程にあるため、プロービングが行われない第１のパッド１１（１１−３，１１−４）は通常の配置で、第２のパッド１２（１２−３，１２−４）及び第３のパッド１３（１３−３，１３−４）は針のすべり方向の幅が長くなるように配置される。
この時、第２のパッド１２及び第３のパッド１３の配置される位置は多少ずれていても良い。最終的に、第１のパッド１１と第３のパッド１３とが電気的に接続されており、第１のパッド１１が、第２のパッド１２及び第３のパッド１３よりもチップの内側に配置されていれば足りる。

以上述べてきたように、高い品質と信頼性が要求される半導体装置は、小型であればあるほど必要とするスペースが小さくてすむため、製品としての価値が高くなる。また、プロービングの際の針によって、配線や回路が損傷するという懸念を解消した構成にすることが好ましい。本発明の半導体装置におけるパッドの配置は、これらの要望を満たす上で、非常に効果的である。

本発明による副次的な効果としては、ボンディング専用のパッド（第１のパッド１１）にプロービング検査を行わないため、想定外の多回のプロービングが必要となった時でも、ボンディングパッドの表面に凹凸が生じてボンディングパッドの平坦性が失われ、ボンディングワイヤとの接合面積が小さくなってしまうというリスクを確実に回避することが可能になる。

ＣＵＰ（Ｃｉｒｃｕｉｔ Ｕｎｄｅｒ Ｐａｄ）の場合、多数回の針当て（プロービング）を行った場合には、針当てにより上地の表面状態が悪化し、ボンディングワイヤの金ボールのパッドとの接触面積も削減され、ボンディングワイヤの接続強度を低下させる懸念があった。例えば、図１０に示すように、金ボールの接触領域１１１−１と針痕の領域１１２−１が重なる領域１１３−１の面積が増大することによりボンディング性能が低下するという懸念がある。なお、領域１１１（１１１−ｉ、ｉ＝１〜ｎ）は、第１のパッド１１における金ボールの接触領域の総称である。領域１１２（１１２−ｉ、ｉ＝１〜ｎ）は、第１のパッド１１における針痕の領域（針当てを行う領域）の総称である。領域１１３（１１３−ｉ、ｉ＝１〜ｎ）は、第１のパッド１１における金ボールの接触領域１１１と針痕の領域１１２との重複領域の総称である。

前述のような課題を解決するためには、パッド下に針当ての衝撃が問題となる配線又は素子が無いところ、若しくは対策済みのところで針当てをする必要がある。すなわち、プロービング領域（針当てをする領域）を移動する。例えば、図１１に示すように、Ｉ／Ｏバッファ１０−１上の第１のパッド１１−１に対し、Ｉ／Ｏバッファの外側に第３のパッド１３−１を設けてプロービング専用にする。第１のパッド１１−１と第３のパッド１３−１とが電気的に接続されていれば検査上の不都合は無い。これにより上地の表面状態が悪化するという懸念は解決する。
また、同じ対策でボンディングワイヤとパッドとの接触面積も確保できる。なお、領域１２１（１２１−ｉ、ｉ＝１〜ｎ）は、第２のパッド１２における金ボールの接触領域の総称である。金ボールの接触領域１２１は、第１のパッド１１における金ボールの接触領域１１１と対比するために記載している。

また、プロービング領域とボンディング領域を分離することで、図１２に示すように、ボンディングの際、プロービングによる針痕の領域１１２−１を考慮する必要が無くなり、第１のパッド１１−１の縮小が可能となる。すなわち、ボンディングパッドの縮小が可能となる。

なお、以上の説明においては、ＣＵＰ（Ｃｉｒｃｕｉｔ Ｕｎｄｅｒ Ｐａｄ）構造の場合について説明しているが、例えば、ＣＵＰ構造以外の半導体装置に対しても同様の対応をすることが可能である。この時、第１のパッド１１、第２のパッド１２、及び第３のパッド１３は、いずれもＩ／Ｏバッファ１０上には存在しない。この時、プロービング検査の針当てによりＩ／Ｏバッファ１０が損傷するという懸念がなくなるという点で、ＣＵＰ構造の場合と共通している。

図１３を参照して、ＣＵＰ構造以外の半導体装置の場合について説明する。
図１３に示すように、半導体装置は、Ｉ／Ｏバッファ１０と、第１のパッド１１と、第２のパッド１２を備える。第１のパッド１１と第２のパッド１２とは、Ｉ／Ｏバッファ１０の配列に沿って千鳥状に配置されている。第１のパッド１１は、第２のパッド１２よりもＩ／Ｏバッファ１０に近い位置に配置されている。ここでは、第３のパッド１３の記載は省略しているが、図５と同様に、第１のパッド１１と電気的に接続されているものとする。ＣＵＰ構造以外の半導体装置においても、プロービングの際の衝撃でパッド（ＰＡＤ）下のメタル配線層に損傷を与える懸念がある。また、多数回の針当て（プロービング）を行った場合には、針当てにより上地の表面状態が悪化し、ボンディングワイヤの金ボールのパッドとの接触面積も削減され、ボンディングワイヤの接続強度を低下させる懸念があった。
例えば、図１３に示すように、金ボールの接触領域１１１−１と針痕の領域１１２−１が重なる領域１１３−１の面積が増大することによりボンディング性能が低下する懸念がある。なお、領域１１１（１１１−ｉ、ｉ＝１〜ｎ）は、第１のパッド１１における金ボールの接触領域の総称である。領域１１２（１１２−ｉ、ｉ＝１〜ｎ）は、第１のパッド１１における針痕の領域（針当てを行う領域）の総称である。領域１１３（１１３−ｉ、ｉ＝１〜ｎ）は、第１のパッド１１における金ボールの接触領域１１１と針痕の領域１１２との重複領域の総称である。

前述のような課題を解決するため、図１４に示すように、第１のパッド１１の面積を拡大して、金ボールの接触領域１１１−１と針痕の領域１１２−１が重なる領域１１３−１を相対的に小さくする方法が考えられる。

但し、上記の解決方法の場合、第１のパッドの占有面積が増大するため、チップコストの増大を考慮する必要がある。そこで、このチップコストの増大への対策として、ボンディング領域とプロービング領域を分離することで第１のパッドの占有面積の縮小する方法が考えられる。すなわち、第１のパッドをボンディング専用のパッド（ボンディング領域）とし、第１のパッド１１と電気的に接続されている第３のパッド１３をプロービング専用のパッド（プロービング領域）とすることで、第１のパッドの占有面積の縮小が可能となる。このように、通常の千鳥状に配置されたＰＡＤでも占有領域
の縮小が可能である。

以上、本願発明について種々の観点から、多数の実施形態を交えて説明してきたが、本願発明については、次のような観点で捉えることもできる。
本発明の半導体装置は、チップの辺に沿って配置された検査用パッドと、前記検査用パッドと重複しないように、前記チップの辺に沿って配置され、検査用のパッド及びボンディング用のパッドを兼用する兼用パッドと、前記検査用パッドと電気的に接続され、前記検査用パッド及び前記兼用パッドよりも前記チップの内側に配置されたボンディングパッドとを具備することを特徴とする。この時、ボンディングパッドは、兼用パッドよりも小さくすることが可能である。

また、実施例のいくつかに共通する他の観点として、ボンディングパッドとして用いる第１のパッドは、入出力バッファ上に配置し、プロービングパッドの部分は入出力バッファの外に置く構成という観点も可能である。

なお、実際には、本発明は、以上の実施形態にとらわれることなく、その発明の思想の範囲で種々の変更が可能である。

図１は、本発明の実施の形態に係る半導体装置の概要を示す図である。 図２は、本発明の第１実施形態を示す図である。 図３Ａは、バッファとパッド（ＰＡＤ）の関係を示す図である。 図３Ｂは、第１の断面を示す図である。 図３Ｃは、第２の断面を示す図である。 図３Ｄは、ボンディング領域とプロービング領域の説明図である。 図４は、本発明の第１実施形態の変形例を示す図である。 図５Ａは、バッファとパッド（ＰＡＤ）の関係を示す図である。 図５Ｂは、第１の断面を示す図である。 図５Ｃは、第２の断面を示す図である。 図６は、本発明の第３実施形態を示す図である。 図７は、本発明の第３実施形態を示す図である。 図８は、本発明の第３実施形態を示す図である。 図９は、本発明の第４実施形態を示す図である。 図１０は、針当て後のボンディングの際の課題を示す図である。 図１１は、課題の解決策を示す図である。 図１２は、解決策の応用例（パッドの縮小）を示す図である。 図１３は、針当て後のボンディングの際の課題を示す図である。 図１４は、課題の解決策を示す図である。

符号の説明

１０（−ｉ、ｉ＝１〜ｎ）… Ｉ／Ｏバッファ
１０１… Ｉ／Ｏバッファ上でパッドに占有されていた領域
１１（−ｉ、ｉ＝１〜ｎ）… 第１のパッド（ボンディング専用パッド）
１１１（−ｉ、ｉ＝１〜ｎ）… 金ボールの接触領域
１１２（−ｉ、ｉ＝１〜ｎ）… 針痕の領域（針当てを行う領域）
１１３（−ｉ、ｉ＝１〜ｎ）… 金ボールと針痕が重なる領域
１２（−ｉ、ｉ＝１〜ｎ）… 第２のパッド（ボンディング／プロービング兼用パッド）
１２１（−ｉ、ｉ＝１〜ｎ）… 金ボールの接触領域
１３（−ｉ、ｉ＝１〜ｎ）… 第３のパッド（プロービング専用パッド）

Claims (6)

1. 半導体チップの第１辺に配置され、ボンディングに用いられる第１のパッドと、
   前記半導体チップの第１辺に配置され、ボンディングとプロービングに用いられる第２のパッドと、
   前記半導体チップの第１辺に配置され、プロービングに用いられる第３のパッドと、
   前記半導体チップの、前記第１辺とは異なる方向に向かう第２辺に配置され、ボンディングに用いられる第４のパッドと、
   前記半導体チップの第２辺に配置され、ボンディングとプローピングに用いられる第５のパッドと、
   前記半導体チップの第２辺に配置され、プロービングに用いられる第６のパッドと、
   を備える半導体装置であって、
   前記第１のパッドと前記第３のパッドとは電気的に接続されており、
   前記第４のパッドと前記第６のパッドとは電気的に接続されており、
   前記第２のパッド及び前記第３のパッドの長辺方向は、前記第１辺に対して垂直で、かつプロービング時の針の進行方向に対して平行であり、
   前記第５のパッド及び前記第６のパッドの長辺方向は、前記第２辺及びプローピング時の針の進行方向に対して平行であることを特徴とする
   半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１のパッドと前記第３のパッドとは、第１の入出力バッファと電気的に接続されており、
   前記第２のパッドは、第２の入出力バッファと電気的に接続されており、
   前記第１のパッドは、前記第２のパッド及び前記第３のパッドよりも前記半導体チップの内側に配置されていることを特徴とする
   半導体装置。
3. 請求項２に記載の半導体装置において、
   前記第１のパッドは、前記半導体装置の入出力バッファ領域上に配置されており、
   前記第２のパッド及び前記第３のパッドは、前記入出力バッファ領域上の外側に配置されていることを特徴とする
   半導体装置。
4. 請求項３に記載の半導体装置において、
   前記半導体チップの第１辺に配置され、ボンディングに用いられる第７のパッドと、
   前記半導体チップの第１辺に配置され、ボンディングとプロービングに用いられる第８のパッドと、
   前記半導体チップの第１辺に配置され、プロービングに用いられる第９のパッドと、
   前記第８のパッドに電気的に接続される第３の入出力バッファと、
   を更に備え、
   前記第１の入出力バッファは、前記第２及び第３の入出力バッファよりも幅が広く、
   前記第１の入出力バッファは、前記半導体チップの第１辺の、前記第２の入出力バッファと前記第３の入出力バッファの間に配置され、
   前記第１のパッドは、前記第１の入出力バッファ上に配置され、
   前記第３のパッドは、前記第１のパッドに隣接して配置され、
   前記第７のパッドは、前記第１の入出力バッファ上の、前記第１のパッドと前記第３の入出力バッファの間に配置され、
   前記第８のパッドは、前記第３の入出力バッファよりも前記半導体チップの外側に、前記第３の入出力バッファに隣接して配置され、
   前記第９のパッドは、前記第７のパッドよりも前記半導体チップの外側に、前記第３のパッドと前記第８のパッドの間に配置され、
   前記第７及び第９のパッドは、前記第１の入出力バッファに電気的に接続されることを特徴とする
   半導体装置。
5. 請求項３に記載の半導体装置において、
   前記第１の入出力バッファは、前記第２の入出力バッファよりも幅が狭い、第４の入出力バッファ及び第５の入出力バッファを含み、
   前記第４及び第５の入出力バッファは、前記半導体チップの第１辺に、互いに隣接して配置され、
   前記第１のパッドは、前記第４及び第５の入出力バッファ上に配置され、前記第４及び第５の入出力バッファに電気的に接続されることを特徴とする
   半導体装置。
6. 請求項１乃至５のいずれか一項に記載の半導体装置において、
   前記第３のパッドは、前記第１のパッドよりも、前記第１辺の方向の長さである幅寸法が小さいことを特徴とする
   半導体装置。

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