JP2009302136A - 半導体集積回路 - Google Patents

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Abstract

【課題】内部回路と外部とを接続する部分の抵抗及びインダクタンスを削減するとともに、Ｉ／Ｏ領域の面積の増加を抑制できる半導体集積回路を提供する。
【解決手段】本発明に係る半導体集積回路は、Ｉ／Ｏセル１６１と、Ｉ／Ｏセル１６１と接続されるＰＡＤ１６２及びＰＡＤ１４２と、ＰＡＤ１６２に接続され、当該半導体集積回路の外部と接続可能なパッケージワイヤー１６６と、ＰＡＤ１４２に接続され、当該半導体集積回路の外部と接続可能なパッケージワイヤー１４６とを備え、ＰＡＤ１６２とパッケージワイヤー１６６との接続点１６３は、Ｉ／Ｏセル１６１が配置される領域内に存在し、ＰＡＤ１４２とパッケージワイヤー１４６との接続点１４３は、Ｉ／Ｏセル１６１の外部の領域に存在する。
【選択図】図１

Description

本発明は、半導体集積回路に関し、特に、Ｉ／Ｏセル及びパッドを備える半導体集積回路に関する。
近年、半導体集積回路が様々な分野において利用されるようになり、ＬＳＩの需要が高まる中で、製造コストを下げる為にもＬＳＩの高集積化及び小面積化が重要になってきている。
そのためＬＳＩ内部回路においては、トランジスタの微細化技術により高集積化及び小面積化を実現してきた。しかし一方では、システム化に伴いＬＳＩ外部とのインターフェース回路を配置するＩ／Ｏ領域の面積が増加する。さらに、高機能化及び高速化に伴うインターフェース回路の特性改善のためにＩ／Ｏ領域の面積が増加する。このように、内部回路の高集積化及び小面積化と反して、Ｉ／Ｏ領域の面積が増加するという現象が起きている。
図９は、従来の半導体集積回路が備えるＩ／Ｏ部（入出力回路部）の構成を示す平面図である。
図９に示す従来のＩ／Ｏ部７００は、Ｉ／Ｏセル７０１及び７１１と、ＰＡＤ（ボンディングパッド）７０２及び７１２と、ＶＩＡ（ビアコンタクトホール）７０４及び７１４と、パッケージワイヤー７０６及び７１６と、ボンディングフィンガー７０７及び７１７とを備える。
また、従来のＩ／Ｏ部７００において、ＬＳＩ外部境界部７５２とＬＳＩ内部回路境界部７５１との間にＩ／Ｏ領域７５０が存在する。
Ｉ／Ｏセル７０１及び７１１は、Ｉ／Ｏ領域７５０に配置される。Ｉ／Ｏセル７０１は、第１信号に対するＩ／Ｏセルであり、Ｉ／Ｏセル７１１は、第２信号に対するＩ／Ｏセルである。
Ｉ／Ｏセル７０１は内部配線７０５を備え、Ｉ／Ｏセル７１１は内部配線７１５を備える。
ＰＡＤ７０２は、ＰＡＤ７１２に対して内部回路側（ＬＳＩ内部回路境界部７５１に近い側）に配置される。
ＰＡＤ７０２は、接続点７０３でパッケージワイヤー７０６と接続される。ＰＡＤ７１２は、接続点７１３でパッケージワイヤー７１６と接続される。
ＶＩＡ７０４は、内部配線７０５とＰＡＤ７０２とを接続する。ＶＩＡ７１４は、内部配線７１５とＰＡＤ７１２とを接続する。
Ｉ／Ｏ部７００において、第１信号に対しては、ＬＳＩ内部回路境界部７５１とＶＩＡ７０４との距離が短いが、パッケージワイヤー７０６の長さが長いためワイヤー抵抗及びワイヤーインダクタンスが大きくなる。一方、第２信号に対しては、パッケージワイヤー７１６の長さは短いが、ＬＳＩ内部回路境界部７５１とＶＩＡ７１４との距離が長いため、Ｉ／Ｏセル内部配線７１５の抵抗値が大きい。
これに対して、内部配線７０５及び７１５と、パッケージワイヤー７０６及び７１６との抵抗を削減する技術が提案されている。
図１０は、従来の半導体集積回路が備える、特性を改善したＩ／Ｏ部８００の構成を示す平面図である。なお、図９と同様の要素には同一の符号を付しており説明は省略する。
図１０に示すＩ／Ｏ部８００は、Ｉ／Ｏ部７００の構成に加え、さらに、Ｉ／Ｏセル８０１及び８１１と、ＰＡＤ８０２及び８１２と、ＶＩＡ８０４及び８１４と、パッケージワイヤー８０６及び８１６と、ボンディングフィンガー８０７及び８１７と、パッケージ内部配線８０８及び８１８とを備える。
Ｉ／Ｏセル８０１は、第１信号に対する追加のＩ／Ｏセルであり、Ｉ／Ｏセル８１１は、第２信号に対する追加のＩ／Ｏセルである。
Ｉ／Ｏセル８０１は内部配線８０５を備え、Ｉ／Ｏセル８１１は内部配線８１５を備える。
ＰＡＤ７０２及び８１２は、ＰＡＤ７１２及び８０２に対して内部回路側に配置される。
ＰＡＤ８０２は、接続点８０３でパッケージワイヤー８０６と接続される。ＰＡＤ８１２は、接続点８１３でパッケージワイヤー８１６と接続される。
ＶＩＡ８０４は、内部配線８０５とＰＡＤ８０２とを接続する。ＶＩＡ８１４は、内部配線８１５とＰＡＤ８１２とを接続する。
パッケージ内部配線８０８は、ボンディングフィンガー７０７と８０７とを接続する。パッケージ内部配線８１８は、ボンディングフィンガー７１７と８１７とを接続する。
以上の構成により、Ｉ／Ｏ部８００は、１つの信号に対して、２つのＩ／Ｏセル、ＰＡＤ及びパッケージワイヤーを並列に設ける。これにより、内部配線及びパッケージワイヤーの抵抗を削減できるので、Ｉ／Ｏ部７００に比べ特性を改善できる。
しかしながら、Ｉ／Ｏ部８００は、Ｉ／Ｏ部７００に比べ、Ｉ／Ｏ領域７５０の面積が約２倍に増加する。
一方で、Ｉ／Ｏ領域７５０の面積を削減する方法としては、Ｉ／Ｏセル内部に複数のパッドを設ける構成も提案されている（例えば、特許文献１参照。）。
特開平１１−３３０３７１号公報
しかしながら、上述したように、従来のＩ／Ｏ部８００は、ＰＡＤと半導体集積回路の外部とを接続する接続部（例えば、パッケージワイヤー、パッケージ内部配線、パッケージボール、バンプ、及びリードフレーム等）の抵抗及びインダクタンス、及びＰＡＤと半導体集積回路の内部回路とを接続するＩ／Ｏセルの内部配線の抵抗を削減させるために、Ｉ／Ｏセル及びＰＡＤの対をそれぞれのＩ／Ｏセルに対して追加する。これにより、Ｉ／Ｏ領域７５０が約２倍に増加する。つまり、従来のＩ／Ｏ部８００は、特性を改善するためにチップ面積が増加するという問題がある。
また、特許文献１で提案されているＩ／Ｏ構造では、Ｉ／Ｏセル内部に複数のパッドを設けるため、その分無駄なＩ／Ｏ領域７５０が増加するという問題がある。
そこで、本発明は、内部回路と外部とを接続する部分の抵抗を削減するとともに、Ｉ／Ｏ領域の面積の増加を抑制できる半導体集積回路を提供することを目的とする。
上記目的を達成するために、本発明に係る半導体集積回路は、内部回路と、前記内部回路の周辺領域に配置され、前記内部回路との信号の入力及び出力のうち少なくとも一方を行う第１のＩ／Ｏセルと、前記第１のＩ／Ｏセルと接続される少なくともと１つのパッドに含まれる第１のパッド領域及び第２のパッド領域と、前記第１のパッド領域に接続され、当該半導体集積回路の外部と接続可能な第１の接続部と、前記第２のパッド領域に接続され、当該半導体集積回路の外部と接続可能な第２の接続部とを備え、前記第１のパッド領域と前記第１接続部との接続点は、前記第１のＩ／Ｏセルが配置される領域内に存在し、前記第２のパッド領域と前記第２接続部との接続点は、前記第１のＩ／Ｏセルの外部の領域に存在する。
この構成によれば、第１のＩ／Ｏセルに対して、２つの接続部が用いられる。これにより、本発明に係る半導体集積回路は、内部回路と外部とを接続する接続部（パッケージワイヤー、パッケージ内部配線、パッケージボール、バンプ、及びリードフレーム等）の抵抗及びインダクタンスを低減できる。
さらに、本発明に係る半導体集積回路は、１つの信号に対して、１つのＩ／Ｏセルのみを用いるので、Ｉ／Ｏ領域の面積の増加を抑制できる。
さらに、本発明に係る半導体集積回路では、第１のパッドと第２の接続部との接続点を、第１のＩ／Ｏセルの外部の領域に設けられる。これにより、第１のパッドの下の領域に、第１のＩ／Ｏセルに隣接して配置されるＩ／Ｏセルの一部、又は他の内部回路素子を配置できる。よって、本発明に係る半導体集積回路は、Ｉ／Ｏ領域の面積の増加を抑制できる。
また、前記半導体集積回路は、前記第１のパッド領域を含む第１のパッドと、前記第２のパッド領域を含む第２のパッドとを備えてもよい。
また、前記半導体集積回路は、さらに、前記第１のパッドと前記第２のパッドとを接続する第１の配線を備えてもよい。
また、前記半導体集積回路は、さらに、前記第２のパッドと前記第１のＩ／Ｏセルとを接続する第１のＶＩＡコンタクトホールを備えてもよい。
また、前記半導体集積回路は、前記第１のパッド領域及び前記第２のパッド領域を含む１つのパッドを備えてもよい。
この構成によれば、複数のパッドを配置する場合に比べて、設計工数を削減できる。
また、前記半導体集積回路は、さらに、前記内部回路の周辺領域に配置され、前記内部回路との信号の入力及び出力のうち少なくとも一方を行い、前記第１のＩ／Ｏセルと隣接して配置される第２のＩ／Ｏセルと、前記内部回路の周辺領域に配置され、前記内部回路との信号の入力及び出力のうち少なくとも一方を行い、前記第２のＩ／Ｏセルと隣接して配置される第３のＩ／Ｏセルと、前記第２のＩ／Ｏセル及び前記第３のＩ／Ｏセルに共に接続される第３のパッドと、前記第３のパッドに接続され、当該半導体集積回路の外部と接続可能な第３の接続部とを備え、前記第３のパッド領域と前記第３接続部との接続点は、前記第２のＩ／Ｏセル又は前記第３のＩ／Ｏセルが配置される領域内に存在し、前記第２のパッド領域と前記第２接続部との接続点は、前記第２のＩ／Ｏセルの領域に存在してもよい。
この構成によれば、１つの信号に対して、２つの第２のＩ／Ｏセル及び第３のＩ／Ｏセルと、１つの第４のパッド及び第３の接続部とが用いられる。これにより、本発明に係る半導体集積回路は、内部回路と外部とを接続するＩ／Ｏセルの抵抗を低減できる。
さらに、本発明に係る半導体集積回路は、１つの信号に対して、第４のパッドのみを用いるので、Ｉ／Ｏ領域の面積の増加を抑制できる。
さらに、本発明に係る半導体集積回路では、第１のＩ／Ｏセル及び第１及び第２の接続部を有するＩ／Ｏ回路と、第２及び第３のＩ／Ｏセル及び第４のパッド（第３の接続部）を有するＩ／Ｏ回路とを隣接して配置する。これにより、第２のＩ／Ｏセルの第４のパッドが配置されない領域に、第１のパッドの一部を配置できる。これにより、効率的にＩ／Ｏ領域の面積を削減できる。
また、前記半導体集積回路は、さらに、前記第２のＩ／Ｏセルと前記第３のＩ／Ｏセルとを接続する第２の配線と、前記第２のＩ／Ｏセル及び前記第３のＩ／Ｏセルのうち一方と前記第３のパッドとを接続する第２のＶＩＡコンタクトホールとを備えてもよい。
また、前記半導体集積回路は、さらに、前記第２のＩ／Ｏセル及び前記第３のＩ／Ｏセルのうち他方と前記第３のパッドとを接続する第３のＶＩＡコンタクトホールを備えてもよい。
この構成によれば、第２のＩ／Ｏセル及び第３のＩ／Ｏセルと、第４のパッドのとの間の抵抗を低減できる。
また、本発明に係る半導体集積回路は、内部回路と、前記内部回路の周辺領域に配置され、前記内部回路との信号の入力及び出力のうち少なくとも一方を行う第２のＩ／Ｏセルと、前記内部回路の周辺領域に配置され、前記内部回路との信号の入力及び出力のうち少なくとも一方を行い、前記第２のＩ／Ｏセルと隣接して配置される第３のＩ／Ｏセルと、前記第２のＩ／Ｏセル及び前記第３のＩ／Ｏセルに共に接続される第３のパッドと、前記第３のパッドと当該半導体集積回路の外部とを接続する第３の接続部とを備え、前記第３のパッド領域と前記第３接続部との接続点は、前記第２のＩ／Ｏセル又は前記第３のＩ／Ｏセルが配置される領域内に存在する。
この構成によれば、１つの信号に対して、２つのＩ／Ｏセルと、１つのパッド及び接続部とが用いられる。これにより、本発明に係る半導体集積回路は、内部回路と外部とを接続するＩ／Ｏセルの抵抗を低減できる。
さらに、本発明に係る半導体集積回路は、１つの信号に対して、１つのパッドのみを用いるので、Ｉ／Ｏ領域の面積の増加を抑制できる。例えば、第３のＩ／Ｏセルに隣接して配置されるＩ／Ｏセルのパッドを、第３のＩ／Ｏセルの上に配置できるので、Ｉ／Ｏ領域の面積を削減できる。
以上より、本発明は、内部回路と外部とを接続する部分の抵抗及びインダクタンスを削減するとともに、Ｉ／Ｏ領域の面積の増加を抑制できる半導体集積回路を提供できる。
以下、本発明に係る半導体集積回路の実施の形態について、図面を参照しながら詳細に説明する。
（実施の形態１）
本発明の実施の形態１に係る半導体集積回路は、１つのＩ／Ｏセルに対して２つのＰＡＤ及びパッケージワイヤーを設ける。さらに、２つのＰＡＤ及びパッケージワイヤーのうち一方をＩ／Ｏセルの外部の領域に配置する。これにより、本発明の実施の形態１に係る半導体集積回路は、内部回路と外部とを接続する部分の抵抗及びインダクタンスを削減するとともに、Ｉ／Ｏ領域の面積の増加を抑制できる。
図１は、本発明の実施の形態１に係る半導体集積回路のＩ／Ｏ部１００の構成を示す平面図である。
なお、ここで半導体集積回路とは、所謂半導体チップと、当該半導体チップを内包するパッケージとを含む。
図２は、比較のための図であり、従来のＩ／Ｏ部９００の構成を示す平面図である。
図２に示す従来のＩ／Ｏ部９００は、Ｉ／Ｏセル１４１、１５１及び１６１と、ＰＡＤ（ボンディングパッド）１４２、１５２及び１６２と、ＶＩＡ（ビアコンタクトホール）１４４、１５４及び１６４と、パッケージワイヤー（ボンディングワイヤー）１４６、１５６及び１６６と、ボンディングフィンガー１４７、１５７及び１６７と、パッケージ内部配線１６８とを備える。
Ｉ／Ｏ部９００は、半導体集積回路（半導体チップ）の内部回路と、当該半導体集積回路の外部（当該半導体集積回路が実装されるプリント基板等）との信号の入力及び出力のうち少なくとも一方を行う。
また、Ｉ／Ｏ部９００において、ＬＳＩ外部境界部１１２とＬＳＩ内部回路境界部１１１との間にＩ／Ｏ領域１１０が存在する。ＬＳＩ外部境界部１１２は、当該半導体チップと外部との境界であり、ＬＳＩ内部回路境界部１１１は、当該Ｉ／Ｏ部９００と当該半導体チップが備える内部回路（内部の論理回路）との境界である。つまり、Ｉ／Ｏ領域は、内部回路の周辺に設けられた領域である。Ｉ／Ｏセル１４１、１５１及び１６１は、内部回路への信号の入力、及び内部回路から出力された信号の出力のうち少なくとも一方を行う。
Ｉ／Ｏセル１４１、１５１及び１６１は、Ｉ／Ｏ領域１１０に配置される。Ｉ／Ｏセル１４１及び１６１は、第１信号に対するＩ／Ｏセルであり、Ｉ／Ｏセル１５１は、第２信号に対するＩ／Ｏセルである。つまり、第１信号に対して２つのＩ／Ｏセル１４１及び１６１が並列に用いられる。
ここで、Ｉ／Ｏセル１４１、１５１、１６１とは、信号入力用の回路（入力バッファ）、信号出力用の回路（出力バッファ）、信号入出力用の回路（入出力バッファ）、及び静電破壊対策用の回路のうち少なくとも一つを含む回路が配置された回路レイアウトである。
また、Ｉ／Ｏセル１５１の横方向の幅１０２は、通常のＩ／Ｏセル１４１及び１６１の横方向の幅１０１の約２倍である。なお、「横方向」とは、内部回路から外部への方向に垂直な方向であり、以降同様の記載を用いる。また、内部回路から外部への方向を「縦方向」と記す。
Ｉ／Ｏセル１４１は内部配線１４５を備え、Ｉ／Ｏセル１６１は内部配線１６５を備え、Ｉ／Ｏセル１５１は内部配線１５５を備える。内部配線１４５、１５５及び１６５は、当該半導体集積回路の内部回路に接続される。なお、内部配線１４５、１５５及び１６５は、Ｉ／Ｏセル１４１、１５１及び１６１に含まれる信号入力用の回路、信号出力用の回路、又は信号入出力用の回路を介して、内部回路に接続されてもよい。
ＰＡＤ１４２は、ＰＡＤ１５２及びＰＡＤ１６２に対して内部回路側（ＬＳＩ内部回路境界部１１１に近い側）に配置される。また、ＰＡＤ１５２及びＰＡＤ１６２は、横方向に隣接して配置される。
また、ＰＡＤ１４２、１５２及び１６２の幅は、Ｉ／Ｏセルの幅１０１の２倍に相当する。例えば、ＰＡＤ１４２、１５２及び１６２の幅は、Ｉ／Ｏセルの幅１０１より大きく、幅１０１の２倍より小さい。つまり、Ｉ／Ｏ部９００のＰＡＤの配置は縦方向に２段の千鳥構成である。
ＰＡＤ１４２は、接続点１４３でパッケージワイヤー１４６と接続される。ＰＡＤ１５２は、接続点１５３でパッケージワイヤー１５６と接続される。ＰＡＤ１６２は、接続点１６３でパッケージワイヤー１６６と接続される。ここで、接続点１４３、１５３及び１６３とは、ＰＡＤ１４２、１５２及び１６２と、パッケージワイヤー１４６、１５６及び１６６とを接続する各部分の中心の点である。
ＶＩＡ１４４は、内部配線１４５とＰＡＤ１４２とを接続する。ＶＩＡ１５４は、内部配線１５５とＰＡＤ１５２とを接続する。ＶＩＡ１６４は、内部配線１６５とＰＡＤ１６２とを接続する。
ボンディングフィンガー１４７、１５７及び１６７は、パッケージの基板上に形成される。ボンディングフィンガー１４７、１５７及び１６７は、それぞれ、パッケージワイヤー１４６、１５６及び１６６と接続される。
パッケージ内部配線１６８は、パッケージの基板に形成される配線であり、ボンディングフィンガー１４７と１６７とを接続する。
以上の構成のＩ／Ｏ部９００では、第１信号及び第２信号に対するＩ／Ｏセル１４１、１５１及び１６１の幅の合計は、一つのＩ／Ｏセルの幅１０１の４倍となる。
次に、図１に示す本発明の実施の形態１に係るＩ／Ｏ部１００について説明する。
図１に示すＩ／Ｏ部１００は、図２に示すＩ／Ｏ部９００に対して、Ｉ／Ｏセル１４１及びＶＩＡ１４４を備えず、代わりにＶＩＡ１７１と配線１７２とを備える。つまり、第１の信号に対して、１つのＩ／Ｏセル１６１と、２つのＰＡＤ１４２及び１６２とが設けられる。
なお、図２と同様の要素には同一の符号を付しており、重複する説明は省略する。
ＶＩＡ１７１は、内部配線１６５とＰＡＤ１４２とを接続する。
配線１７２は、ＰＡＤ１４２とＰＡＤ１６２とを接続する。
また、接続点１６３は、Ｉ／Ｏセル１６１が配置される領域に存在し、接続点１４３は、Ｉ／Ｏセル１６１の外部の領域（Ｉ／Ｏセル１５１の領域）に存在する。言い換えると、ＰＡＤ１６２の横方向の中心は、Ｉ／Ｏセル１６１が配置される領域に存在し、ＰＡＤ１４２の横方向の中心は、Ｉ／Ｏセル１６１の外部の領域（Ｉ／Ｏセル１５１の領域）に存在する。
以上の構成により、Ｉ／Ｏ部１００では、接続点１４３を、Ｉ／Ｏセル１６１の外部の領域に設けることにより、ＰＡＤ１４２の下の領域に、Ｉ／Ｏセル１５１の一部を配置できる。
具体的には、Ｉ／Ｏ部１００の幅は、通常のＩ／Ｏセル１６１の幅１０１の３倍となる。このように、本発明の実施の形態１に係るＩ／Ｏ部１００は、従来のＩ／Ｏ部９００に比べ、Ｉ／Ｏ領域１１０の面積の増加を抑制できる。
また、Ｉ／Ｏ部１００では、第１信号に対して２つのＰＡＤ１４２及び１６２と、パッケージワイヤー１４６及び１６６とを用いるので、第１信号に対して１つのＰＡＤ及びパッケージワイヤーを用いる場合に比べて、ＰＡＤ１４２及び１６２と外部とを接続するための接続部の抵抗及びインダクタンスを削減できる。つまり、Ｉ／Ｏ部１００は、内部回路と外部とを接続する部分の抵抗及びインダクタンスを削減できる。
なお、Ｉ／Ｏ部１００は、ＶＩＡ１７１及び配線１７２のうち一方のみを備えてもよい。
また、Ｉ／Ｏ部１００は、ＰＡＤ１４２と、ＶＩＡ１７１と、配線１７２と、パッケージワイヤー１４６と、ボンディングフィンガー１４７と、パッケージ内部配線１６８とを複数組備えてもよい。
また、Ｉ／Ｏセル１５１の幅１０２が、通常のＩ／Ｏセル１６１の幅１０１の２倍以上の場合にも、実施の形態１のＩ／Ｏ部１００を適用できる。
また、削除したＩ／Ｏセル１４１の領域に、他の内部回路素子を配置することでチップ面積を削減してもよい。
また、Ｉ／Ｏセル１６１を、ＶＩＡ１７１及び配線１７２のうち少なくとも一方を含んだ１つのＩ／Ｏセルとして構成してもよい。
また、内部配線１６５とＰＡＤ１４２とは、ＶＩＡ１７１のみを介して接続されるのではなく、１以上のＶＩＡ１７１及び１以上の配線を介して接続されてもよい。例えば、Ｉ／Ｏ部１００は、さらに、内部配線１６５に接続される配線を備え、ＶＩＡ１７１は、当該配線とＰＡＤ１４２とを接続してもよい。または、Ｉ／Ｏ部１００は、さらに、ＰＡＤ１４２に接続される配線を備え、ＶＩＡ１７１は、当該配線と内部配線１６５とを接続してもよい。
同様に、配線１７２は、１以上の配線とＶＩＡとを含んでもよい。
（実施の形態２）
本発明の実施の形態２に係る半導体集積回路は、１つのＩ／Ｏセルに対して１つのＰＡＤ及び２つのパッケージワイヤーを設ける。これにより、本発明の実施の形態２に係る半導体集積回路は、内部回路と外部とを接続する部分の抵抗及びインダクタンスを削減するとともに、Ｉ／Ｏ領域の面積の増加を抑制できる。
図３は、本発明の実施の形態２に係る半導体集積回路のＩ／Ｏ部２００の構成を示す平面図である。なお、図１と同様の要素には同一の符号を付しており、重複する説明は省略する。
図３に示すＩ／Ｏ部２００は、図１に示すＩ／Ｏ部１００に対して、ＰＡＤ１６２及び１４２の代わりにＰＡＤ１８１を備える点と、ＶＩＡ１７１及び配線１７２を備えない点が異なる。
ＰＡＤ１８１は、接続点１６３でパッケージワイヤー１６６と接続され、接続点１４３でパッケージワイヤー１４６と接続される。
ＶＩＡ１６４は、内部配線１６５とＰＡＤ１８１とを接続する。
なお、ＰＡＤ１８１と、実施の形態１で上述した配線１７２とは、例えば、同じ金属層で形成されるが、ＰＡＤ１８１（１４２及び１６２）の上には、当該ＰＡＤ１８１（１４２及び１６２）とパッケージワイヤー１４６及び１６６とを接続するための開口部（保護膜が形成されない部分）が形成されており、配線１７２の上には保護膜が形成されているという違いがある。
以上の構成により、本発明の実施の形態２に係るＩ／Ｏ部２００は、実施の形態１に係るＩ／Ｏ部１００の効果に加え、配線１７２及びＶＩＡ１７１を配置する設計工程を除外できるので、設計工数を削減できる。
なお、Ｉ／Ｏセル１５１の幅１０２が、通常のＩ／Ｏセル１６１の幅１０１の２倍以上の場合にも、本発明を適用できる。
また、削除したＩ／Ｏセル１４１の領域に、他の内部回路素子を配置することでチップ面積を削減してもよい。
（実施の形態３）
本発明の実施の形態３に係る半導体集積回路は、２つのＩ／Ｏセルに対して１つのＰＡＤ及び１つのパッケージワイヤーを設ける。これにより、本発明の実施の形態２に係る半導体集積回路は、内部回路と外部とを接続する部分の抵抗及びインダクタンスを削減するとともに、Ｉ／Ｏ領域の面積の増加を抑制できる。
図４は、本発明の実施の形態３に係る半導体集積回路のＩ／Ｏ部３００の構成を示す平面図である。
図５は、比較のための図であり、従来のＩ／Ｏ部１０００の構成を示す平面図である。
図５に示すＩ／Ｏ部１０００は、Ｉ／Ｏセル１９１、２０１、及び２１１と、ＰＡＤ１９２、２０２及び２１２と、ＶＩＡ１９４、２０４及び２１４と、パッケージワイヤー１９６、２０６及び２１６と、ボンディングフィンガー１９７、２０７及び２１７と、パッケージ内部配線２０８とを備える。
Ｉ／Ｏセル１９１、２０１、及び２１１は、Ｉ／Ｏ領域１１０に配置される。Ｉ／Ｏセル１９１及び２０１は、第３信号に対するＩ／Ｏセルであり、Ｉ／Ｏセル２１１は、第４信号に対するＩ／Ｏセルである。つまり、第３信号に対して２つのＩ／Ｏセル１９１及び２０１が並列に用いられる。
Ｉ／Ｏセル１９１は内部配線１９５を備え、Ｉ／Ｏセル２０１は内部配線２０５を備え、Ｉ／Ｏセル２１１は内部配線２１５を備える。内部配線１９５、２０５及び２１５は、当該半導体集積回路の内部回路に接続される。
ＰＡＤ２１２は、通常のＰＡＤ１９２及び２０２より横方向の幅が大きい。
ＰＡＤ２０２及び２１２は、ＰＡＤ１９２に対して内部回路側に配置される。また、ＰＡＤ２０２及び２１２は、横方向に隣接して配置される。つまり、Ｉ／Ｏ部１０００のＰＡＤの配置は縦方向に２段の千鳥構成である。
ＰＡＤ１９２は、接続点１９３でパッケージワイヤー１９６と接続される。ＰＡＤ２０２は、接続点２０３でパッケージワイヤー２０６と接続される。ＰＡＤ２１２は、接続点２１３でパッケージワイヤー２１６と接続される。
ＶＩＡ１９４は、内部配線１９５とＰＡＤ１９２とを接続する。ＶＩＡ２０４は、内部配線２０５とＰＡＤ２０２とを接続する。ＶＩＡ２１４は、内部配線２１５とＰＡＤ２１２とを接続する。
ボンディングフィンガー１９７、２０７及び２１７は、それぞれ、パッケージワイヤー１９６、２０６及び２１６と接続される。
パッケージ内部配線２０８は、ボンディングフィンガー１９７と２０７とを接続する。
以上の構成のＩ／Ｏ部１０００では、ＰＡＤ２０２とＰＡＤ２１２との最小ＰＡＤ間隔２１９の制約を守るために、Ｉ／Ｏ領域１１０に横方向の幅２１８の空きスペースが形成される。これにより、３つのＩ／Ｏセル１９１、２０１及び２１０の横方向の幅の合計は、１つの通常のＩ／Ｏセル１９１（２０１）の幅１０１の約３.５倍となる。
次に、本発明の実施の形態３に係るＩ／Ｏ部３００について説明する。
図４に示すＩ／Ｏ部３００は、図５に示すＩ／Ｏ部１０００に対して、ＰＡＤ２０２、ＶＩＡ２０４、パッケージワイヤー２０６、ボンディングフィンガー２０７及びパッケージ内部配線２０８を備えず、代わりにＶＩＡ２２１と配線２２２とを備える。つまり、第３信号に対して、２つのＩ／Ｏセル１９１及び２０１と、１つのＰＡＤ１９２とが設けられる。
なお、図５と同様の要素には同一の符号を付しており、重複する説明は省略する。
ＶＩＡ２２１は、内部配線２０５とＰＡＤ１９２とを接続する。
配線２２２は、内部配線１９５と内部配線２０５とを接続する。
以上の構成により、Ｉ／Ｏ部３００では、Ｉ／Ｏセル２１１のＰＡＤ２１２を、Ｉ／Ｏセル１９１の上に配置できるので、Ｉ／Ｏ領域１１０の面積を削減できる。
具体的には、Ｉ／Ｏ部３００の横方向の幅は、通常のＩ／Ｏセル１９１の幅１０１の３倍となる。このように、本発明の実施の形態３に係るＩ／Ｏ部３００は、従来のＩ／Ｏ部１０００に比べ、Ｉ／Ｏ領域１１０の面積の増加を抑制できる。
また、Ｉ／Ｏ部３００では、第３信号に対して２つのＩ／Ｏセル１９１及び２０１を用いる、つまり第３信号に対して内部配線１９５及び２０５が並列に用いられるので、第３信号に対して１つのＩ／Ｏセルを用いる場合に比べて、内部回路とＰＡＤ１９２との間の抵抗を削減できる。つまり、Ｉ／Ｏ部３００は、内部回路と外部とを接続する部分の抵抗を削減できる。
なお、Ｉ／Ｏ部３００は、ＶＩＡ２２１及び配線２２２のうち一方のみを備えてもよい。
また、Ｉ／Ｏ部３００は、Ｉ／Ｏセル２０１、ＶＩＡ２２１と、配線２２２とを複数組備えてもよい。
また、削除したＩ／Ｏ領域１１０に、他の内部回路素子を配置することでチップ面積を削減してもよい。
また、Ｉ／Ｏセル１９１又は２０１を、ＶＩＡ２２１及び配線２２２のうち少なくとも一方を含んだ１つのＩ／Ｏセルとして構成してもよい。
また、内部配線２０５とＰＡＤ１９２とは、ＶＩＡ２２１のみを介して接続されるのではなく、１以上のＶＩＡ２２１及び１以上の配線を介して接続されてもよい。
同様に、配線２２２は、１以上の配線とＶＩＡとを含んでもよい。
また、図４においてＰＡＤ１９２の中心及び接続点１９３は、Ｉ／Ｏセル１９１の上に存在するが、Ｉ／Ｏセル２０１の上に存在してもよい。
（実施の形態４）
本発明の実施の形態４に係る半導体集積回路は、上述した実施の形態１に係るＩ／Ｏ部１００の第１信号に対する部分（Ｉ／Ｏセル１６１等）と、実施の形態３に係るＩ／Ｏ部３００のうち第３信号に対する部分（Ｉ／Ｏセル１９１及び２０１等）を隣接配置したＩ／Ｏ部４００を備える。
図６は、本発明の実施の形態４に係る半導体集積回路が備えるＩ／Ｏ部４００の構成を示す平面図である。なお、図１及び図４と同様の要素には同一の符号を付しており詳細な説明は省略する。
図６に示すように、接続点１４３は、Ｉ／Ｏセル２０１の領域に存在する。言い換えると、ＰＡＤ１４２の横方向の中心は、Ｉ／Ｏセル２０１の領域に存在する。
以上の構成により、Ｉ／Ｏ部４００では、Ｉ／Ｏセル１９１のＰＡＤ１９２が配置されない領域に、ＰＡＤ１４２の一部を配置できる。これにより、効率的にＩ／Ｏ領域１１０の面積を削減できる。
例えば、図１０に示す従来のＩ／Ｏ部８００では、通常のＩ／Ｏセルの幅１０１の４倍の幅が必要であったのに対して、本発明の実施の形態４に係るＩ／Ｏ部４００では、通常のＩ／Ｏセルの幅１０１の３倍までＩ／Ｏ領域１１０の幅を削減できる。
また、Ｉ／Ｏ部４００では、第１信号に対して２つのＰＡＤ１６２及び１４２と、パッケージワイヤー１６６及び１４６とを用いるので、第１信号に対して１つのＰＡＤ及びパッケージワイヤーを用いる場合に比べて、内部回路と外部とを接続する部分の抵抗及びインダクタンスを削減できる。
また、Ｉ／Ｏ部４００では、第３信号に対して２つのＩ／Ｏセル１９１及び２０１を用いる、つまり第３信号に対して内部配線１９５及び２０５が並列に用いられるので、第３信号に対して１つのＩ／Ｏセルを用いる場合に比べて、内部回路と外部とを接続する部分の抵抗及びインダクタンスを削減できる。
なお、Ｉ／Ｏ部４００は、ＶＩＡ１７１及び配線１７２のうち一方のみを備えてもよい。
また、Ｉ／Ｏ部４００は、ＶＩＡ２２１及び配線２２２のうち一方のみを備えてもよい。
また、Ｉ／Ｏ部４００は、ＰＡＤ１４２と、ＶＩＡ１７１と、配線１７２と、パッケージワイヤー１４６と、ボンディングフィンガー１４７と、パッケージ内部配線１６８とを複数組備えてもよい。
また、Ｉ／Ｏ部４００は、Ｉ／Ｏセル２０１、ＶＩＡ２２１と、配線２２２とを複数組備えてもよい。
また、Ｉ／Ｏセル１６１を、ＶＩＡ１７１及び配線１７２のうち少なくとも一方を含んだ１つのＩ／Ｏセルとして構成してもよい。
また、Ｉ／Ｏセル１９１又は２０１を、ＶＩＡ２２１及び配線２２２のうち少なくとも一方を含んだ１つのＩ／Ｏセルとして構成してもよい。
また、内部配線１６５とＰＡＤ１４２とは、ＶＩＡ１７１のみを介して接続されるのではなく、１以上のＶＩＡ１７１及び１以上の配線を介して接続されてもよい。
同様に、配線１７２は、１以上の配線とＶＩＡとを含んでもよい。
また、内部配線２０５とＰＡＤ１９２とは、ＶＩＡ２２１のみを介して接続されるのではなく、１以上のＶＩＡ２２１及び１以上の配線を介して接続されてもよい。
同様に、配線２２２は、１以上の配線とＶＩＡとを含んでもよい。
また、第１信号に対する部分に、実施の形態２で説明した第１信号に対する部分を用いてもよい。つまり、ＰＡＤ１６２及び１４２の代わりに図３に示すＰＡＤ１８１を備え、かつＶＩＡ１７１及び配線１７２を備えなくてもよい。
（実施の形態５）
上述した実施の形態４では、縦方向に２段ＰＡＤが配置される例を述べた。本発明の実施の形態５に係る半導体集積回路は、縦方向に１段ＰＡＤが配置される場合の例を説明する。
図７は、本発明の実施の形態５に係る半導体集積回路が備えるＩ／Ｏ部５００の構成を示す平面図である。
図７に示すＩ／Ｏ部５００は、Ｉ／Ｏセル２５１、２６１及び２７１と、ＰＡＤ２４２、２５２及び２６２と、ＶＩＡ２５４及び２６４と、パッケージワイヤー２４６、２５６及び２６６と、ボンディングフィンガー２４７、２５７及び２６７と、パッケージ内部配線２５８と、配線２８１及び２８２とを備える。
Ｉ／Ｏセル２５１、２６１及び２７１は、Ｉ／Ｏ領域１１０に配置される。
第１信号に対して、Ｉ／Ｏセル２５１と、ＰＡＤ２４２及び２５２と、ＶＩＡ２５４と、パッケージワイヤー２４６及び２５６と、ボンディングフィンガー２４７及び２５７と、パッケージ内部配線２５８と、配線２８１とが用いられる。
第３信号に対して、Ｉ／Ｏセル２６１及び２７１と、ＰＡＤ２６２と、ＶＩＡ２６４と、パッケージワイヤー２６６と、ボンディングフィンガー２６７と、配線２８２とが用いられる。
つまり、第１信号に対して、１つのＩ／Ｏセル及び２つのＰＡＤが用いられ、第３信号に対して、２つのＩ／Ｏセル及び１つのＰＡＤが用いられる。
Ｉ／Ｏセル２５１は内部配線２５５を備え、Ｉ／Ｏセル２６１は内部配線２６５を備え、Ｉ／Ｏセル２７１は内部配線２７５を備える。内部配線２５５、２６５及び２７５は、当該半導体集積回路の内部回路に接続される。
ＰＡＤ２４２、２５２及び２６２は、横方向に一列に配置される。また、ＰＡＤ２４２、２５２及び２６２の横方向の幅は、Ｉ／Ｏセルの横方向の幅１０１に相当する。具体的には、ＰＡＤ２４２、２５２及び２６２の幅は、Ｉ／Ｏセルの幅１０１より小さい。ＰＡＤ２４２、２５２及び２６２は、それぞれＩ／Ｏセル２７１、２５１及び２６１が形成される領域内に形成される。
ＰＡＤ２４２は、接続点２４３でパッケージワイヤー２４６と接続される。ＰＡＤ２５２は、接続点２５３でパッケージワイヤー２５６と接続される。ＰＡＤ２６２は、接続点２６３でパッケージワイヤー２６６と接続される。
接続点２４３は、Ｉ／Ｏセル２５１の外部の領域（Ｉ／Ｏセル２７１が配置される領域）に存在し、接続点２５３は、Ｉ／Ｏセル２５１が配置される領域に存在し、接続点２６３は、Ｉ／Ｏセル２６１が配置される領域に存在する。言い換えると、ＰＡＤ２４２の横方向の中心は、Ｉ／Ｏセル２５１の外部の領域（Ｉ／Ｏセル２７１が配置される領域）に存在し、ＰＡＤ２５２の横方向の中心は、Ｉ／Ｏセル２５１が配置される領域に存在し、ＰＡＤ２６２の横方向の中心は、Ｉ／Ｏセル２６１が配置される領域に存在する。
ＶＩＡ２５４は、内部配線２５５とＰＡＤ２５２とを接続する。ＶＩＡ２６４は、内部配線２６５とＰＡＤ２６２とを接続する。
ボンディングフィンガー２４７、２５７及び２６７は、それぞれ、パッケージワイヤー２４６、２５６及び２６６と接続される。
パッケージ内部配線２５８は、ボンディングフィンガー２４７と２５７とを接続する。
配線２８１は、ＰＡＤ２４２とＰＡＤ２５２とを接続する。
配線２８２は、内部配線２６５と内部配線２７５とを接続する。
以上の構成により、Ｉ／Ｏ部５００では、Ｉ／Ｏセル２７１が配置される領域に、ＰＡＤ２４２を配置できる。これにより、効率的にＩ／Ｏ領域１１０の面積を削減できる。
例えば、Ｉ／Ｏ部４００は、通常のＩ／Ｏセルの幅１０１の３倍までＩ／Ｏ領域１１０の幅を削減できる。
また、Ｉ／Ｏ部５００では、第１信号に対して２つのＰＡＤ２４２及び２５２と、パッケージワイヤー２４６及び２５６とを用いるので、第１信号に対して１つのＰＡＤ及びパッケージワイヤーを用いる場合に比べて、内部回路と外部とを接続する部分の抵抗及びインダクタンスを削減できる。
また、Ｉ／Ｏ部５００では、第３信号に対して２つのＩ／Ｏセル２６１及び２７１を用いる、つまり第３信号に対して内部配線２６５及び２７５が並列に用いられるので、第３信号に対して１つのＩ／Ｏセルを用いる場合に比べて、内部回路と外部とを接続する部分の抵抗及びインダクタンスを削減できる。
なお、Ｉ／Ｏ部５００は、ＰＡＤ２４２と、配線２８１と、パッケージワイヤー２４６と、ボンディングフィンガー２４７と、パッケージ内部配線２５８とを複数組備えてもよい。
また、Ｉ／Ｏ部５００は、Ｉ／Ｏセル２７１、配線２８２とを複数組備えてもよい。
また、Ｉ／Ｏセル２５１を、配線２８１を含んだ１つのＩ／Ｏセルとして構成してもよい。
また、Ｉ／Ｏセル２６１又は２７１を、配線２８２を含んだ１つのＩ／Ｏセルとして構成してもよい。
また、配線２８１は、１以上の配線とＶＩＡとを含んでもよい。
また、配線２８２は、１以上の配線とＶＩＡとを含んでもよい。
また、ＰＡＤ２４２及び２５２を配線２８１で接続するのではなく、１つのＰＡＤとして形成してもよい。
（実施の形態６）
上述した実施の形態４では、縦方向に２段ＰＡＤが配置される例を述べた。本発明の実施の形態６に係る半導体集積回路は、縦方向に３段ＰＡＤが配置される場合の例を説明する。
図８は、本発明の実施の形態６に係る半導体集積回路が備えるＩ／Ｏ部６００の構成を示す平面図である。
図８に示すＩ／Ｏ部６００は、Ｉ／Ｏセル３０１、３１１及び３２１と、ＰＡＤ２９２、３０２及び３１２と、ＶＩＡ３０４、３１４、３３１及び３３３と、パッケージワイヤー２９６、３０６及び３１６と、ボンディングフィンガー２９７、３０７及び３１７と、パッケージ内部配線３０８と、配線３３２及び３３４とを備える。
Ｉ／Ｏセル３０１、３１１及び３２１は、Ｉ／Ｏ領域１１０に配置される。
第１信号に対して、Ｉ／Ｏセル３０１と、ＰＡＤ２９２及び３０２と、ＶＩＡ３０４及び３３１と、パッケージワイヤー２９６及び３０６と、ボンディングフィンガー２９７及び３０７と、パッケージ内部配線３０８と、配線３３２とが用いられる。
第３信号に対して、Ｉ／Ｏセル３１１及び３２１と、ＰＡＤ３１２と、ＶＩＡ３１４及び３３３と、パッケージワイヤー３１６と、ボンディングフィンガー３１７と、配線３３４とが用いられる。
つまり、第１信号に対して、１つのＩ／Ｏセル及び２つのＰＡＤが用いられ、第３信号に対して、２つのＩ／Ｏセル及び１つのＰＡＤが用いられる。
Ｉ／Ｏセル３０１は内部配線３０５を備え、Ｉ／Ｏセル３１１は内部配線３１５を備え、Ｉ／Ｏセル３２１は内部配線３２５を備える。内部配線３０５、３１５及び３２５は、当該半導体集積回路の内部回路に接続される。
ＰＡＤ３０２は、ＰＡＤ２９２に対して内部回路側に配置され、ＰＡＤ２９２は、ＰＡＤ３１２に対して内部回路側に配置される。また、ＰＡＤ２９２、３０２及び３１２の横方向の幅は、Ｉ／Ｏセルの横方向の幅１０１の３倍に相当する。具体的には、ＰＡＤ２９２、３０２及び３１２の幅は、Ｉ／Ｏセルの幅１０１の２倍より大きく３倍より小さい。つまり、Ｉ／Ｏ部６００のＰＡＤの配置は縦方向に３段の千鳥構成である。
ＰＡＤ２９２は、接続点２９３でパッケージワイヤー２９６と接続される。ＰＡＤ３０２は、接続点３０３でパッケージワイヤー３０６と接続される。ＰＡＤ３１２は、接続点３１３でパッケージワイヤー３１６と接続される。
接続点２９３は、Ｉ／Ｏセル３０１の外部の領域（Ｉ／Ｏセル３２１が配置される領域）に存在し、接続点３０３は、Ｉ／Ｏセル３０１が配置される領域に存在し、接続点３１３は、Ｉ／Ｏセル３１１が配置される領域に存在する。言い換えると、ＰＡＤ２９２の横方向の中心は、Ｉ／Ｏセル３０１の外部の領域（Ｉ／Ｏセル３２１が配置される領域）に存在し、ＰＡＤ３０２の横方向の中心は、Ｉ／Ｏセル３０１が配置される領域に存在し、ＰＡＤ３１２の横方向の中心は、Ｉ／Ｏセル３１１が配置される領域に存在する。
ＶＩＡ３０４は、内部配線３０５とＰＡＤ３０２とを接続する。ＶＩＡ３１４は、内部配線３１５とＰＡＤ３１２とを接続する。ＶＩＡ３３１は、ＰＡＤ２９２と内部配線３０５とを接続する。ＶＩＡ３３３は、ＰＡＤ３１２と内部配線３２５とを接続する。
ボンディングフィンガー２９７、３０７及び３１７は、それぞれ、パッケージワイヤー２９６、３０６及び３１６と接続される。
パッケージ内部配線３０８は、ボンディングフィンガー２９７と３０７とを接続する。
配線３３２は、ＰＡＤ２９２とＰＡＤ３０２とを接続する。配線３３４は、内部配線３１５と内部配線３２５とを接続する。
以上の構成により、本発明の実施の形態６に係るＩ／Ｏ部６００では、Ｉ／Ｏセル３２１のＰＡＤ３１２が配置されない領域に、ＰＡＤ２９２の一部を配置できる。これにより、効率的にＩ／Ｏ領域１１０の面積を削減できる。
例えば、Ｉ／Ｏ部６００は、通常のＩ／Ｏセルの幅１０１の３倍までＩ／Ｏ領域１１０の幅を削減できる。
また、Ｉ／Ｏ部６００では、第１信号に対して２つのＰＡＤ２９２及び３０２と、パッケージワイヤー２９６及び３０６とを用いるので、第１信号に対して１つのＰＡＤ及びパッケージワイヤーを用いる場合に比べて、内部回路と外部とを接続する部分の抵抗及びインダクタンスを削減できる。
また、Ｉ／Ｏ部６００では、第３信号に対して２つのＩ／Ｏセル３１１及び３２１を用いる、つまり第３信号に対して内部配線３１５及び３２５が並列に用いられるので、第３信号に対して１つのＩ／Ｏセルを用いる場合に比べて、内部回路と外部とを接続する部分の抵抗及びインダクタンスを削減できる。
なお、Ｉ／Ｏ部６００は、ＶＩＡ３３１及び配線３３２のうち一方のみを備えてもよい。
また、Ｉ／Ｏ部６００は、ＶＩＡ３３３及び配線３３４のうち一方のみを備えてもよい。
またＩ／Ｏ部６００は、ＰＡＤ２９２と、ＶＩＡ３３１と、配線３３２と、パッケージワイヤー２９６と、ボンディングフィンガー２９７と、パッケージ内部配線３０８とを複数組備えてもよい。
また、Ｉ／Ｏ部６００は、Ｉ／Ｏセル３２１、ＶＩＡ３３３と、配線３３４とを複数組備えてもよい。
また、Ｉ／Ｏセル３０１を、ＶＩＡ３３１及び配線３３２のうち少なくとも一方を含んだ１つのＩ／Ｏセルとして構成してもよい。
また、Ｉ／Ｏセル３１１又は３２１を、ＶＩＡ３３３及び配線３３４のうち少なくとも一方を含んだ１つのＩ／Ｏセルとして構成してもよい。
また、内部配線３０５とＰＡＤ２９２とは、ＶＩＡ３３１のみを介して接続されるのではなく、１以上のＶＩＡ３３１及び１以上の配線を介して接続されてもよい。
同様に、配線３３２は、１以上の配線とＶＩＡとを含んでもよい。
また、内部配線３２５とＰＡＤ３１２とは、ＶＩＡ３３３のみを介して接続されるのではなく、１以上のＶＩＡ３３３及び１以上の配線を介して接続されてもよい。
同様に、配線３３４は、１以上の配線とＶＩＡとを含んでもよい。
また、ＰＡＤ２９２及び３０２を配線３３２で接続するのではなく、１つのＰＡＤとして形成してもよい。
以上、本発明の実施の形態に係る半導体集積回路について説明したが、本発明は、この実施の形態に限定されるものではない。
例えば、上記実施の形態１〜６において、第１信号、第２信号、第３信号及び第４信号のうち少なくとも一方は、電源又はＧＮＤでもよい。
また、上記実施の形態１〜６において、１つのＰＡＤと、１つの内部配線とを接続するために１つのＶＩＡを用いているが、複数のＶＩＡを用いてもよい。
また、上記実施の形態１〜６において、ＰＡＤに接続され、半導体集積回路の外部と接続可能な接続部は、パッケージワイヤー及びパッケージ内部配線であるとしたが、パッケージワイヤー、パッケージ内部配線、パッケージボール、バンプ及びリードフレームのうちいずれか１以上を含めばよい。言い換えると、本発明は、挿入型パッケージ（ＤＩＰ、ＳＩＰ、ＺＩＰ、及びＰＧＡ等）、及び表面実装形パッケージ（ＳＯＰ、ＢＧＡ、ＬＧＡ、ＣＳＰ等）等の様々なパッケージを用いる半導体集積回路に適用できる。
本発明は、半導体集積回路に適用でき、特に、Ｉ／Ｏセル及びＰＡＤを備える半導体集積回路に適用できる。
本発明の実施の形態１に係る半導体集積回路が備えるＩ／Ｏ部の構成を示す図である。 従来の半導体集積回路が備えるＩ／Ｏ部の構成を示す図である。 本発明の実施の形態２に係る半導体集積回路が備えるＩ／Ｏ部の構成を示す図である。 本発明の実施の形態３に係る半導体集積回路が備えるＩ／Ｏ部の構成を示す図である。 従来の半導体集積回路が備えるＩ／Ｏ部の構成を示す図である。 本発明の実施の形態４に係る半導体集積回路が備えるＩ／Ｏ部の構成を示す図である。 本発明の実施の形態５に係る半導体集積回路が備えるＩ／Ｏ部の構成を示す図である。 本発明の実施の形態６に係る半導体集積回路が備えるＩ／Ｏ部の構成を示す図である。 従来の半導体集積回路が備えるＩ／Ｏ部の構成を示す図である。 従来の半導体集積回路が備えるＩ／Ｏ部の構成を示す図である。
符号の説明
１００、２００、３００、４００、５００、６００、７００、８００、９００、１０００ Ｉ／Ｏ部
１０１、１０２ 幅
１１０、７５０ Ｉ／Ｏ領域
１１１、７５１ ＬＳＩ内部回路境界部
１１２、７５２ ＬＳＩ外部境界部
１４１、１５１、１６１、１９１、２０１、２１１、２５１、２６１、２７１、３０１、３１１、３２１、７０１、７１１、８０１、８１１ Ｉ／Ｏセル
１４２、１５２、１６２、１８１、１９２，２０２、２１２、２４２、２５２、２６２、２９２、３０２、３１２、７０２、７１２、８０２、８１２ ＰＡＤ
１４３、１５３、１６３、１９３、２０３、２１３、２４３、２５３、２６３、２９３、３０３、３１３、７０３、７１３、８０３、８１３ 接続点
１４４、１５４、１６４、１７１、１９４、２０４、２１４、２２１、２５４、２６４、３０４、３１４、３３１、３３３、７０４、７１４、８０４、８１４ ＶＩＡ
１４５、１５５、１６５、１９５、２０５、２１５、２５５、２６５、２７５、３０５、３１５、３２５、７０５、７１５、８０５、８１５ 内部配線
１４６、１５６、１６６、１９６、２０６、２１６、２４６、２５６、２６６、２９６、３０６、３１６、７０６、７１６、８０６、８１６ パッケージワイヤー
１４７、１５７、１６７、１９７、２０７、２１７、２４７、２５７、２６７、２９７、３０７、３１７、７０７、７１７、８０７、８１７ ボンディングフィンガー
１６８、２０８、２５８、３０８、８０８、８１８ パッケージ内部配線
１７２、２２２、２８１、２８２、３３２、３３４ 配線
２１８ 幅
２１９ 最小ＰＡＤ間隔

Claims (9)

  1. 内部回路と、
    前記内部回路の周辺領域に配置され、前記内部回路との信号の入力及び出力のうち少なくとも一方を行う第１のＩ／Ｏセルと、
    前記第１のＩ／Ｏセルと接続される少なくともと１つのパッドに含まれる第１のパッド領域及び第２のパッド領域と、
    前記第１のパッド領域に接続され、当該半導体集積回路の外部と接続可能な第１の接続部と、
    前記第２のパッド領域に接続され、当該半導体集積回路の外部と接続可能な第２の接続部とを備え、
    前記第１のパッド領域と前記第１接続部との接続点は、前記第１のＩ／Ｏセルが配置される領域内に存在し、
    前記第２のパッド領域と前記第２接続部との接続点は、前記第１のＩ／Ｏセルの外部の領域に存在する
    半導体集積回路。
  2. 前記半導体集積回路は、
    前記第１のパッド領域を含む第１のパッドと、
    前記第２のパッド領域を含む第２のパッドとを備える
    請求項１記載の半導体集積回路。
  3. 前記半導体集積回路は、さらに、
    前記第１のパッドと前記第２のパッドとを接続する第１の配線を備える
    請求項２記載の半導体集積回路。
  4. 前記半導体集積回路は、さらに、
    前記第２のパッドと前記第１のＩ／Ｏセルとを接続する第１のＶＩＡコンタクトホールを備える
    請求項２又は３記載の半導体集積回路。
  5. 前記半導体集積回路は、
    前記第１のパッド領域及び前記第２のパッド領域を含む１つのパッドを備える
    請求項１記載の半導体集積回路。
  6. 前記半導体集積回路は、さらに、
    前記内部回路の周辺領域に配置され、前記内部回路との信号の入力及び出力のうち少なくとも一方を行い、前記第１のＩ／Ｏセルと隣接して配置される第２のＩ／Ｏセルと、
    前記内部回路の周辺領域に配置され、前記内部回路との信号の入力及び出力のうち少なくとも一方を行い、前記第２のＩ／Ｏセルと隣接して配置される第３のＩ／Ｏセルと、
    前記第２のＩ／Ｏセル及び前記第３のＩ／Ｏセルに共に接続される第３のパッドと、
    前記第３のパッドに接続され、当該半導体集積回路の外部と接続可能な第３の接続部とを備え、
    前記第３のパッド領域と前記第３接続部との接続点は、前記第２のＩ／Ｏセル又は前記第３のＩ／Ｏセルが配置される領域内に存在し、
    前記第２のパッド領域と前記第２接続部との接続点は、前記第２のＩ／Ｏセルの領域に存在する
    請求項１〜５のいずれか１項に記載の半導体集積回路。
  7. 前記半導体集積回路は、さらに、
    前記第２のＩ／Ｏセルと前記第３のＩ／Ｏセルとを接続する第２の配線と、
    前記第２のＩ／Ｏセル及び前記第３のＩ／Ｏセルのうち一方と前記第３のパッドとを接続する第２のＶＩＡコンタクトホールとを備える
    請求項６記載の半導体集積回路。
  8. 前記半導体集積回路は、さらに、
    前記第２のＩ／Ｏセル及び前記第３のＩ／Ｏセルのうち他方と前記第３のパッドとを接続する第３のＶＩＡコンタクトホールを備える
    請求項７記載の半導体集積回路。
  9. 内部回路と、
    前記内部回路の周辺領域に配置され、前記内部回路との信号の入力及び出力のうち少なくとも一方を行う第２のＩ／Ｏセルと、
    前記内部回路の周辺領域に配置され、前記内部回路との信号の入力及び出力のうち少なくとも一方を行い、前記第２のＩ／Ｏセルと隣接して配置される第３のＩ／Ｏセルと、
    前記第２のＩ／Ｏセル及び前記第３のＩ／Ｏセルに共に接続される第３のパッドと、
    前記第３のパッドと当該半導体集積回路の外部とを接続する第３の接続部とを備え、
    前記第３のパッド領域と前記第３接続部との接続点は、前記第２のＩ／Ｏセル又は前記第３のＩ／Ｏセルが配置される領域内に存在する
    半導体集積回路。
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